JP2012014889A - Ｅｓｄ保護デバイス - Google Patents

Abstract

【課題】半導体基板を用いた小型のデバイスでありながら、ＥＳＤスパイクのような瞬間的な過電流を十分に抑制できるＥＳＤ保護デバイスを構成する。
【解決手段】ＥＳＤ保護デバイス１０１は、入出力電極２１Ａ，２１Ｂを有する半導体基板２０とその表面に形成された再配線層３０とを有する。半導体基板２０の表層にＥＳＤ保護回路が形成されていて、入出力電極２１Ａ，２１ＢはそのＥＳＤ保護回路に接続されている。再配線層３０は、層間配線２４Ａ，２４Ｂ、面内配線２５Ａ，２５Ｂおよびポスト電極２７Ａ，２７Ｂを含んでいる。層間配線２４Ａ，２４Ｂの一端は、半導体基板２０の表面に設けられた入出力電極２１Ａ，２１Ｂに接続されていて、他端は、平面方向に引き回された面内配線２５Ａ，２５Ｂの一端に接続されている。そして、面内配線２５Ａ，２５Ｂの一部に一対の放電電極２５Ａｔ，２５Ｂｔが設けられている。
【選択図】図２

Description

本発明は、半導体ＩＣ等を静電気から保護するＥＳＤ保護デバイスに関し、特に、機能部分がシリコン基板に構成されているＣＳＰ型のＥＳＤ保護デバイスに関するものである。

移動体通信端末、デジタルカメラ、ノート型ＰＣをはじめとする各種電気機器には、ロジック回路やメモリー回路等を構成する半導体集積回路（ＩＣチップ）が備えられている。このような半導体集積回路は、半導体基板上に形成された微細配線パターンで構成された定電圧駆動回路であるため、一般に、サージのような静電気放電に対しては脆弱である。そこで、このような半導体集積回路を静電気放電から保護するため、ＥＳＤ（Electro-Static-Discharge）保護デバイスが用いられる。

ＥＳＤ保護デバイスは、特許文献１〜４に記載されているように、半導体基板にダイオードを含むＥＳＤ保護回路が構成されたものである。ＥＳＤ保護回路におけるダイオードの保護動作は、ダイオードの逆方向電圧印加時のブレイクダウン現象を利用していて、ブレイクダウン電圧が動作電圧になる。

特許文献４には、ＥＳＤ保護デバイスを表面実装部品として構成する例が示されている。ここで、図１を用いて特許文献４のＥＳＤ保護デバイスの構成を説明する。図１は特許文献４のＥＳＤ保護デバイスを構成する半導体装置の断面図である。この半導体装置はシリコン基板（半導体基板）１を備えている。シリコン基板１の上面中央部には集積回路が設けられ、上面周辺部には複数の接続パッド２が集積回路に接続されて設けられている。接続パッド２の中央部を除くシリコン基板１の上面には酸化シリコンからなる絶縁膜３が設けられ、接続パッド２の中央部は絶縁膜３に設けられた開口部４を介して露出されている。

絶縁膜３の上面にはポリイミド等の有機樹脂からなる保護膜（絶縁膜）５が設けられている。保護膜５の絶縁膜３の開口部４に対応する部分には開口部６が設けられている。保護膜５の上面の再配線形成領域には凹部７が設けられている。凹部７は開口部６に連通されている。

両開口部４、６を介して露出された接続パッド２の上面から保護膜５の凹部７内の上面の所定の箇所にかけて下地金属層８ａおよび該下地金属層８ａ上に設けられた上層金属層８ｂからなる再配線８が設けられている。

再配線８の接続パッド部上面には柱状電極１０が設けられている。再配線８を含む保護膜５の上面には封止膜１１がその上面が柱状電極１０の上面と面一となるように設けられている。柱状電極１０の上面には半田ボール１２が設けられている。

特開平４−１４６６６０号公報 特開２００１−２４４４１８号公報 特開２００７−０１３０３１号公報 特開２００４−１５８７５８号公報

特許文献１〜４に示されているような、半導体基板にＥＳＤ保護回路を構成したＥＳＤ保護デバイスでは小型化が容易である。特に、半導体基板の表面に再配線層および端子電極を形成すれば、パッケージサイズを大幅に縮小化できる。

ところが、半導体基板上の再配線層に形成されるポスト等の導体は抵抗成分やインダクタンス成分を備え、ダイオードは寄生容量を備える。そのため、このＥＳＤ保護デバイスが保護対象の信号ラインに接続された状態で、信号ラインには、前記抵抗成分やインダクタンス成分とダイオードの寄生容量Ｃとで形成される等価的な時定数回路が接続されることになる。この時定数回路の時定数が大きくなるとＥＳＤ保護デバイスの応答特性が劣化する問題があった。そのため、ＥＳＤスパイクのような瞬間的な過電流は十分に抑制できないという問題があった。

本発明は、半導体基板を用いた小型のデバイスでありながら、ＥＳＤスパイクのような瞬間的な過電流を十分に抑制できるＥＳＤ保護デバイスを提供することを目的としている。

本発明のＥＳＤ保護デバイスは、ダイオードを含むＥＳＤ保護回路と前記ＥＳＤ保護回路に導通する第１及び第２の入出力電極とが形成された半導体基板と、前記入出力電極と前記端子電極との間を導通させる再配線を備えた再配線層と、を有し、前記再配線層に設けられ、前記ＥＳＤ保護回路に対して並列に挿入された、互いに対向する一対の放電電極を備えた構造とする。

例えば、前記再配線は、内層に形成された面内配線と、この面内配線と前記入出力電極とをつなぐ層間配線と、前記面内配線と前記端子電極との間をつなぐポスト電極とを有し、前記一対の放電電極は前記面内配線の一部に設ける。

また、例えば前記層間配線は無機絶縁膜内に設けられ、前記ポスト電極は有機絶縁膜内に設けられ、前記面内配線は、前記無機絶縁膜と前記有機絶縁膜との界面に設ける。

例えば前記有機絶縁膜内に空洞部を備え、前記一対の放電電極は前記空洞部内で対向した構造とする。

例えば、前記再配線は、内層に形成された面内配線と、この面内配線と前記入出力電極とをつなぐ層間配線と、前記面内配線と前記端子電極との間をつなぐポスト電極とを有し、前記一対の放電電極は前記端子電極の一部に設ける。

また、例えば前記再配線は、内層に形成された面内配線と、この面内配線と前記入出力電極とをつなぐ層間配線と、前記面内配線と前記端子電極との間をつなぐポスト電極とを有し、前記一対の放電電極は前記ポスト電極の一部に設ける。

保護すべき静電気の印加に対する前記一対の放電電極間の放電の応答時間は、前記ＥＳＤ保護回路の応答時間よりも短くなるように、前記一対の放電電極の形状及び対向間隔を定めればよい。

本発明によれば、一対の放電電極（第２のＥＳＤ保護回路）が、ダイオードを含むＥＳＤ保護回路（第１のＥＳＤ保護回路）よりも端子電極に近く、しかも、放電電極はパッシブな素子であるため、第１のＥＳＤ保護回路の応答遅れを第２のＥＳＤ保護回路にてカバーできる。したがって、応答特性に優れ、小型のＥＳＤ保護デバイスを実現できる。

図１は特許文献４のＥＳＤ保護デバイスを構成する半導体装置の断面図である。 図２の（ａ）は第１の実施形態に係るＥＳＤ保護デバイス１０１の主要部の断面図、図２の（ｂ）はＥＳＤ保護デバイス１０１の一部である面内配線層の平面図である。 図３はＥＳＤ保護デバイス１０１の斜視図である。 図４Ａは第１の実施形態に係るＥＳＤ保護デバイス１０１を適用した回路図の例である。 図４Ｂは第１の実施形態に係るＥＳＤ保護デバイス１０１をアンテナ部分に適用した回路図の例である。 図５ＡはＥＳＤに対する測定回路の回路図である。 図５Ｂは、図５Ａに示した測定回路を用いて、図４Ａに示した信号ラインとＧＮＤライン間にサージ電圧が印加されたときのＥＳＤ保護デバイス１０１両端の電圧波形である。 図６は第２の実施形態に係るＥＳＤ保護デバイス１０２の主要部の断面図である。 図７の（ａ）は第３の実施形態に係るＥＳＤ保護デバイス１０３の主要部の断面図、図７の（ｂ）はＥＳＤ保護デバイス１０３の端子電極側の平面図である。 図８Ａは第４の実施形態に係るＥＳＤ保護デバイス１０４の主要部の断面図である。 図８ＢはＥＳＤ保護デバイス１０４の斜視図である。 図９Ａは第５の実施形態に係るＥＳＤ保護デバイス１０５の主要部の断面図である。 図９Ｂは第５の実施形態に係るＥＳＤ保護デバイス１０５の内面電極層での平面図である。 図１０はＥＳＤ保護デバイス１０５の回路図である。

《第１の実施形態》
第１の実施形態に係るＥＳＤ保護デバイスについて、各図を参照して説明する。
図２の（ａ）は第１の実施形態に係るＥＳＤ保護デバイス１０１の主要部の断面図、図２の（ｂ）はＥＳＤ保護デバイス１０１の一部である面内配線層の平面図である。また、図３はＥＳＤ保護デバイス１０１の斜視図である。

ＥＳＤ保護デバイス１０１は、図２に示すように、入出力電極２１Ａ，２１Ｂを有する半導体基板２０とその表面に形成された再配線層３０とを有する。図２では表れていないが、ＥＳＤ保護回路は半導体基板２０の表層に形成されていて、入出力電極２１Ａ，２１ＢはそのＥＳＤ保護回路に接続されている。再配線層３０は、層間配線２４Ａ，２４Ｂ、面内配線２５Ａ，２５Ｂおよびポスト電極２７Ａ，２７Ｂを含んでいる。

厚み方向に設けられた層間配線２４Ａ，２４Ｂの第１の端部は、半導体基板２０の表面に設けられた入出力電極２１Ａ，２１Ｂに接続されていて、第２の端部は、平面方向に引き回された面内配線２５Ａ，２５Ｂの層間配線接続領域２５Ａｕ，２５Ｂｕに接続されている。面内配線２５Ａ，２５Ｂのポスト電極接続領域２５Ａｖ，２５Ｂｖはポスト電極２７Ａ，２７Ｂの一端に接続されている。

ＥＳＤ保護デバイス１０１の実装面側（このＥＳＤ保護デバイス１０１を実装先基板に表面実装する際、図２の上部が下面となる。）には、図２・図３に示すように、２つの矩形状の端子電極２８Ａ，２８Ｂが形成されている。端子電極２８Ａ，２８Ｂの短辺はＥＳＤ保護デバイスの長辺に対して平行に形成されていて、端子電極２８Ａ，２８Ｂの長辺はＥＳＤ保護デバイス１０１の端面に対して平行に形成されている。

ＥＳＤ保護デバイス１０１は、ショットキーバリアダイオード等のダイオードを含み、入出力電極２１Ａ，２１Ｂに接続されている。各入出力電極はアルミニウムのパッド（Ａｌパッド）として構成されている。半導体基板２０のＥＳＤ保護回路が形成されている面には、SiO₂からなる無機絶縁層２２が設けられていて、この無機絶縁層２２のうちＡｌパッドが設けられた部分には開口部が形成されている。この開口部およびこの開口部の周辺領域には、TiおよびCuからなるＵＢＭ(Under Bump Metal)層が形成されていて、このＵＢＭ層が層間配線２４Ａ，２４Ｂを構成している。ＵＢＭ層の表面にはCuからなる面内配線２５Ａ，２５Ｂが設けられている。すなわち面内配線２５Ａ，２５Ｂは無機絶縁層２２と有機絶縁膜２６との界面に設けられている。面内配線２５Ａ，２５Ｂは、隣接するポスト電極２７Ａ，２７Ｂが互いに離れた方向に配置されるよう、引き回されている。

各ポスト電極２７Ａ，２７Ｂは、エポキシ系樹脂からなる有機絶縁膜２６中に柱状に立てられていて、半導体基板２０の主面に対して垂直方向に延設されている。
面内配線２５Ａ，２５Ｂには、互いに対向する一対の放電電極２５Ａｔ，２５Ｂｔを備えている。これらの放電電極２５Ａｔ，２５Ｂｔの対向する部分は針状に尖らせている。放電電極２５Ａｔ，２５Ｂｔ間の間隙寸法と尖りの形状（角度）及び有機絶縁膜２６の材料によってブレークオーバ電圧を定めている。また、面内配線２５Ａ，２５Ｂ間に生じるキャパシタンスがなるべく大きくならないように、放電電極２５Ａｔ，２５Ｂｔは全体に細くしている。また、放電電極２５Ａｔ，２５Ｂｔが先細り形状であるので、面内配線２５Ａ，２５Ｂ間に生じるキャパシタンスは極力抑えられる。

図４Ａは第１の実施形態に係るＥＳＤ保護デバイス１０１を適用した回路図の例である。また、図４Ｂはそれをアンテナ部分に適用した回路図の例である。
ＥＳＤ保護デバイス１０１は、二つのショットキーバリアダイオードが向かい合わせに直列接続された第１のＥＳＤ保護回路ESD1と、前記一対の放電電極２５Ａｔ，２５Ｂｔによる第２のＥＳＤ保護回路ESD2とで構成されている。

このＥＳＤ保護デバイス１０１は、図４Ａに示すように、信号ラインとＧＮＤラインの間に接続される。信号ラインにサージ電圧が掛かって、第２のＥＳＤ保護回路ESD2の放電電極２５Ａｔ，２５Ｂｔ間の電圧がブレークオーバ電圧に達すると、その放電電極２５Ａｔ，２５Ｂｔ間で放電を開始し、信号ラインとＧＮＤライン間に掛かるサージ電圧を低下させる。この放電によりサージのエネルギーが消費されて、放電電極２５Ａｔ，２５Ｂｔ間の電圧が放電維持電圧を下回るまで継続される。第１のＥＳＤ保護回路ESD1はその両端に印加される電圧がショットキーバリアダイオードのブレークオーバ電圧を超えると導通して信号ラインとＧＮＤライン間の電圧を低下させる。

例えば図４Ｂの例では、ＥＳＤ保護デバイス１０１の信号ライン用端子電極２８Ａを信号ラインに接続し、グランド端子用端子電極２８ＢをＧＮＤに接続することで、ＥＳＤ保護デバイスをアンテナとＲＦ回路の間に挿入する。これにより、アンテナから入ってきたＥＳＤの過渡電流はグランドにシャントされ、信号ラインの電圧を安全なレベルにクランプすることができる。

図５ＡはＥＳＤに対する測定回路の回路図である。この測定回路は２００ｐＦのコンデンサに８ｋＶを印加してチャージし、コンデンサにチャージされた電荷を出力抵抗Ｒｏを介して、例えばアンテナ等の被測定対象回路へ放電させるものである。人体モデルの場合は出力抵抗Ｒｏ＝１５０Ω、マシンモデルの場合はＲｏ＝０Ωである。

図５Ｂは、図５Ａに示した測定回路を用いて、図４Ａに示した信号ラインとＧＮＤライン間にサージ電圧が印加されたときのＥＳＤ保護デバイス１０１両端の電圧波形である。時刻ｔｏでサージ電圧が印加されると、第２のＥＳＤ保護回路ESD2の放電電極２５Ａｔ，２５Ｂｔ間の電圧がブレークオーバ電圧（例えば９０Ｖ）に達すると放電を開始する。第２のＥＳＤ保護回路ESD2の放電によって信号ラインとＧＮＤライン間の電圧が放電維持電圧より低下すると、放電が停止する。サージのエネルギーが充分に消費されるまでは、前記放電の停止によって、信号ラインとＧＮＤライン間の電圧が再び上昇するので、ブレークオーバ電圧に達すると再び放電を開始する。このような放電開始停止の繰り返しによって、ＥＳＤ保護デバイス１０１の端子電極間の電圧は１ｎｓのうちにピーク値（例えば１００Ｖ）に達し、それ以降は電圧が低下する。

このような放電開始停止を繰り返すうちに第１のＥＳＤ保護回路ESD1が反応してESD1の作用によって信号ラインとＧＮＤライン間の電圧が４０Ｖ程度以下に抑制される。

第１のＥＳＤ保護回路ESD1の反応速度（反応遅れ時間）は１０ｎｓ程度であるので、この１０ｎｓ以降は第１のＥＳＤ保護回路ESD1により、すなわちダイオードによって保護される。

図５Ｂにおいて破線で示す波形は第２のＥＳＤ保護回路ESD2が無い場合の例である。第１のＥＳＤ保護回路ESD1だけでは、約１０ｎｓまでは反応しない。この場合ピーク電圧は人体モデルであれば３００Ｖ、マシンモデルであれば５００Ｖ〜１ｋＶまで上昇して、信号ラインに接続されている半導体回路が破壊されることになる。

ＥＳＤ保護デバイス１０１は、第１のＥＳＤ保護回路ESD1が半導体基板に形成され、第２のＥＳＤ保護回路ESD2が再配線層に形成されている。したがって、第２のＥＳＤ保護回路ESD2は、第１のＥＳＤ保護回路ESD1よりも実装面の端子電極に近く、しかも、パッシブな素子であるため、第１のＥＳＤ保護回路ESD1の応答遅れを第２のＥＳＤ保護回路ESD2にてカバーすることができる。したがって、応答特性に優れ、小型のＥＳＤ保護デバイスを実現できる。

《第２の実施形態》
図６は第２の実施形態に係るＥＳＤ保護デバイス１０２の主要部の断面図である。このＥＳＤ保護デバイス１０２は入出力電極２１Ａ，２１Ｂを有する半導体基板２０とその表面に形成された再配線層３０とを有する。第１の実施形態で図２に示したＥＳＤ保護デバイスと異なるのは、放電電極２５Ａｔ，２５Ｂｔの先端部周囲の構造である。ＥＳＤ保護デバイス１０２においては、有機絶縁膜２６内に空洞部３１を備え、一対の放電電極２５Ａｔ，２５Ｂｔの先端部は空洞部３１内で対向している。

このように空洞部３１を設けることで、放電電極２５Ａｔ，２５Ｂｔの先端同士の間に気中放電が生じる。気中放電を利用すれば、放電による有機絶縁膜の劣化が抑えられ、放電を何度も繰り返したときのＥＳＤ性能の劣化が抑制できる。なお、一対の放電電極間に導電性粉末や半導体粉末を分散させておいてもよいし、空洞部３１に無機材や有機材等の固体や窒素ガス等の気体を充填してもよい。

《第３の実施形態》
図７の（ａ）は第３の実施形態に係るＥＳＤ保護デバイス１０３の主要部の断面図、図７の（ｂ）はＥＳＤ保護デバイス１０３の端子電極側の平面図である。このＥＳＤ保護デバイス１０３は入出力電極２１Ａ，２１Ｂを有する半導体基板２０とその表面に形成された再配線層３０とを有する。第１の実施形態で図２に示したＥＳＤ保護デバイスと異なるのは、放電電極の構造である。ＥＳＤ保護デバイス１０３においては、有機絶縁膜２６の表面に一対の放電電極２８Ａｔ，２８Ｂｔが形成されている。これらの放電電極２８Ａｔ，２８Ｂｔは端子電極２８Ａ，２８Ｂから延設された電極である。

図７の（ｂ）に示すように、端子電極２８Ａ，２８Ｂには、互いに対向する一対の放電電極２８Ａｔ，２８Ｂｔを備えている。これらの放電電極２８Ａｔ，２８Ｂｔの対向する部分は針状に尖らせている。放電電極２８Ａｔ，２８Ｂｔ間の間隙寸法と尖りの形状（角度）によってブレークオーバ電圧を定めている。また、端子電極２８Ａ，２８Ｂ間に生じるキャパシタンスがなるべく大きくならないように、放電電極２８Ａｔ，２８Ｂｔは全体に細くしている。放電電極２８Ａｔ，２８Ｂｔが先細り形状であるので、端子電極２８Ａ，２８Ｂ間に生じるキャパシタンスは極力抑えられる。

このように、端子電極２８Ａ，２８Ｂの一部を一対の放電電極として利用することによって、半導体基板上のＥＳＤ保護回路から一対の放電電極２８Ａｔ，２８Ｂｔまでの距離を大きくすることができる。そのため、放電電流はポスト電極２７Ａ，２７Ｂを流れることがなく（流れる必要がなく）ポスト電極２７Ａ，２７Ｂのインダクタンスの影響を受けない。したがって放電電極２８Ａｔ，２８Ｂｔによるより高速な反応速度が得られる。

《第４の実施形態》
図８Ａは第４の実施形態に係るＥＳＤ保護デバイス１０４の主要部の断面図、図８ＢはＥＳＤ保護デバイス１０４の斜視図である。

ＥＳＤ保護デバイス１０４は、図８Ａ，図８Ｂに示すように、入出力電極２１Ａ，２１Ｂを有する半導体基板２０とその表面に形成された再配線層３０とを有する。ＥＳＤ保護回路は半導体基板２０の表層に形成されていて、入出力電極２１Ａ，２１ＢはそのＥＳＤ保護回路に接続されている。再配線層３０は、層間配線２４Ａ，２４Ｂ、面内配線２５Ａ，２５Ｂおよびポスト電極２７Ａ，２７Ｂを含んでいる。第１の実施形態で図２に示したＥＳＤ保護デバイスと異なるのは、放電電極の構造である。ＥＳＤ保護デバイス１０４においては、ポスト電極２７Ａ，２７Ｂに一部に放電電極２７Ａｔ，２７Ｂｔが形成されている。

図８Ｂに表れているように、放電電極２７Ａｔ，２７Ｂｔは逆円錐台形状であり、所定間隙で対向している。これらの放電電極２７Ａｔ，２７Ｂｔの対向する部分の角度や丸み、及び有機絶縁膜の材料によってブレークオーバ電圧を定めている。

《第５の実施形態》
図９Ａは第５の実施形態に係るＥＳＤ保護デバイス１０５の主要部の断面図である。図９Ｂはその内面電極層での平面図である。図９Ａは、図９ＢにおけるＸ−Ｘラインでの断面図である。

ＥＳＤ保護デバイス１０５は、入出力電極２１Ａ，２１Ｄ等を有する半導体基板２０とその表面に形成された再配線層３０とを有する。ＥＳＤ保護回路は半導体基板２０の表層に形成されていて、アルミニウムパッドとしての入出力電極（２１Ａ，２１Ｄ等）はそのＥＳＤ保護回路に接続されている。再配線層３０は、層間配線（２４Ａ，２４Ｄ等）、面内配線（２５Ａ，２５Ｄ等）およびポスト電極（２７Ａ，２７Ｄ等）を含んでいる。

第５の実施形態では、面内配線２５Ａ，２５Ｂと無機絶縁層２２との間に両者の密着性を高めるポリイミド等の絶縁接着層２３が形成されている。面内配線（２５Ａ，２５Ｂ等）にはそれぞれ放電電極２５ｔが形成されている。また、端子電極（２８Ａ，２８Ｄ等）にはんだバンプによる端子電極（２９Ａ，２９Ｄ等）が形成されている。ポスト電極（２７Ａ，２７Ｄ等）は円柱状である。さらにこの第５の実施形態では、４つの端子電極を備え２チャンネルのＥＳＤ保護デバイスを構成している。その他の構成は第１の実施形態で示したＥＳＤ保護デバイス１０１と同様である。

図１０は前記ＥＳＤ保護デバイス１０５の回路図である。ここで端子電極２９Ｄは電源ラインに接続される端子、端子電極２９Ｂはグランドに接続される端子、端子電極２９Ａは第１の信号ラインに接続される端子、端子電極２９Ｃは第２の信号ラインに接続される端子である。

このように、第１の信号ラインと電源ラインとの間にダイオードＤ１が接続され、第１の信号ラインとグランドとの間にダイオードＤ４が接続されている。同様に、第２の信号ラインと電源ラインとの間にダイオードＤ２が接続され、第２の信号ラインとグランドとの間にダイオードＤ３が接続されている。放電電極による放電ギャップＤＧ１〜ＤＧ４がダイオードＤ１〜Ｄ４に対して並列に接続されている。また、電源ラインとグランドとの間にダイオードＤ５が接続されている。これらのダイオードのうちダイオードＤ１〜Ｄ５は、端子電極２９Ａ，２９Ｃから入るサージ電流をバイパスさせて、サージを電源ラインまたはグランドに落とす。

前記ダイオードＤ５はショットキーバリアダイオード、その他のダイオードＤ１〜Ｄ４はＰＮ接合ダイオードである。なお、これらのダイオードＤ１〜Ｄ５は必要な電流容量に応じて複数のダイオードが並列接続されて構成される。

Ｄ１〜Ｄ５…ダイオード
ESD1…第１のＥＳＤ保護回路
ESD2…第２のＥＳＤ保護回路
２０…半導体基板
２１Ａ，２１Ｂ，２１Ｄ…入出力電極
２２…無機絶縁層
２３…絶縁接着層
２４Ａ，２４Ｂ…層間配線
２５Ａ，２５Ｂ…面内配線
２５Ａｔ，２５Ｂｔ…放電電極
２５Ａｕ，２５Ｂｕ…層間配線接続領域
２５Ａｖ，２５Ｂｖ…ポスト電極接続領域
２６…有機絶縁膜
２７Ａ，２７Ｂ，２７Ｄ…ポスト電極
２７Ａｔ，２７Ｂｔ…放電電極
２８Ａ，２８Ｂ…端子電極
２８Ａｔ，２８Ｂｔ…放電電極
２９Ａ〜２９Ｄ…端子電極
３０…再配線層
３１…空洞部
１０１〜１０５…ＥＳＤ保護デバイス

Claims (7)

1. ダイオードを含むＥＳＤ保護回路と前記ＥＳＤ保護回路に導通する第１及び第２の入出力電極とが形成された半導体基板と、
   前記入出力電極と端子電極との間を導通させる再配線を備えた再配線層と、を有し、
   前記再配線層に設けられ、前記ＥＳＤ保護回路に対して並列に挿入された、互いに対向する一対の放電電極を備えた、ＥＳＤ保護デバイス。
2. 前記再配線は、内層に形成された面内配線と、この面内配線と前記入出力電極とをつなぐ層間配線と、前記面内配線と前記端子電極との間をつなぐポスト電極とを有し、
   前記一対の放電電極は前記面内配線の一部に設けられている、請求項１に記載のＥＳＤ保護デバイス。
3. 前記層間配線は無機絶縁膜内に設けられ、前記ポスト電極は有機絶縁膜内に設けられ、前記面内配線は、前記無機絶縁膜と前記有機絶縁膜との界面に設けられている、請求項２に記載のＥＳＤ保護デバイス。
4. 前記有機絶縁膜内に空洞部を備え、前記一対の放電電極は前記空洞部内で対向している、請求項２又は３に記載のＥＳＤ保護デバイス。
5. 前記再配線は、内層に形成された面内配線と、この面内配線と前記入出力電極とをつなぐ層間配線と、前記面内配線と前記端子電極との間をつなぐポスト電極とを有し、
   前記一対の放電電極は前記端子電極の一部に設けられている、請求項１に記載のＥＳＤ保護デバイス。
6. 前記再配線は、内層に形成された面内配線と、この面内配線と前記入出力電極とをつなぐ層間配線と、前記面内配線と前記端子電極との間をつなぐポスト電極とを有し、
   前記一対の放電電極は前記ポスト電極の一部に設けられている、請求項１に記載のＥＳＤ保護デバイス。
7. 保護すべき静電気の印加に対する前記一対の放電電極間の放電の応答時間は、前記ＥＳＤ保護回路の応答時間よりも短くなるように、前記一対の放電電極の形状及び対向間隔が定められている、請求項１乃至６の何れかに記載のＥＳＤ保護デバイス。

Images