JP5521830B2 - Esd保護デバイス - Google Patents

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Description

本発明は、半導体IC等を静電気から保護するESD保護デバイスに関し、特に、機能部分がシリコン基板に構成されているCSP型のESD保護デバイスに関するものである。
移動体通信端末、デジタルカメラ、ノート型PCをはじめとする各種電気機器には、ロジック回路やメモリー回路等を構成する半導体集積回路(ICチップ)が備えられている。このような半導体集積回路は、半導体基板上に形成された微細配線パターンで構成された定電圧駆動回路であるため、一般に、サージのような静電気放電に対しては脆弱である。そこで、このような半導体集積回路を静電気放電から保護するため、ESD(Electro-Static-Discharge)保護デバイスが用いられる。
ESD保護デバイスは、特許文献1〜4に記載されているように、半導体基板にダイオードを含むESD保護回路が構成されたものである。ESD保護回路におけるダイオードの保護動作は、ダイオードの逆方向電圧印加時のブレイクダウン現象を利用していて、ブレイクダウン電圧が動作電圧になる。
特許文献4には、ESD保護デバイスを表面実装部品として構成する例が示されている。ここで、図1を用いて特許文献4のESD保護デバイスの構成を説明する。図1は特許文献4のESD保護デバイスを構成する半導体装置の断面図である。この半導体装置はシリコン基板(半導体基板)1を備えている。シリコン基板1の上面中央部には集積回路が設けられ、上面周辺部には複数の接続パッド2が集積回路に接続されて設けられている。接続パッド2の中央部を除くシリコン基板1の上面には酸化シリコンからなる絶縁膜3が設けられ、接続パッド2の中央部は絶縁膜3に設けられた開口部4を介して露出されている。
絶縁膜3の上面にはポリイミド等の有機樹脂からなる保護膜(絶縁膜)5が設けられている。保護膜5の絶縁膜3の開口部4に対応する部分には開口部6が設けられている。保護膜5の上面の再配線形成領域には凹部7が設けられている。凹部7は開口部6に連通されている。
両開口部4、6を介して露出された接続パッド2の上面から保護膜5の凹部7内の上面の所定の箇所にかけて下地金属層8aおよび該下地金属層8a上に設けられた上層金属層8bからなる再配線8が設けられている。
再配線8の接続パッド部上面には柱状電極10が設けられている。再配線8を含む保護膜5の上面には封止膜11がその上面が柱状電極10の上面と面一となるように設けられている。柱状電極10の上面には半田ボール12が設けられている。
特開平4−146660号公報 特開2001−244418号公報 特開2007−013031号公報 特開2004−158758号公報
特許文献1〜4に示されているような、半導体基板にESD保護回路を構成したESD保護デバイスでは小型化が容易である。特に、半導体基板の表面に再配線層および端子電極を形成すれば、パッケージサイズを大幅に縮小化できる。
ところが、半導体基板上の再配線層に形成されるポスト等の導体は抵抗成分やインダクタンス成分を備え、ダイオードは寄生容量を備える。そのため、このESD保護デバイスが保護対象の信号ラインに接続された状態で、信号ラインには、前記抵抗成分やインダクタンス成分とダイオードの寄生容量Cとで形成される等価的な時定数回路が接続されることになる。この時定数回路の時定数が大きくなるとESD保護デバイスの応答特性が劣化する問題があった。そのため、ESDスパイクのような瞬間的な過電流は十分に抑制できないという問題があった。
本発明は、半導体基板を用いた小型のデバイスでありながら、ESDスパイクのような瞬間的な過電流を十分に抑制できるESD保護デバイスを提供することを目的としている。
本発明のESD保護デバイスは、ダイオードを含むESD保護回路と前記ESD保護回路に導通する第1及び第2の入出力電極とが形成された半導体基板と、前記入出力電極と前記端子電極との間を導通させる再配線を備えた再配線層と、を有し、前記再配線層に設けられ、前記ESD保護回路に対して並列に挿入された、互いに対向する一対の放電電極を備えた構造とする。
例えば、前記再配線は、内層に形成された面内配線と、この面内配線と前記入出力電極とをつなぐ層間配線と、前記面内配線と前記端子電極との間をつなぐポスト電極とを有し、前記一対の放電電極は前記面内配線の一部に設ける。
また、例えば前記層間配線は無機絶縁膜内に設けられ、前記ポスト電極は有機絶縁膜内に設けられ、前記面内配線は、前記無機絶縁膜と前記有機絶縁膜との界面に設ける。
例えば前記有機絶縁膜内に空洞部を備え、前記一対の放電電極は前記空洞部内で対向した構造とする。
例えば、前記再配線は、内層に形成された面内配線と、この面内配線と前記入出力電極とをつなぐ層間配線と、前記面内配線と前記端子電極との間をつなぐポスト電極とを有し、前記一対の放電電極は前記端子電極の一部に設ける。
また、例えば前記再配線は、内層に形成された面内配線と、この面内配線と前記入出力電極とをつなぐ層間配線と、前記面内配線と前記端子電極との間をつなぐポスト電極とを有し、前記一対の放電電極は前記ポスト電極の一部に設ける。
保護すべき静電気の印加に対する前記一対の放電電極間の放電の応答時間は、前記ESD保護回路の応答時間よりも短くなるように、前記一対の放電電極の形状及び対向間隔を定めればよい。
本発明によれば、一対の放電電極(第2のESD保護回路)が、ダイオードを含むESD保護回路(第1のESD保護回路)よりも端子電極に近く、しかも、放電電極はパッシブな素子であるため、第1のESD保護回路の応答遅れを第2のESD保護回路にてカバーできる。したがって、応答特性に優れ、小型のESD保護デバイスを実現できる。
図1は特許文献4のESD保護デバイスを構成する半導体装置の断面図である。 図2の(a)は第1の実施形態に係るESD保護デバイス101の主要部の断面図、図2の(b)はESD保護デバイス101の一部である面内配線層の平面図である。 図3はESD保護デバイス101の斜視図である。 図4Aは第1の実施形態に係るESD保護デバイス101を適用した回路図の例である。 図4Bは第1の実施形態に係るESD保護デバイス101をアンテナ部分に適用した回路図の例である。 図5AはESDに対する測定回路の回路図である。 図5Bは、図5Aに示した測定回路を用いて、図4Aに示した信号ラインとGNDライン間にサージ電圧が印加されたときのESD保護デバイス101両端の電圧波形である。 図6は第2の実施形態に係るESD保護デバイス102の主要部の断面図である。 図7の(a)は第3の実施形態に係るESD保護デバイス103の主要部の断面図、図7の(b)はESD保護デバイス103の端子電極側の平面図である。 図8Aは第4の実施形態に係るESD保護デバイス104の主要部の断面図である。 図8BはESD保護デバイス104の斜視図である。 図9Aは第5の実施形態に係るESD保護デバイス105の主要部の断面図である。 図9Bは第5の実施形態に係るESD保護デバイス105の内面電極層での平面図である。 図10はESD保護デバイス105の回路図である。
《第1の実施形態》
第1の実施形態に係るESD保護デバイスについて、各図を参照して説明する。
図2の(a)は第1の実施形態に係るESD保護デバイス101の主要部の断面図、図2の(b)はESD保護デバイス101の一部である面内配線層の平面図である。また、図3はESD保護デバイス101の斜視図である。
ESD保護デバイス101は、図2に示すように、入出力電極21A,21Bを有する半導体基板20とその表面に形成された再配線層30とを有する。図2では表れていないが、ESD保護回路は半導体基板20の表層に形成されていて、入出力電極21A,21BはそのESD保護回路に接続されている。再配線層30は、層間配線24A,24B、面内配線25A,25Bおよびポスト電極27A,27Bを含んでいる。
厚み方向に設けられた層間配線24A,24Bの第1の端部は、半導体基板20の表面に設けられた入出力電極21A,21Bに接続されていて、第2の端部は、平面方向に引き回された面内配線25A,25Bの層間配線接続領域25Au,25Buに接続されている。面内配線25A,25Bのポスト電極接続領域25Av,25Bvはポスト電極27A,27Bの一端に接続されている。
ESD保護デバイス101の実装面側(このESD保護デバイス101を実装先基板に表面実装する際、図2の上部が下面となる。)には、図2・図3に示すように、2つの矩形状の端子電極28A,28Bが形成されている。端子電極28A,28Bの短辺はESD保護デバイスの長辺に対して平行に形成されていて、端子電極28A,28Bの長辺はESD保護デバイス101の端面に対して平行に形成されている。
ESD保護デバイス101は、ショットキーバリアダイオード等のダイオードを含み、入出力電極21A,21Bに接続されている。各入出力電極はアルミニウムのパッド(Alパッド)として構成されている。半導体基板20のESD保護回路が形成されている面には、SiO2からなる無機絶縁層22が設けられていて、この無機絶縁層22のうちAlパッドが設けられた部分には開口部が形成されている。この開口部およびこの開口部の周辺領域には、TiおよびCuからなるUBM(Under Bump Metal)層が形成されていて、このUBM層が層間配線24A,24Bを構成している。UBM層の表面にはCuからなる面内配線25A,25Bが設けられている。すなわち面内配線25A,25Bは無機絶縁層22と有機絶縁膜26との界面に設けられている。面内配線25A,25Bは、隣接するポスト電極27A,27Bが互いに離れた方向に配置されるよう、引き回されている。
各ポスト電極27A,27Bは、エポキシ系樹脂からなる有機絶縁膜26中に柱状に立てられていて、半導体基板20の主面に対して垂直方向に延設されている。
面内配線25A,25Bには、互いに対向する一対の放電電極25At,25Btを備えている。これらの放電電極25At,25Btの対向する部分は針状に尖らせている。放電電極25At,25Bt間の間隙寸法と尖りの形状(角度)及び有機絶縁膜26の材料によってブレークオーバ電圧を定めている。また、面内配線25A,25B間に生じるキャパシタンスがなるべく大きくならないように、放電電極25At,25Btは全体に細くしている。また、放電電極25At,25Btが先細り形状であるので、面内配線25A,25B間に生じるキャパシタンスは極力抑えられる。
図4Aは第1の実施形態に係るESD保護デバイス101を適用した回路図の例である。また、図4Bはそれをアンテナ部分に適用した回路図の例である。
ESD保護デバイス101は、二つのショットキーバリアダイオードが向かい合わせに直列接続された第1のESD保護回路ESD1と、前記一対の放電電極25At,25Btによる第2のESD保護回路ESD2とで構成されている。
このESD保護デバイス101は、図4Aに示すように、信号ラインとGNDラインの間に接続される。信号ラインにサージ電圧が掛かって、第2のESD保護回路ESD2の放電電極25At,25Bt間の電圧がブレークオーバ電圧に達すると、その放電電極25At,25Bt間で放電を開始し、信号ラインとGNDライン間に掛かるサージ電圧を低下させる。この放電によりサージのエネルギーが消費されて、放電電極25At,25Bt間の電圧が放電維持電圧を下回るまで継続される。第1のESD保護回路ESD1はその両端に印加される電圧がショットキーバリアダイオードのブレークオーバ電圧を超えると導通して信号ラインとGNDライン間の電圧を低下させる。
例えば図4Bの例では、ESD保護デバイス101の信号ライン用端子電極28Aを信号ラインに接続し、グランド端子用端子電極28BをGNDに接続することで、ESD保護デバイスをアンテナとRF回路の間に挿入する。これにより、アンテナから入ってきたESDの過渡電流はグランドにシャントされ、信号ラインの電圧を安全なレベルにクランプすることができる。
図5AはESDに対する測定回路の回路図である。この測定回路は200pFのコンデンサに8kVを印加してチャージし、コンデンサにチャージされた電荷を出力抵抗Roを介して、例えばアンテナ等の被測定対象回路へ放電させるものである。人体モデルの場合は出力抵抗Ro=150Ω、マシンモデルの場合はRo=0Ωである。
図5Bは、図5Aに示した測定回路を用いて、図4Aに示した信号ラインとGNDライン間にサージ電圧が印加されたときのESD保護デバイス101両端の電圧波形である。時刻toでサージ電圧が印加されると、第2のESD保護回路ESD2の放電電極25At,25Bt間の電圧がブレークオーバ電圧(例えば90V)に達すると放電を開始する。第2のESD保護回路ESD2の放電によって信号ラインとGNDライン間の電圧が放電維持電圧より低下すると、放電が停止する。サージのエネルギーが充分に消費されるまでは、前記放電の停止によって、信号ラインとGNDライン間の電圧が再び上昇するので、ブレークオーバ電圧に達すると再び放電を開始する。このような放電開始停止の繰り返しによって、ESD保護デバイス101の端子電極間の電圧は1nsのうちにピーク値(例えば100V)に達し、それ以降は電圧が低下する。
このような放電開始停止を繰り返すうちに第1のESD保護回路ESD1が反応してESD1の作用によって信号ラインとGNDライン間の電圧が40V程度以下に抑制される。
第1のESD保護回路ESD1の反応速度(反応遅れ時間)は10ns程度であるので、この10ns以降は第1のESD保護回路ESD1により、すなわちダイオードによって保護される。
図5Bにおいて破線で示す波形は第2のESD保護回路ESD2が無い場合の例である。第1のESD保護回路ESD1だけでは、約10nsまでは反応しない。この場合ピーク電圧は人体モデルであれば300V、マシンモデルであれば500V〜1kVまで上昇して、信号ラインに接続されている半導体回路が破壊されることになる。
ESD保護デバイス101は、第1のESD保護回路ESD1が半導体基板に形成され、第2のESD保護回路ESD2が再配線層に形成されている。したがって、第2のESD保護回路ESD2は、第1のESD保護回路ESD1よりも実装面の端子電極に近く、しかも、パッシブな素子であるため、第1のESD保護回路ESD1の応答遅れを第2のESD保護回路ESD2にてカバーすることができる。したがって、応答特性に優れ、小型のESD保護デバイスを実現できる。
《第2の実施形態》
図6は第2の実施形態に係るESD保護デバイス102の主要部の断面図である。このESD保護デバイス102は入出力電極21A,21Bを有する半導体基板20とその表面に形成された再配線層30とを有する。第1の実施形態で図2に示したESD保護デバイスと異なるのは、放電電極25At,25Btの先端部周囲の構造である。ESD保護デバイス102においては、有機絶縁膜26内に空洞部31を備え、一対の放電電極25At,25Btの先端部は空洞部31内で対向している。
このように空洞部31を設けることで、放電電極25At,25Btの先端同士の間に気中放電が生じる。気中放電を利用すれば、放電による有機絶縁膜の劣化が抑えられ、放電を何度も繰り返したときのESD性能の劣化が抑制できる。なお、一対の放電電極間に導電性粉末や半導体粉末を分散させておいてもよいし、空洞部31に無機材や有機材等の固体や窒素ガス等の気体を充填してもよい。
《第3の実施形態》
図7の(a)は第3の実施形態に係るESD保護デバイス103の主要部の断面図、図7の(b)はESD保護デバイス103の端子電極側の平面図である。このESD保護デバイス103は入出力電極21A,21Bを有する半導体基板20とその表面に形成された再配線層30とを有する。第1の実施形態で図2に示したESD保護デバイスと異なるのは、放電電極の構造である。ESD保護デバイス103においては、有機絶縁膜26の表面に一対の放電電極28At,28Btが形成されている。これらの放電電極28At,28Btは端子電極28A,28Bから延設された電極である。
図7の(b)に示すように、端子電極28A,28Bには、互いに対向する一対の放電電極28At,28Btを備えている。これらの放電電極28At,28Btの対向する部分は針状に尖らせている。放電電極28At,28Bt間の間隙寸法と尖りの形状(角度)によってブレークオーバ電圧を定めている。また、端子電極28A,28B間に生じるキャパシタンスがなるべく大きくならないように、放電電極28At,28Btは全体に細くしている。放電電極28At,28Btが先細り形状であるので、端子電極28A,28B間に生じるキャパシタンスは極力抑えられる。
このように、端子電極28A,28Bの一部を一対の放電電極として利用することによって、半導体基板上のESD保護回路から一対の放電電極28At,28Btまでの距離を大きくすることができる。そのため、放電電流はポスト電極27A,27Bを流れることがなく(流れる必要がなく)ポスト電極27A,27Bのインダクタンスの影響を受けない。したがって放電電極28At,28Btによるより高速な反応速度が得られる。
《第4の実施形態》
図8Aは第4の実施形態に係るESD保護デバイス104の主要部の断面図、図8BはESD保護デバイス104の斜視図である。
ESD保護デバイス104は、図8A,図8Bに示すように、入出力電極21A,21Bを有する半導体基板20とその表面に形成された再配線層30とを有する。ESD保護回路は半導体基板20の表層に形成されていて、入出力電極21A,21BはそのESD保護回路に接続されている。再配線層30は、層間配線24A,24B、面内配線25A,25Bおよびポスト電極27A,27Bを含んでいる。第1の実施形態で図2に示したESD保護デバイスと異なるのは、放電電極の構造である。ESD保護デバイス104においては、ポスト電極27A,27Bに一部に放電電極27At,27Btが形成されている。
図8Bに表れているように、放電電極27At,27Btは逆円錐台形状であり、所定間隙で対向している。これらの放電電極27At,27Btの対向する部分の角度や丸み、及び有機絶縁膜の材料によってブレークオーバ電圧を定めている。
《第5の実施形態》
図9Aは第5の実施形態に係るESD保護デバイス105の主要部の断面図である。図9Bはその内面電極層での平面図である。図9Aは、図9BにおけるX−Xラインでの断面図である。
ESD保護デバイス105は、入出力電極21A,21D等を有する半導体基板20とその表面に形成された再配線層30とを有する。ESD保護回路は半導体基板20の表層に形成されていて、アルミニウムパッドとしての入出力電極(21A,21D等)はそのESD保護回路に接続されている。再配線層30は、層間配線(24A,24D等)、面内配線(25A,25D等)およびポスト電極(27A,27D等)を含んでいる。
第5の実施形態では、面内配線25A,25Bと無機絶縁層22との間に両者の密着性を高めるポリイミド等の絶縁接着層23が形成されている。面内配線(25A,25B等)にはそれぞれ放電電極25tが形成されている。また、端子電極(28A,28D等)にはんだバンプによる端子電極(29A,29D等)が形成されている。ポスト電極(27A,27D等)は円柱状である。さらにこの第5の実施形態では、4つの端子電極を備え2チャンネルのESD保護デバイスを構成している。その他の構成は第1の実施形態で示したESD保護デバイス101と同様である。
図10は前記ESD保護デバイス105の回路図である。ここで端子電極29Dは電源ラインに接続される端子、端子電極29Bはグランドに接続される端子、端子電極29Aは第1の信号ラインに接続される端子、端子電極29Cは第2の信号ラインに接続される端子である。
このように、第1の信号ラインと電源ラインとの間にダイオードD1が接続され、第1の信号ラインとグランドとの間にダイオードD4が接続されている。同様に、第2の信号ラインと電源ラインとの間にダイオードD2が接続され、第2の信号ラインとグランドとの間にダイオードD3が接続されている。放電電極による放電ギャップDG1〜DG4がダイオードD1〜D4に対して並列に接続されている。また、電源ラインとグランドとの間にダイオードD5が接続されている。これらのダイオードのうちダイオードD1〜D5は、端子電極29A,29Cから入るサージ電流をバイパスさせて、サージを電源ラインまたはグランドに落とす。
前記ダイオードD5はショットキーバリアダイオード、その他のダイオードD1〜D4はPN接合ダイオードである。なお、これらのダイオードD1〜D5は必要な電流容量に応じて複数のダイオードが並列接続されて構成される。
D1〜D5…ダイオード
ESD1…第1のESD保護回路
ESD2…第2のESD保護回路
20…半導体基板
21A,21B,21D…入出力電極
22…無機絶縁層
23…絶縁接着層
24A,24B…層間配線
25A,25B…面内配線
25At,25Bt…放電電極
25Au,25Bu…層間配線接続領域
25Av,25Bv…ポスト電極接続領域
26…有機絶縁膜
27A,27B,27D…ポスト電極
27At,27Bt…放電電極
28A,28B…端子電極
28At,28Bt…放電電極
29A〜29D…端子電極
30…再配線層
31…空洞部
101〜105…ESD保護デバイス

Claims (7)

  1. ダイオードを含むESD保護回路と前記ESD保護回路に導通する第1及び第2の入出力電極とが形成された半導体基板と、
    前記入出力電極と端子電極との間を導通させる再配線を備えた再配線層と、を有し、
    前記再配線層に設けられ、前記ESD保護回路に対して並列に挿入された、互いに対向する一対の放電電極を備えた、ESD保護デバイス。
  2. 前記再配線は、内層に形成された面内配線と、この面内配線と前記入出力電極とをつなぐ層間配線と、前記面内配線と前記端子電極との間をつなぐポスト電極とを有し、
    前記一対の放電電極は前記面内配線の一部に設けられている、請求項1に記載のESD保護デバイス。
  3. 前記層間配線は無機絶縁膜内に設けられ、前記ポスト電極は有機絶縁膜内に設けられ、前記面内配線は、前記無機絶縁膜と前記有機絶縁膜との界面に設けられている、請求項2に記載のESD保護デバイス。
  4. 前記有機絶縁膜内に空洞部を備え、前記一対の放電電極は前記空洞部内で対向している、請求項2又は3に記載のESD保護デバイス。
  5. 前記再配線は、内層に形成された面内配線と、この面内配線と前記入出力電極とをつなぐ層間配線と、前記面内配線と前記端子電極との間をつなぐポスト電極とを有し、
    前記一対の放電電極は前記端子電極の一部に設けられている、請求項1に記載のESD保護デバイス。
  6. 前記再配線は、内層に形成された面内配線と、この面内配線と前記入出力電極とをつなぐ層間配線と、前記面内配線と前記端子電極との間をつなぐポスト電極とを有し、
    前記一対の放電電極は前記ポスト電極の一部に設けられている、請求項1に記載のESD保護デバイス。
  7. 保護すべき静電気の印加に対する前記一対の放電電極間の放電の応答時間は、前記ESD保護回路の応答時間よりも短くなるように、前記一対の放電電極の形状及び対向間隔が定められている、請求項1乃至6の何れかに記載のESD保護デバイス。
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CN203536403U (zh) * 2010-08-18 2014-04-09 株式会社村田制作所 Esd保护器件
KR101771726B1 (ko) * 2012-06-18 2017-08-25 삼성전기주식회사 정전기 방지 소자 및 이를 포함하는 복합 전자 부품
CN107394587B (zh) * 2013-06-24 2019-05-10 株式会社村田制作所 Esd保护装置
KR102048103B1 (ko) * 2014-12-23 2019-11-22 삼성전기주식회사 정전기 방전 보호 소자 및 그 제조 방법
JP6971594B2 (ja) * 2017-03-08 2021-11-24 アルプスアルパイン株式会社 高周波モジュール

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5828447Y2 (ja) * 1976-09-30 1983-06-21 音羽電機工業株式会社 異常電圧吸収装置
JPS58141592U (ja) * 1982-03-18 1983-09-24 ティーディーケイ株式会社 放電ギヤツプ付複合部品

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