CN109274081B - 芯片上多级电超载保护装置 - Google Patents

芯片上多级电超载保护装置 Download PDF

Info

Publication number
CN109274081B
CN109274081B CN201810897898.5A CN201810897898A CN109274081B CN 109274081 B CN109274081 B CN 109274081B CN 201810897898 A CN201810897898 A CN 201810897898A CN 109274081 B CN109274081 B CN 109274081B
Authority
CN
China
Prior art keywords
esd
conductive
protector
electrostatic discharge
electrically connected
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810897898.5A
Other languages
English (en)
Other versions
CN109274081A (zh
Inventor
彭政杰
吴伟琳
姜信钦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Amazing Microelectronic Corp
Original Assignee
Amazing Microelectronic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Amazing Microelectronic Corp filed Critical Amazing Microelectronic Corp
Publication of CN109274081A publication Critical patent/CN109274081A/zh
Application granted granted Critical
Publication of CN109274081B publication Critical patent/CN109274081B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/005—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection avoiding undesired transient conditions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种芯片上多级电超载保护装置，包含一涌浪保护器与一第一静电放电保护器。涌浪保护器具有第一箝位电压，第一静电放电保护器具有第二箝位电压，第二箝位电压低于第一箝位电压。涌浪保护器电性并联第一静电放电保护器。涌浪保护器与第一静电放电保护器电性连接于一接收端与一电压端之间，接收端电性连接一内部电路。在包含一静电放电信号与一涌浪信号的一电超载信号出现在接收端时，第一静电放电保护器与涌浪保护器依序被启动，以箝制被内部电路接收的电压。

Description

芯片上多级电超载保护装置
技术领域
本发明涉及一种保护装置，且特别关于一种芯片上多级电超载保护装置。
背景技术
一般来说，在芯片输出入接口可能遭遇的各种电子异常事件中，静电放电(ESD，Electro-Static Discharge)是源于静电累积的电荷突然被传输至输出入接口的导电结构(接垫/针脚/焊球等)。静电放电的本质类似一个电荷源，会快速地(譬如约十亿分之一秒至数十亿分之一秒的等级)因电荷累积而在导电结构上建立高电压；但只要能将其电流导流至芯片外而迅速地使电荷源逸散，就可防止电荷累积的高电压破坏芯片的内部电路。因此，静电放电保护电路会在侦测到静电放电时提供电流路径来疏导静电放电的电流(电荷)。
除了上述的静电放电，近年来，另一种被称为涌浪(surge)的电子异常事件也逐渐受到重视。相较于静电放电因电荷累积而快速造成高电压的特性，涌浪事件的本质比较类似于一个持续时间较久(譬如，1×10-5秒的等级)的电压源。涌浪相对静电放电的能量比例为1000。请参阅图1，假设芯片中的静电放电保护装置10连接一内部电路12，此内部电路12电性连接一高电压端VDD与一低电压端VSS。若芯片中的静电放电保护装置10在遭遇涌浪事件时导通电流路径，此一电流路径就会持续导通大电流，反而容易因电流过大而破坏静电放电保护装置10。当静电放电保护装置10以涌浪保护器取代时，静电放电信号则无法唤醒涌浪保护器。换言之，涌浪保护器无法释放静电放电信号。
因此，本发明针对上述的困扰，提出一种芯片上多级电超载保护装置，以解决上述问题。
发明内容
本发明的主要目的，在于提供一种芯片上多级电超载保护装置，其利用涌浪保护器与静电放电保护器保护内部电路遭受涌浪(surge)事件与静电放电(ESD)事件。
为达上述目的，本发明提供一种芯片上多级电超载保护装置，其包含一涌浪保护器与一第一静电放电保护器。涌浪保护器具有第一箝位电压，第一静电放电保护器具有第二箝位电压，其低于第一箝位电压，涌浪保护器电性并联第一静电放电保护器，涌浪保护器与第一静电放电保护器电性连接于一接收端与一电压端之间，接收端电性连接一内部电路。在包含一静电放电信号与一涌浪信号的一电超载(EOS)信号出现在接收端时，第一静电放电保护器与涌浪保护器被依序启动，以箝制一被内部电路接收的电压。
在本发明的一实施例中，涌浪保护器为导电尖端释放装置。
在本发明的一实施例中，第一静电放电保护器形成于一半导体基板中，半导体基板上形成一导电布线层，其电性连接第一静电放电保护器，导电尖端释放装置更包含至少一第一导电区块与至少一第二导电区块，至少一第一导电区块与至少一第二导电区块分离，至少一第一导电区块与至少一第二导电区块形成在导电布线层上，并电性连接导电布线层，导电布线层上形成有一介电结构，其位于至少一第一导电区块与至少一第二导电区块之间，至少一第一导电区块与至少一第二导电区块分别电性连接接收端与电压端，至少一第一导电区块电性连接内部电路。
在本发明的一实施例中，芯片上多级电超载保护装置更包含一第一静电放电强化器，其电性连接于涌浪保护器与第一静电放电保护器之间，并电性连接于接收端与内部电路之间，以阻挡涌浪信号。在电超载信号出现在接收端时，第一静电放电保护器与涌浪保护器依序藉由第一静电放电强化器的电压降被启动。
在本发明的一实施例中，第一静电放电强化器为一电阻性区块，其形成于导电布线层与半导体基板之间，导电布线层更包含：一介电层，形成于半导体基板上，以覆盖电阻性区块，介电层上设有至少一第一导电区块、至少一第二导电区块与介电结构；至少一第三导电区块，其嵌于介电层中，并电性连接内部电路；至少一第四导电区块，其嵌于介电层中，并与至少一第三导电区块分离，且至少一第四导电区块电性连接电压端；一第一导电通孔，形成于介电层中，以电性连接第一静电放电保护器与至少一第三导电区块；一第二导电通孔，形成于介电层中，以电性连接第一静电放电保护器与至少一第四导电区块；一第三导电通孔，形成于介电层中，以电性连接至少一第三导电区块与电阻性区块；一第四导电通孔，形成于介电层中，以电性连接电阻性区块与至少一第一导电区块，至少一第一导电区块电性连接接收端；以及一第五导电区块，形成于介电层中，以电性连接至少一第四导电区块与至少一第二导电区块。
在本发明的一实施例中，第一静电放电强化器为电感性区块，其嵌于导电布线层中，导电布线层更包含：一介电层，其形成于半导体基板上，且介电层上设有至少一第一导电区块、至少一第二导电区块与介电结构，电感性区块嵌于介电层中；至少一第三导电区块，嵌于介电层中，并电性连接电感性区块与内部电路；至少一第四导电区块，嵌于介电层中，并与至少一第三导电区块分离，至少一第四导电区块电性连接电压端；一第一导电通孔，形成于介电层中，以电性连接第一静电放电保护器与至少一第三导电区块；一第二导电通孔，形成于介电层中，以电性连接第一静电放电保护器与至少一第四导电区块；一第三导电通孔，形成于介电层中，以电性连接至少一第一导电区块与电感性区块，至少一第一导电区块电性连接接收端；以及一第四导电通孔，形成于介电层中，以电性连接至少一第四导电区块与至少一第二导电区块。
在本发明的一实施例中，芯片上多级电超载保护装置更包含：多个第二静电放电保护器，其具有不同的第三箝位电压，第三箝位电压低于第二箝位电压，第二静电放电保护器电性并联，且电性连接于内部电路与电压端之间；以及多个第二静电放电强化器，其电性连接于第一静电放电强化器与内部电路之间，以阻挡涌浪信号，第二静电放电强化器的其中的一者电性连接于第二静电放电保护器的其中的二者之间，第二静电放电强化器的其中的一者电性连接于第一静电放电强化器与第二静电放电强化器的其中的一者之间。在电超载信号出现在接收端时，第二静电放电保护器根据从最低的第三箝位电压至最高的第三箝位电压的顺序，并藉由第二静电放电强化器的电压降依序被启动，在第二静电放电保护器被启动后，第一静电放电保护器被启动。。
在本发明的一实施例中，芯片上多级电超载保护装置更包含一第一静电放电强化器，其电性连接于接收端与第一静电放电保护器之间。在电超载信号出现在接收端时，第一静电放电保护器与涌浪保护器藉由第一静电放电强化器的电压降依序被启动。
在本发明的一实施例中，芯片上多级电超载保护装置更包含：多个第二静电放电保护器，其具有不同的第三箝位电压，第三箝位电压低于第二箝位电压，第二静电放电保护器电性并联，且电性连接于内部电路与电压端之间；以及多个第二静电放电强化器，其分别电性连接第二静电放电保护器，每一第二静电放电强化器电性连接于其对应的第二静电放电保护器与内部电路之间。在电超载信号出现在接收端时，第二静电放电保护器根据从最低的第三箝位电压至最高的第三箝位电压的顺序，并藉由第二静电放电强化器的电压降依序被启动，在第二静电放电保护器被启动后，第一静电放电保护器被启动。
附图说明
图1为现有技术的与内部电路连接的静电放电保护装置的电路方块图。
图2为本发明的芯片上多级电超载保护装置的第一实施例的电路方块图。
图3为本发明的第一实施例的涌浪保护器与第一静电放电保护器的结构剖视图。
图4为本发明的芯片上多级电超载保护装置的第二实施例的电路方块图。
图5为本发明的第二实施例的涌浪保护器、第一静电放电保护器与由电阻性区块实现的第一静电放电强化器的结构剖视图。
图6为本发明的第二实施例的涌浪保护器、第一静电放电保护器与由电感性区块实现的第一静电放电强化器的结构剖视图。
图7为本发明的芯片上多级电超载保护装置的第三实施例的电路方块图。
图8为本发明的芯片上多级电超载保护装置的第四实施例的电路方块图。
图9为本发明的芯片上多级电超载保护装置的第五实施例的电路方块图。
图10为本发明的芯片上多级电超载保护装置的第六实施例的电路方块图。
图11为本发明的芯片上多级电超载保护装置的第七实施例的电路方块图。
图12为本发明的芯片上多级电超载保护装置的第八实施例的电路方块图。
图13为本发明的芯片上多级电超载保护装置的第九实施例的电路方块图。
图14为本发明的芯片上多级电超载保护装置的第十实施例的电路方块图。
附图标记说明：10-瞬时电压抑制器；12-内部电路；14-涌浪保护器；16-第一静电放电保护器；18-内部电路；20-半导体基板；22-导电布线层；24-第一导电区块；26-第二导电区块；28-介电结构；30-介电层；32-第三导电区块；34-第四导电区块；36-第一导电通孔；38-第二导电通孔；40-第三导电通孔；42-第四导电通孔；44-第一静电放电强化器；46-电阻性区块；48-电感性区块；50-第三导电通孔；52-第四导电通孔；54-第五导电通孔；56-第三导电通孔；58-第二静电放电保护器；60-第二静电放电强化器；62-第一静电放电强化器；64-第二静电放电保护器；66-第二静电放电强化器。
具体实施方式
本发明的实施例将藉由下文配合相关图式进一步加以解说。尽可能的，于图式与说明书中，相同标号代表相同或相似构件。于图式中，基于简化与方便标示，形状与厚度可能经过夸大表示。可以理解的是，未特别显示于图式中或描述于说明书中的组件，为所属技术领域中具有通常技术者所知的形态。本领域的通常技术者可依据本发明的内容而进行多种的改变与修改。
以下请参阅图2。以下介绍本发明的芯片上多级电超载保护装置的第一实施例，其包含一涌浪保护器14与一第一静电放电保护器16，涌浪保护器14具有第一箝位电压，第一静电放电保护器16具有第二箝位电压，其低于第一箝位电压。涌浪保护器14电性并联第一静电放电保护器16，涌浪保护器14与第一静电放电保护器16电性连接于一接收端与一电压端之间，接收端电性连接一内部电路18。在第一实施例中，接收端为一输入输出(I/O)端口，电压端为一低电压端VSS，内部电路18电性连接低电压端VSS与一高电压端VDD。涌浪保护器14与第一静电放电保护器16整合于一芯片中，此芯片与内部电路18彼此独立。
在包含一静电放电(ESD)信号与一涌浪(surge)信号的一电超载(EOS)信号出现在接收端时，第一静电放电保护器16与涌浪保护器14被依序启动，以箝制一被内部电路18接收的电压，进而防止内部电路18遭受涌浪事件或静电放电事件的伤害。
在第一实施例中，涌浪保护器14可为导电尖端释放装置，第一静电放电保护器16可为硅控整流器、迭接式(cascoded)硅控整流器串行、瞬时电压抑制器、迭接式(cascoded)瞬时电压抑制器、金氧半场效晶体管、迭接式(cascoded)金氧半场效晶体管串行、双载子接面晶体管、迭接式(cascoded)双载子接面晶体管串行、变容器(varistor)、迭接式(cascoded)变容器串行、二极管、二极管串行、齐纳(Zener)二极管或齐纳(Zener)二极管串行。
请参阅图2与图3。第一静电放电保护器16形成于一半导体基板20中，半导体基板20上形成一导电布线层22，其电性连接第一静电放电保护器16。导电尖端释放装置作为涌浪保护器14，此导电尖端释放装置更包含至少一第一导电区块24与至少一第二导电区块26。第一导电区块24与第二导电区块26分离，第一导电区块24与第二导电区块26形成在导电布线层22上，并电性连接导电布线层22，导电布线层22上形成有一介电结构28，其位于第一导电区块24与第二导电区块26之间，第一导电区块24与第二导电区块26分别电性连接接收端与电压端，第一导电区块24电性连接内部电路18。举例来说，第一导电区块24与第二导电区块26皆为梯形，此梯形具有一长边与一短边，第一导电区块24的短边面向第二导电区块26的短边。因为导电尖端释放装置形成于半导体基板20上，而不是半导体基板20内，故导电尖端释放装置具有最好的散热性能，以防止遭受伤害，并能释放非常大的涌浪电流。导电布线层22可以各种结构来形成。举例来说，导电布线层22包含一介电层30、至少一第三导电区块32、至少一第四导电区块34、一第一导电通孔36、一第二导电通孔38、一第三导电通孔40与一第四导电通孔42。介电层30形成于半导体基板20上，介电层30上设有第一导电区块24、第二导电区块26与介电结构28。第三导电区块32与第四导电区块34嵌于介电层30中。第一导电通孔36、第二导电通孔38、第三导电通孔40与第四导电通孔42形成于介电层30中，第一导电通孔36电性连接第一静电放电保护器16与第三导电区块32。第二导电通孔38电性连接第一静电放电保护器16与第四导电区块34。第三导电通孔40电性连接第三导电区块32与第一导电区块24。第四导电通孔42电性连接第四导电区块34与第二导电区块26。
除了导电尖端释放装置外，涌浪保护器14亦可为硅控整流器、迭接式(cascoded)硅控整流器串行、瞬时电压抑制器、迭接式(cascoded)瞬时电压抑制器、金氧半场效晶体管、迭接式(cascoded)金氧半场效晶体管串行、双载子接面晶体管、迭接式(cascoded)双载子接面晶体管串行、变容器(varistor)、迭接式(cascoded)变容器串行、二极管、二极管串行、齐纳(Zener)二极管或齐纳(Zener)二极管串行。
请参阅图4，以下介绍本发明的芯片上多级电超载(EOS)保护装置的第二实施例，其与第一实施例差别在于第二实施例更包含一第一静电放电强化器44，其电性连接于涌浪保护器14与第一静电放电保护器16之间，并电性连接于接收端与内部电路18之间，以阻挡涌浪信号。涌浪保护器14、第一静电放电保护器16与第一静电放电强化器44整合于一芯片中，此芯片与内部电路18彼此独立。在电超载信号出现在接收端时，第一静电放电保护器16与涌浪保护器14依序藉由第一静电放电强化器44的电压降被启动。
第一静电放电强化器44可为顺偏二极管、二极管串行、电阻、电阻串行、电感、电感串行、电容、电容串行、接地的单级电阻电容(RC)网络、接地的单级电感电容(LC)网络、接地的多级电阻电容(RC)网络或接地的多级电感电容(LC)网络。当第一静电放电强化器44为电阻时，此电阻以电阻性区块46实现，如图5所示。电阻性区块46的材质为高电阻多晶硅(highresistive polysilicon)。当第一静电放电强化器44为电感时，此电感以电感性区块48实现，如图6所示。电感性区块48为电感线圈。
请参阅图5。在第二实施例中，第一静电放电保护器16形成于一半导体基板20中，半导体基板20上形成一导电布线层22，其电性连接第一静电放电保护器16。导电尖端释放装置作为涌浪保护器14，此导电尖端释放装置更包含至少一第一导电区块24与至少一第二导电区块26。第一导电区块24与第二导电区块26分离，第一导电区块24与第二导电区块26形成在导电布线层22上，并电性连接导电布线层22，导电布线层22上形成有一介电结构28，其位于第一导电区块24与第二导电区块26之间，第一导电区块24与第二导电区块26分别电性连接接收端与电压端。电阻性区块46形成于导电布线层22与半导体基板20之间。导电布线层22更包含一介电层30、至少一第三导电区块32、至少一第四导电区块34、一第一导电通孔36、一第二导电通孔38、一第三导电通孔50、一第四导电通孔52与一第五导电通孔54。介电层30形成于半导体基板20上，以覆盖电阻性区块46，介电层30上设有第一导电区块24、第二导电区块26与介电结构28。第三导电区块32嵌于介电层30中，并电性连接内部电路18。第四导电区块34嵌于介电层30中，并与第三导电区块32分离，第四导电区块34电性连接电压端。第一导电通孔36形成于介电层30中，以电性连接第一静电放电保护器16与第三导电区块32。第二导电通孔38形成于介电层30中，以电性连接第一静电放电保护器16与第四导电区块34。第三导电通孔50形成于介电层30中，以电性连接第三导电区块32与电阻性区块46。第四导电通孔52形成于介电层30中，以电性连接电阻性区块46与第一导电区块24，第一导电区块24电性连接接收端。第五导电区块54形成于介电层30中，以电性连接第四导电区块34与第二导电区块26。
请参阅图6。在第二实施例中，第一静电放电保护器16形成于一半导体基板20中，半导体基板20上形成一导电布线层22，其电性连接第一静电放电保护器16。导电尖端释放装置作为涌浪保护器14，此导电尖端释放装置更包含至少一第一导电区块24与至少一第二导电区块26。第一导电区块24与第二导电区块26分离，第一导电区块24与第二导电区块26形成在导电布线层22上，并电性连接导电布线层22，导电布线层22上形成有一介电结构28，其位于第一导电区块24与第二导电区块26之间，第一导电区块24与第二导电区块26分别电性连接接收端与电压端。电感性区块48嵌于导电布线层22中。导电布线层22更包含一介电层30、至少一第三导电区块32、至少一第四导电区块34、一第一导电通孔36、一第二导电通孔38、一第三导电通孔56与一第四导电通孔42。介电层30形成于半导体基板20上，且介电层30上设有第一导电区块24、第二导电区块26与介电结构28，电感性区块48嵌于介电层30中。第三导电区块32嵌于介电层30中，并电性连接电感性区块48与内部电路18。第四导电区块34嵌于介电层30中，并与第三导电区块32分离，第四导电区块34电性连接电压端。第一导电通孔36形成于介电层30中，以电性连接第一静电放电保护器16与第三导电区块32。第二导电通孔38形成于介电层30中，以电性连接第一静电放电保护器16与第四导电区块34。第三导电通孔56形成于介电层30中，以电性连接第一导电区块24与电感性区块48，第一导电区块24电性连接接收端。第四导电通孔42形成于介电层30中，以电性连接第四导电区块34与第二导电区块26。
请参阅图7，以下介绍本发明的芯片上多级电超载(EOS)保护装置的第三实施例，其与第二实施例差别在于第三实施例更包含多个第二静电放电保护器58与多个第二静电放电强化器60。第二静电放电保护器58具有不同的第三箝位电压，第三箝位电压低于第二箝位电压，所有第二静电放电保护器58电性并联，且电性连接于内部电路18与电压端之间。第二静电放电强化器60电性连接于第一静电放电强化器44与内部电路18之间，以阻挡涌浪信号。所有第二静电放电强化器60的其中的一者电性连接于所有第二静电放电保护器58的其中的二者之间，所有第二静电放电强化器60的其中的一者电性连接于第一静电放电强化器44与所有第二静电放电强化器60的其中的一者之间。涌浪保护器14、第一静电放电保护器16、第二静电放电保护器58、第一静电放电强化器44与第二静电放电强化器60整合于一芯片中，此芯片与内部电路18互相独立。
在电超载信号出现在接收端时，所有第二静电放电保护器58根据从最低的第三箝位电压至最高的第三箝位电压的顺序，并藉由所有第二静电放电强化器60的电压降依序被启动，在所有第二静电放电保护器58被启动后，第一静电放电保护器16与涌浪保护器14依序藉由第一静电放电强化器44的电压降被启动。
每一第二静电放电保护器58为二极管、二极管串行、齐纳(Zener)二极管、齐纳(Zener)二极管串行、金氧半场效晶体管、串接式金氧半场效晶体管串行、双载子接面晶体管或串接式双载子接面晶体管串行。每一第二静电放电强化器60为顺偏二极管、二极管串行、电阻、电阻串行、电感、电感串行、电容、电容串行、接地的单级电阻电容(RC)网络、接地的单级电感电容(LC)网络、接地的多级电阻电容(RC)网络或接地的多级电感电容(LC)网络。
请参阅图8，以下介绍本发明的芯片上多级电超载(EOS)保护装置的第四实施例，其与第一实施例差别在于第四实施例利用接收端作为一高电压端VDD，以取代输入输出埠。
请参阅图9，以下介绍本发明的芯片上多级电超载(EOS)保护装置的第五实施例，其与第二实施例差别在于第五实施例利用接收端作为一高电压端VDD，以取代输入输出埠。
请参阅图10，以下介绍本发明的芯片上多级电超载(EOS)保护装置的第六实施例，其与第三实施例差别在于第五实施例利用接收端作为一高电压端VDD，以取代输入输出埠。
请参阅图11，以下介绍本发明的芯片上多级电超载(EOS)保护装置的第七实施例，其与第一实施例差别在于第七实施例更包含一第一静电放电强化器62，其电性连接于接收端与第一静电放电保护器16之间。涌浪保护器14、第一静电放电保护器16与第一静电放电强化器62整合于一芯片中，此芯片与内部电路18互相独立。在电超载信号出现在接收端时，第一静电放电保护器16与涌浪保护器14藉由第一静电放电强化器62的电压降依序被启动。
第一静电放电强化器62可为顺偏二极管、二极管串行、电阻、电阻串行、电感、电感串行、电容、电容串行、接地的单级电阻电容(RC)网络、接地的单级电感电容(LC)网络、接地的多级电阻电容(RC)网络或接地的多级电感电容(LC)网络。
请参阅图12，以下介绍本发明的芯片上多级电超载(EOS)保护装置的第八实施例，其与第七实施例差别在于第八实施例更包含多个第二静电放电保护器64与多个第二静电放电强化器66。第二静电放电保护器64具有不同的第三箝位电压，第三箝位电压低于第二箝位电压，所有第二静电放电保护器64电性并联，且电性连接于内部电路18与电压端之间。第二静电放电强化器66分别电性连接所有第二静电放电保护器64，每一第二静电放电强化器66电性连接于其对应的第二静电放电保护器64与内部电路18之间。涌浪保护器14、第一静电放电保护器16、第二静电放电保护器64、第一静电放电强化器62与第二静电放电强化器66整合于一芯片中，此芯片与内部电路18互相独立。
在电超载信号出现在接收端时，所有第二静电放电保护器64根据从最低的第三箝位电压至最高的第三箝位电压的顺序，并藉由所有第二静电放电强化器66的电压降依序被启动，在所有第二静电放电保护器64被启动后，第一静电放电保护器16与涌浪保护器14依序藉由第一静电放电强化器62的电压降被启动。
请参阅图13，以下介绍本发明的芯片上多级电超载(EOS)保护装置的第九实施例，其与第七实施例差别在于第九实施例利用接收端作为一高电压端VDD，以取代输入输出埠。
请参阅图14，以下介绍本发明的芯片上多级电超载(EOS)保护装置的第十实施例，其与第八实施例差别在于第十实施例利用接收端作为一高电压端VDD，以取代输入输出埠。
综上所述，本发明利用涌浪保护器与静电放电保护器保护内部电路遭受涌浪(surge)事件与静电放电(ESD)事件。
以上所述仅为本发明一较佳实施例而已，并非用来限定本发明实施的范围，故举凡依本发明权利要求范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的保护范围内。

Claims (20)

1.一种芯片上多级电超载保护装置，其特征在于，包含：
一涌浪保护器，具有第一箝位电压；以及
一第一静电放电保护器，具有第二箝位电压，其低于该第一箝位电压，该涌浪保护器电性并联该第一静电放电保护器，该涌浪保护器与该第一静电放电保护器电性连接于一接收端与一电压端之间，该接收端电性连接一内部电路，在包含一静电放电信号与一涌浪信号的一电超载信号出现在该接收端时，该第一静电放电保护器与该涌浪保护器被依序启动，以箝制一被该内部电路接收的电压，该涌浪保护器为导电尖端释放装置，该第一静电放电保护器形成于一半导体基板中，该半导体基板上形成一导电布线层，其电性连接该第一静电放电保护器，该导电尖端释放装置更包含至少一第一导电区块与至少一第二导电区块，该至少一第一导电区块与该至少一第二导电区块分离，该至少一第一导电区块与该至少一第二导电区块形成在该导电布线层上，并电性连接该导电布线层，该导电布线层上形成有一介电结构，其位于该至少一第一导电区块与该至少一第二导电区块之间，该至少一第一导电区块与该至少一第二导电区块分别电性连接该接收端与该电压端，该至少一第一导电区块电性连接该内部电路。
2.如权利要求1所述的芯片上多级电超载保护装置，其特征在于，该接收端为一输入输出端口，该电压端为一低电压端，该内部电路电性连接该低电压端与一高电压端。
3.如权利要求1所述的芯片上多级电超载保护装置，其特征在于，该接收端为一高电压端，该电压端为一低电压端，该内部电路电性连接该低电压端。
4.如权利要求1所述的芯片上多级电超载保护装置，其特征在于，更包含一第一静电放电强化器，其电性连接于该涌浪保护器与该第一静电放电保护器之间，并电性连接于该接收端与该内部电路之间，以阻挡该涌浪信号，在该电超载信号出现在该接收端时，该第一静电放电保护器与该涌浪保护器依序藉由该第一静电放电强化器的电压降被启动。
5.如权利要求4所述的芯片上多级电超载保护装置，其特征在于，该第一静电放电强化器为一电阻性区块，其形成于该导电布线层与该半导体基板之间，该导电布线层更包含：
一介电层，形成于该半导体基板上，以覆盖该电阻性区块，该介电层上设有该至少一第一导电区块、该至少一第二导电区块与该介电结构；
至少一第三导电区块，其嵌于该介电层中，并电性连接该内部电路；
至少一第四导电区块，其嵌于该介电层中，并与该至少一第三导电区块分离，且该至少一第四导电区块电性连接该电压端；
一第一导电通孔，形成于该介电层中，以电性连接该第一静电放电保护器与该至少一第三导电区块；
一第二导电通孔，形成于该介电层中，以电性连接该第一静电放电保护器与该至少一第四导电区块；
一第三导电通孔，形成于该介电层中，以电性连接该至少一第三导电区块与该电阻性区块；
一第四导电通孔，形成于该介电层中，以电性连接该电阻性区块与该至少一第一导电区块，该至少一第一导电区块电性连接该接收端；以及
一第五导电区块，形成于该介电层中，以电性连接该至少一第四导电区块与该至少一第二导电区块。
6.如权利要求5所述的芯片上多级电超载保护装置，其特征在于，该电阻性区块的材质为高电阻多晶硅。
7.如权利要求4所述的芯片上多级电超载保护装置，其特征在于，该第一静电放电强化器为电感性区块，其嵌于该导电布线层中，该导电布线层更包含：
一介电层，其形成于该半导体基板上，且该介电层上设有该至少一第一导电区块、该至少一第二导电区块与该介电结构，该电感性区块嵌于该介电层中；
至少一第三导电区块，嵌于该介电层中，并电性连接该电感性区块与该内部电路；
至少一第四导电区块，嵌于该介电层中，并与该至少一第三导电区块分离，该至少一第四导电区块电性连接该电压端；
一第一导电通孔，形成于该介电层中，以电性连接该第一静电放电保护器与该至少一第三导电区块；
一第二导电通孔，形成于该介电层中，以电性连接该第一静电放电保护器与该至少一第四导电区块；
一第三导电通孔，形成于该介电层中，以电性连接该至少一第一导电区块与该电感性区块，该至少一第一导电区块电性连接该接收端；以及
一第四导电通孔，形成于该介电层中，以电性连接该至少一第四导电区块与该至少一第二导电区块。
8.如权利要求7所述的芯片上多级电超载保护装置，其特征在于，该电感性区块为电感线圈。
9.如权利要求1所述的芯片上多级电超载保护装置，其特征在于，更包含一第一静电放电强化器，其电性连接于该涌浪保护器与该第一静电放电保护器之间，并电性连接于该接收端与该内部电路之间，以阻挡该涌浪信号，在该电超载信号出现在该接收端时，该第一静电放电保护器与该涌浪保护器藉由该第一静电放电强化器的电压降依序被启动。
10.如权利要求9所述的芯片上多级电超载保护装置，其特征在于，更包含：
多个第二静电放电保护器，其具有不同的第三箝位电压，该第三箝位电压低于该第二箝位电压，该多个第二静电放电保护器电性并联，且电性连接于该内部电路与该电压端之间；以及
多个第二静电放电强化器，其电性连接于该第一静电放电强化器与该内部电路之间，以阻挡该涌浪信号，该多个第二静电放电强化器的其中的一者电性连接于该多个第二静电放电保护器的其中的二者之间，该多个第二静电放电强化器的其中的一者电性连接于该第一静电放电强化器与该多个第二静电放电强化器的其中的一者之间，在该电超载信号出现在该接收端时，该多个第二静电放电保护器根据从最低的该第三箝位电压至最高的该第三箝位电压的顺序，并藉由该多个第二静电放电强化器的电压降依序被启动，在该多个第二静电放电保护器被启动后，该第一静电放电保护器被启动。
11.如权利要求10所述的芯片上多级电超载保护装置，其特征在于，该涌浪保护器、该第一静电放电保护器、该多个第二静电放电保护器、该第一静电放电强化器与该多个第二静电放电强化器整合于一芯片中。
12.如权利要求10所述的芯片上多级电超载保护装置，其特征在于，该第一静电放电强化器为顺偏二极管、二极管串行、电阻、电阻串行、电感、电感串行、电容、电容串行、接地的单级电阻电容网络、接地的单级电感电容网络、接地的多级电阻电容网络或接地的多级电感电容网络，每一该第二静电放电强化器为顺偏二极管、二极管串行、电阻、电阻串行、电感、电感串行、电容、电容串行、接地的单级电阻电容网络、接地的单级电感电容网络、接地的多级电阻电容网络或接地的多级电感电容网络。
13.如权利要求10所述的芯片上多级电超载保护装置，其特征在于，每一该第二静电放电保护器为二极管、二极管串行、齐纳二极管、齐纳二极管串行、金氧半场效晶体管、串接式金氧半场效晶体管串行、双载子接面晶体管或串接式双载子接面晶体管串行。
14.如权利要求1所述的芯片上多级电超载保护装置，其特征在于，更包含一第一静电放电强化器，其电性连接于该接收端与该第一静电放电保护器之间，在该电超载信号出现在该接收端时，该第一静电放电保护器与该涌浪保护器藉由该第一静电放电强化器的电压降依序被启动。
15.如权利要求14所述的芯片上多级电超载保护装置，其特征在于，更包含：
多个第二静电放电保护器，其具有不同的第三箝位电压，该第三箝位电压低于该第二箝位电压，该多个第二静电放电保护器电性并联，且电性连接于该内部电路与该电压端之间；以及
多个第二静电放电强化器，其分别电性连接该多个第二静电放电保护器，每一该第二静电放电强化器电性连接于其对应的该第二静电放电保护器与该内部电路之间，在该电超载信号出现在该接收端时，该多个第二静电放电保护器根据从最低的该第三箝位电压至最高的该第三箝位电压的顺序，并藉由该多个第二静电放电强化器的电压降依序被启动，在该多个第二静电放电保护器被启动后，该第一静电放电保护器被启动。
16.如权利要求15所述的芯片上多级电超载保护装置，其特征在于，该涌浪保护器、该第一静电放电保护器、该多个第二静电放电保护器、该第一静电放电强化器与该多个第二静电放电强化器整合于一芯片中。
17.如权利要求15所述的芯片上多级电超载保护装置，其特征在于，该第一静电放电强化器为顺偏二极管、二极管串行、电阻、电阻串行、电感、电感串行、电容、电容串行、接地的单级电阻电容网络、接地的单级电感电容网络、接地的多级电阻电容网络或接地的多级电感电容网络，每一该第二静电放电强化器为顺偏二极管、二极管串行、电阻、电阻串行、电感、电感串行、电容、电容串行、接地的单级电阻电容网络、接地的单级电感电容网络、接地的多级电阻电容网络或接地的多级电感电容网络。
18.如权利要求15所述的芯片上多级电超载保护装置，其特征在于，每一该第二静电放电保护器为二极管、二极管串行、齐纳二极管、齐纳二极管串行、金氧半场效晶体管、串接式金氧半场效晶体管串行、双载子接面晶体管或串接式双载子接面晶体管串行。
19.如权利要求1所述的芯片上多级电超载保护装置，其特征在于，该涌浪保护器为导电尖端释放装置、硅控整流器、迭接式硅控整流器串行、瞬时电压抑制器、迭接式瞬时电压抑制器、金氧半场效晶体管、迭接式金氧半场效晶体管串行、双载子接面晶体管、迭接式双载子接面晶体管串行、变容器、迭接式变容器串行、二极管、二极管串行、齐纳二极管或齐纳二极管串行。
20.如权利要求1所述的芯片上多级电超载保护装置，其特征在于，该第一静电放电保护器为硅控整流器、迭接式硅控整流器串行、瞬时电压抑制器、迭接式瞬时电压抑制器、金氧半场效晶体管、迭接式金氧半场效晶体管串行、双载子接面晶体管、迭接式双载子接面晶体管串行、变容器、迭接式变容器串行、二极管、二极管串行、齐纳二极管或齐纳二极管串行。
CN201810897898.5A 2018-07-05 2018-08-08 芯片上多级电超载保护装置 Active CN109274081B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/027,721 US10868421B2 (en) 2018-07-05 2018-07-05 On-chip multiple-stage electrical overstress (EOS) protection device
US16/027,721 2018-07-05

Publications (2)

Publication Number Publication Date
CN109274081A CN109274081A (zh) 2019-01-25
CN109274081B true CN109274081B (zh) 2020-04-17

Family

ID=65153246

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810897898.5A Active CN109274081B (zh) 2018-07-05 2018-08-08 芯片上多级电超载保护装置

Country Status (3)

Country Link
US (1) US10868421B2 (zh)
CN (1) CN109274081B (zh)
TW (1) TWI685081B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10700517B2 (en) * 2018-07-23 2020-06-30 Amazing Microelectronic Corp. Active surge protection structure and surge-to-digital converter thereof
FR3119493A1 (fr) * 2021-01-29 2022-08-05 Stmicroelectronics (Rousset) Sas Dispositif de protection contre les décharges électrostatiques
CN114301043B (zh) * 2021-11-25 2023-08-04 无锡中感微电子股份有限公司 静电保护增强电路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5521783A (en) 1993-09-17 1996-05-28 Analog Devices, Inc. Electrostatic discharge protection circuit
JP2003023101A (ja) * 2001-07-05 2003-01-24 Mitsubishi Electric Corp 半導体装置
CN100559586C (zh) * 2004-01-30 2009-11-11 Nxp股份有限公司 具有静电放电保护器件的集成电路芯片
TWI273693B (en) 2004-03-19 2007-02-11 Mediatek Inc Electrostatic discharge protection device
US7491584B2 (en) 2005-07-22 2009-02-17 Mediatek Inc. ESD protection device in high voltage and manufacturing method for the same
TWI575833B (zh) 2010-12-23 2017-03-21 Reliability improvement of electromagnetic pulse protection circuit
JP2012253266A (ja) * 2011-06-06 2012-12-20 Sony Corp 半導体集積回路
KR101357602B1 (ko) * 2011-12-29 2014-02-06 옵티멀파워디자인 주식회사 래치업 방지 정전기 보호회로
CN104377677B (zh) 2014-11-07 2017-02-15 南京信息工程大学 一种末端跨接法有源以太网的电涌保护器
US20160372920A1 (en) * 2015-06-18 2016-12-22 Navitas Semiconductor, Inc. Integrated esd protection circuits in gan
CN205791590U (zh) 2016-05-11 2016-12-07 安徽锐能科技有限公司 电池管理系统供电电路

Also Published As

Publication number Publication date
TW202006922A (zh) 2020-02-01
CN109274081A (zh) 2019-01-25
US20200014200A1 (en) 2020-01-09
TWI685081B (zh) 2020-02-11
US10868421B2 (en) 2020-12-15

Similar Documents

Publication Publication Date Title
KR101784061B1 (ko) 과도 전압 보호 회로 및 디바이스
US7535105B2 (en) Inter-chip ESD protection structure for high speed and high frequency devices
US7777999B2 (en) Electrostatic discharge (ESD) protection device
CN109274081B (zh) 芯片上多级电超载保护装置
US20060250731A1 (en) System and method for electrostatic discharge protection in an electronic circuit
US20070120193A1 (en) Esd protection device
US20090101938A1 (en) Electrostatic Discharge Protection Circuit
US20090195946A1 (en) Electrostatic Discharge Protection Using an Intrinsic Inductive Shunt
US6624999B1 (en) Electrostatic discharge protection using inductors
CN1913740A (zh) 静电放电防护电路
CN102195280B (zh) 静电放电保护电路和半导体设备
US20210288044A1 (en) Floating base silicon controlled rectifier
US20130003242A1 (en) Transient voltage suppressor for multiple pin assignments
CN101378056A (zh) 半导体集成电路
EP1423898B1 (en) An arrangement for esd protection of an integrated circuit
Ker et al. ESD protection design for 900-MHz RF receiver with 8-kV HBM ESD robustness
US5965920A (en) Input protection circuit
TWI646746B (zh) 寬頻電路之靜電防護電路及積體電路
US6208493B1 (en) Method and system for protecting integrated circuits against a variety of transients
CN1303687C (zh) 一种用来保护高频射频集成电路避免静电放电伤害的装置
EP2335283B1 (en) Protection for an integrated circuit
US20230369849A1 (en) Esd protection for multi-die integrated circuits (ics) including integrated passive devices
US11757281B2 (en) Electrostatic discharge protection device with integrated series resistors
US11509133B2 (en) Transient voltage suppression device
US20230163118A1 (en) Esd protection device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant