TW202006822A - 半導體結構的形成方法 - Google Patents

半導體結構的形成方法 Download PDF

Info

Publication number
TW202006822A
TW202006822A TW108122526A TW108122526A TW202006822A TW 202006822 A TW202006822 A TW 202006822A TW 108122526 A TW108122526 A TW 108122526A TW 108122526 A TW108122526 A TW 108122526A TW 202006822 A TW202006822 A TW 202006822A
Authority
TW
Taiwan
Prior art keywords
silicon
precursor
dielectric material
layer
dielectric layer
Prior art date
Application number
TW108122526A
Other languages
English (en)
Inventor
彭羽筠
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202006822A publication Critical patent/TW202006822A/zh

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02219Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02219Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen
    • H01L21/02222Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen the compound being a silazane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/32115Planarisation
    • H01L21/3212Planarisation by chemical mechanical polishing [CMP]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Formation Of Insulating Films (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

此處提供介電材料組成與相關方法。方法包括圖案化基板以形成第一結構、與第一結構相鄰的第二結構、以及位於第一結構與第二結構之間的溝槽。方法亦包括沉積介電材料於第一結構上與溝槽中。在一些實施例中,沉積介電材料的步驟包括:使第一前驅物、第二前驅物、與反應氣體流入製程腔室。此外,在使第一前驅物、第二前驅物、與反應氣體流入製程腔室時,形成電漿於製程腔室中以沉積介電材料。

Description

半導體結構的形成方法
本發明實施例關於半導體結構的形成方法,更特別關於合成奈米填充介電層的形成方法。
電子產業對更小且更快的電子裝置之需求不斷增加,且電子裝置可同時支援更多數量日益複雜的功能。綜上所述,此為半導體產業的持續趨勢,以形成更低成本、更高效能、與更低能耗的積體電路。因此遠程目標的達成方法主要為縮小半導體積體電路尺寸(比如最小結構尺寸),進而改善產能並降低相關成本。然而尺寸縮小亦會增加半導體製程的複雜度。因此半導體製程與技術亦需類似進展,以實現半導體積體電路與裝置的持續進展。
隨著積體電路尺寸持續縮小,半導體製程通常必需將絕緣材料填入高深寬比的間隙。此製程可稱作填隙製程。舉例來說,填隙製程可用於淺溝槽隔離、金屬間介電層、鈍化層、硬遮罩層、或其他型態的層狀物。在至少一些現有的製程中,不良的材料填入製程(比如不良的填隙製程)可能導致間隙或空洞(比如在金屬閘極、溝槽、或類似物中),其將劣化裝置效能。為了緩解填隙問題,已導入可流動的化學氣相沉積製程。雖然可流動的化學氣相沉積所沉積的氧化物具有優異的流動性,其對蝕刻製程具有不良的化學抗性。此外,作為可流動的化學氣相沉積前驅物的至少一些化學單元具有大的立體化學結構,其不利於填隙應用。
因此現有技術無法完全滿足所有方面。
本發明一實施例提供之半導體結構的形成方法,包括:圖案化基板以形成第一結構、與第一結構相鄰的第二結構、以及位於第一結構與第二結構之間的溝槽;以及沉積介電材料於第一結構上與溝槽中,其中沉積介電材料的步驟包括:使第一前驅物、第二前驅物、與反應氣體流入製程腔室;以及在使第一前驅物、第二前驅物、與反應氣體流入製程腔室時,形成電漿於製程腔室中以沉積介電材料。
本發明一實施例提供之方法包括:提供包括溝槽的基板;順應性地沉積襯墊層於溝槽中;以及形成隔離結構於溝槽中的襯墊層上,其中隔離結構包括碳氮氧化矽、碳氮化矽、或碳氧化矽,且形成隔離結構的步驟包括:使矽前驅物與碳前驅物流入製程腔室;以及在使矽前驅物與碳前驅物流入製程腔室時,使電漿源的功率脈衝以形成隔離結構。
本發明一實施例提供之方法包括:提供閘極結構於基板上,其中通道區位於閘極結構下;形成溝槽於閘極結構上;以及沉積遮罩層於溝槽中,其中遮罩層沉積於化學氣相沉積製程腔室內,化學氣相沉積製程腔室包括電漿模組,且沉積遮罩層的步驟包括使矽前驅物與碳前驅物流入化學氣相沉積製程腔室。
下述內容提供的不同實施例或實例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說,形成第一構件於第二構件上的敘述包含兩者直接或物理接觸,或兩者之間隔有其他額外構件而非直接接觸。此外,本揭露之多種例子中可重複標號,但這些重複僅用以簡化與清楚說明,不代表不同實施例及/或設置之間具有相同標號之單元之間具有相同的對應關係。
此外,空間性的相對用語如「下方」、「其下」、「下側」、「上方」、「上側」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件,而非侷限於圖示方向。元件亦可轉動90°或其他角度,因此方向性用語僅用以說明圖示中的方向。
應注意此處所述的實施例可用於設計及/或製作任何型態的積體電路或其部分,其可包括多種裝置及/或構件的任一者,比如靜態隨機存取記憶體及/或其他邏輯電路、被動構件(如電阻、電容、或電感)、與主動構件(如p型通道場效電晶體、n型通道場效電晶體、金氧半場效電晶體、互補式金氧半電晶體、雙極性電晶體、高電壓電晶體、高頻電晶體、鰭狀場效電晶體裝置、全繞式閘極裝置、Ω閘極裝置、或Π閘極裝置、應變半導體裝置、絕緣層上矽裝置、部份空乏絕緣層上矽裝置、完全空乏絕緣層上矽裝置、其他記憶體)、或本技術領域已知的其他裝置。本技術領域中具有通常知識者應理解半導體裝置及/或電路的其他實施例(包含其設計與製作方法),可受益於本發明實施例。
在半導體製程中,通常必需以填隙製程將絕緣材料填入高深寬比的間隙。在多種實施例中,填隙製程可用於淺溝槽隔離、金屬間介電層、鈍化層、硬遮罩層、或其他型態的層狀物。此外,不良的填隙製程可能或造成間隙或空洞(比如形成於金屬閘極、溝槽、或類似物中),進而劣化裝置效能。為解決這些問題,已導入可流動的化學氣相沉積製程。雖然可流動的化學氣相沉積所沉積的氧化物具有優異的流動性,其對蝕刻製程的化學抗性不良。此外,作為可流動的化學氣相沉積前驅物的至少一些化學單元具有大的立體化學結構,其不利於填隙應用。因此現有技術無法滿足所有方面。
本發明實施例比現有技術具有更多優點,但應理解其他實施例可提供不同優點,此處不必說明所有優點,且所有實施例不必具有特定優點。舉例來說,此處所述的實施例包含介電材料組成與相關形成方法,其可有效緩解至少一些現存方法的缺點。在一些實施例中,採用合成奈米填充介電層以形成介電層(如隔離結構)。在一些例子中,合成奈米填充介電層可作為填隙材料、硬遮罩材料、或一般的介電材料層。在一些實施例中,合成奈米填充介電材料的形成方法可採用化學氣相沉積腔識,其配備旋轉晶座與電漿模組。在一些實施例中,形成合成奈米填充介電材料的方法包括採用一或多個前驅物,其中一前驅物作為矽及/或碳源,而另一前驅物作為額外的碳源以調整碳含量。在一些實施例中,用於形成合成奈米填充介電材料的至少一前驅物含矽。一般而言,本發明多種實施例提供含碳的奈米填充介電材料,其具有優異的流甕性與化學選擇性,且其形成方法係以合成方式將Si-C-Si單元結合至具有-O-或-N-橋基的網路中。如此一來,調整碳含量與骨架種類以提供化學選擇性,應用樹枝狀分子以提供持平的流動性,並提供用於產生適當流動性的三元或四元介電材料的設備。對本技術領域中具有通常知識者而言,可由本發明實施例輕易得知其他實施例與優點。
此外應注意粉發明實施例的介電材料組成與其形成方法不限於特定的基板型態、遮罩型態、光阻型態、射線源(如射線波長)、及/或光微影系統型態。舉例來說,材料組成與方法可用於圖案化基板上的結構及/或裝置,且多種基板材料可為矽、鍺、碳化矽、矽鍺、鑽石、半導體化合物、或半導體合金,且基板可視情況包含一或多個磊晶層,可具有應力以增進效能、可包含絕緣層上矽結構、及/或具有其他合適的增進結構。本發明實施例可應用的製程採用反射式光罩(比如用於極紫外線微影)、穿透式光罩、二元強度光罩、相移光罩、或本技術領域已知的其他光罩。在一些例子中,此處所述的實施例可應用的製程採用多種型態的光阻,且光阻可為聚甲基丙烯酸甲酯、SU-8、極紫外線光阻、正型光阻、負型光阻、或本技術領域已知的其他型態光阻。此外,本發明實施例可用於多種微影系統及/或對準型態,比如接觸對準器、鄰近對準器、投射對準器、或極紫外線微影系統。因此本發明實施例可進一步用於採用任何射線源(射線波長)如紫外線、深紫外線、極紫外線、或本技術領域已知的其他射線源的系統。
如圖1所示的多種實施例,方法100的流程圖採用合成奈米填充介電層作為填隙材料。可以理解的是,在方法100之前、之中、與之後可提供額外步驟,且方法的額外實施例可置換、省略、或調換一些所述步驟。值得注意的是,方法100僅用以舉例,而非侷限本發明實施例至申請專利範圍未實際記載處。方法100將搭配圖2A與2B說明如下。
方法100一開始的步驟102圖案化基板,使其包含多個結構。如圖2A所示的剖視圖,在步驟102的一實施例中,裝置200包括的基板202具有多個結構204形成於基板202上。在一些實施例中,基板202可包含一或多種基板材料如矽、鍺、碳化矽、矽鍺、半導體化合物、或類似物,其可包含一或多個磊晶層、形成於基板202上的一或多個導電或絕緣層、及/或多種增進結構如上述。基板202亦可包含多種摻雜設置,端視本技術領域已知的設計需求。
此外,多種實施例中的圖2A的結構204可對應金屬層、氧化物層、氮化物層、半導體層、或其他層,其構成積體電裝置的構件。在一些例子中,結構204可與其他結構結合,以形成積體電路裝置及/或電路的多種部份。在一些實施例中,結構204可包含本技術領域已知的多種結構,其可形成及/或沉積於基板202上。舉例來說,一些實施例的結構204可包含的結構組成可為矽、矽鍺、矽為主的介電層、金屬氧化物、金屬氮化物、金屬、或其他材料,且可包含簡單或複雜的結構如傭於形成鰭狀場效電晶體的鰭狀結構或其他結構。
在圖2A所示的多種實施例中,多個結構204具有多種寬度(如寬度W1、W2、或類似尺寸)與高度H。相鄰結構之間的空間可稱作空間S,而最小結構空間可稱作空間Smin 。多種實施例在沉積合成奈米填充介電材料組成之前,形成於基板202上的多個結構204可定義多個溝槽或孔洞結構(比如位於相鄰結構之間),其具有至少部份由相鄰結構之間的空間S所定義的可變寬度。在一些實施例中,相鄰結構之間的空間S大於或等於約6nm。在一些例子中,寬度W1或W2大於或等於約6nm。深寬比(如H/W1)指的是溝槽或孔洞結構(比如位於相鄰結構之間)的深寬比。在一些實施例中,深寬比可大於或等於約8。一般而言,多種例子中的寬度W1或W2可大於或等於約6nm,並小於或等於約50nm。高度H可大於或等於約48nm,並小於或等於約150nm。深寬比(H/W1或H/W2)可大於或等於約1,並小於或等於約18。
方法100的步驟104沉積合成奈米填充介電材料組成於多個結構上。如圖2A所示之裝置200的剖視圖,在步驟104的一實施例中,裝置200包括合成奈米填充介電材料組成206沉積於基板202及多個結構204上。如前所述,合成奈米填充介電材料組成206的形成方法,可採用配備旋轉晶座與電漿模組的化學氣相沉積製程腔室。用於沉積合成奈米填充介電材料組成206的例示性系統與方法的額外細節,將搭配圖19與20說明如下。在一些實施例中,可定義合成奈米填充介電材料組成206的厚度T (比如相鄰的結構204之間的溝槽或孔洞結構中)與厚度T’ (比如在基板202上的多個結構204之一或多者之上)。在一些實施例中,T/T’可定義為合成奈米填充介電材料組成206的流動性。在一例中,當相鄰結構之間的空間S為約100nm時,T/T’可大於約5。流動性可增加以改善填隙製程。
在一些實施例中,形成合成奈米填充介電材料組成206的方法(比如在化學氣相沉積製程腔室中),可採用一或兩種前驅物,其中一前驅物作為矽及/或碳源,而其他前驅物作為額外碳源以調整碳含量。在一些實施例中,用於形成合成奈米填充介電材料的至少一前驅物包括矽。在一些例子中,沉積合成奈米填充介電材料組成206的方法更包括採用氨、氮氣、一氧化氮、二氧化氮、氧氣、二氧化碳、及/或氫氣作為反應氣體,並可在點燃電漿時(比如在化學氣相沉積製程腔室中)形成自由基。舉例來說,具有矽及/或碳的前驅物可與氮自由基、氧自由基、及/或氫自由基反應,以結合個別元素使沉積的合成奈米填充介電材料組成206具有組成如碳氧氮化矽、碳氮化矽、或碳氧化矽,即形成合成奈米填充介電材料組成206。以圖5為例,可製作含碳氧氮化矽的合成奈米填充介電材料組成206。舉例來說,矽源502 (如矽前驅物)具有Si-C-Si鍵結,碳源504 (如碳前驅物)具有Si-CH3 鍵結,且矽源502與碳源504可與氨或氧氣的反應氣體506反應(比如在化學氣相沉積製程腔室中),其中反應氣體轉變成反應性自由基508 (比如經由感應耦合電漿的電漿反應器)。在一些實施例中,反應性自由基508亦可反應形成碳氮氧化矽的合成奈米填充介電材料組成510,其具有Si-N-Si與Si-O-Si網路。合成奈米填充介電材料組成的多種額外結構及/或實施例,將搭配圖6至18詳述如下。
方法100的步驟106可視情況進行熱退火或紫外線固化製程。舉例來說,一些例子在沉積合成奈米填充介電材料組成206之後,可對裝置200進行熱退火或紫外線固化製程,以減少氫含量、產生交聯鍵結、並增加合成奈米填充介電材料組成206的密度。在一些實施例中,熱退火或紫外線固化製程的溫度可介於約300℃至450℃之間。
接著進行方法100的步驟108,以進行化學機械研磨製程。如圖2B所示,在步驟108的一實施例中,可進行化學機械研磨以自合成奈米填充介電材料組成206移除多餘材料,並平坦化裝置200的上表面。在一些實施例中,在化學機械研磨製程之後,合成奈米填充介電材料組成206的上表面,可與形成於基板202上的多個結構204的上表面實質上共平面。
可對裝置200進行後續製程,以形成本技術領域已知的多種結構與區域。 舉例來說,後續製程可形成閘極結構、接點開口、接點金屬、多種接點/通孔/線路、及多層內連線結構(如金屬層與層間介電層)於基板202上,其設置以連接多種結構,以形成含有一或多個多閘極裝置的功能電路。在此例中,多層內連線可包括垂直內連線如通孔或接點,以及水平內連線如金屬線路。多種內連線結構可採用多種導電材料如銅、鎢、及/或矽化物。在一例中,採用鑲嵌及/或雙鑲嵌製程以形成銅相關的多層內連線結構。
如圖3所示的流程圖,多種實施例的方法300採用合成奈米填充介電層作為硬遮罩。在一些實施例中,方法300與方法100類似。然而方法300提供合成奈米填充介電層的其他使用例子。可以理解的是,在方法300之前、之中、與之後可提供額外步驟,且方法的額外實施例可置換、省略、或調換一些所述步驟。值得注意的是,方法300僅用於舉例而非侷限本發明至申請專利範圍未實際記載處。方法300可搭配圖4A與4B進一步說明如下。
方法300一開始的步驟302圖案化基板,使其包括閘極結構。如圖4A所示的剖視圖,在步驟302的一實施例中,裝置400包含基板402。在一些實施例中,基板402可與搭配方法100說明的前述基板202實質上相同。在多種例子中,裝置400更包括多個閘極結構403 (含有閘極堆疊404)、一或多個間隔物層406、與電性隔離相鄰的閘極堆疊404並夾設於相鄰的閘極堆疊404之間的介電層408。在一些實施例中,電晶體如鰭狀場效電晶體的通道區位於閘極堆疊404下。在多種例子中,介電層408包含層間介電層,其包括的材料可為四乙氧基矽烷的氧化物、未摻雜的矽酸鹽玻璃、或摻雜的氧化矽如硼磷矽酸鹽玻璃、摻雜氟的氧化矽玻璃、磷矽酸鹽玻璃、硼矽酸鹽玻璃、及/或其他合適的介電材料。介電層408的沉積方法可為電漿增強化學氣相沉積製程或其他合適的沉積技術。在一些實施例中,可在沉積介電層408之前沉積接點蝕刻停止層。
在一些實施例中,閘極堆疊404包含閘極介電層,與形成於閘極介電層上的金屬層。在一些實施例中,閘極介電層可包含界面層形成於通道區上,以及高介電常數的介電層形成於界面層上。界面層可包含介電材料如氧化矽或氮氧化矽。高介電常數的介電層可包含氧化鉿、氧化鈦、氧化鉿鋯、氧化鉭、氧化鉿矽、氧化鋯、氧化鋯矽、上述之組合、或其他合適材料。在其他實施例中,閘極介電層可包含氧化矽或另一合適介電層。閘極介電層的形成方法可為化學氧化、熱氧化、原子層沉積、物理氣相沉積、化學氣相沉積、及/或其他合適方法。金屬層可包含導電層如鎢、氮化鈦、氮化鉭、氮化鎢、錸、銥、釕、鉬、鋁、銅、鈷、鎳、上述之組合、及/或其他合適組成。在一些實施例中,金屬層可包含n型鰭狀場效電晶體所用的第一種金屬材料,以及p型鰭狀場效電晶體所用的第二種金屬材料。因此裝置400可包含雙功函數金屬閘極的設置。在一些實施例中,金屬層可改為包含多晶矽層。金屬層的形成方法可採用物理氣相沉積、化學氣相沉積、電子束蒸鍍、及/或其他合適製程。在一些實施例中,一或多個間隔物層406形成於閘極結構403的側壁上。一或多個間隔物層可包含介電材料如氧化矽、氮化矽、碳化矽、氮氧化矽、或上述之組合。值得注意的是,閘極結構403可包含高介電常數的閘極介電層與金屬閘極。然而一些例子中的閘極結構403包含虛置閘極堆疊,其可於製作裝置400的後續製程階段中置換為最終閘極堆疊,其中最終閘極堆疊包括高介電常數的閘極介電層與金屬閘極。
在製作裝置400的中間階段中,比如在形成多個閘極結構403、一或多個間隔物層406、與介電層408之後,可定義多個溝槽或孔洞結構(比如定義於閘極堆疊404上與相鄰的介電層408之間)。在一些實施例中,溝槽或孔洞結構的深寬比如圖4A所示,其定義的方式與搭配圖2A說明的上述方式類似。
進行方法300的步驟304,以沉積襯墊層於閘極堆疊上的多個溝槽或孔洞中。如圖4A所示的剖視圖,在步驟304的一實施例中,裝置400包括襯墊層410沉積於基板402與閘極堆疊404上。在一些實施例中,襯墊層410的沉積方法為原子層沉積,以順應性地沉積襯墊層410。在其他實施例中,襯墊層410的沉積方法為物理氣相沉積、化學氣相沉積、或其他合適技術。在多種實施例中,襯墊層可包含氮化物層(如氮化鈦、氮化鉭、矽為主的氮化物、或其他氮化物層)、氧化物層、或其他合適層狀物。
方法300的步驟306沉積硬遮罩層於襯墊層上。在多種實施例中,此方法的硬遮罩層包含此處所述的合成奈米填充介電材料組成。如圖4A所示的剖視圖,在步驟306的一實施例中,裝置400包括合成奈米填充介電材料組成412沉積於基板402及閘極堆疊404上。在一些實施例中,合成奈米填充介電材料組成412可與搭配方法100說明的上述合成奈米填充介電材料組成206類似。
如此一來,合成奈米填充介電材料組成412的形成方法可採用配備旋轉晶座與電漿模組的化學氣相沉積製程腔室。此外,合成奈米填充介電材料組成412的形成方法,可包含多種前驅物。一前驅物作為矽及/或碳源,且其他前驅物作為額外碳源以調整碳含量。在一些實施例中,用於形成合成奈米填充介電材料組成412的至少一前驅物包括矽。在一些實施例中,合成奈米填充介電材料組成412可包含碳氮氧化矽的合成奈米填充介電材料組成,其具有Si-N-Si與Si-O-Si網路如上述。合成奈米填充介電材料組成412的多種其他結構及/或實施例,可與前述的合成奈米填充介電材料組成206類似,及/或搭配圖6至18詳述如下。
方法300的步驟308可視情況進行熱退火或紫外線固化製程。在一些實施例中,沉積合成奈米填充介電材料組成412之後,可對裝置400進行熱退火或紫外線固化製程,以減少氫含量、產生交聯鍵結、並增加合成奈米填充介電材料組成412的密度。在一些實施例中,熱退火或紫外線固化製程的溫度可介於約300℃至450℃之間。
接著進行方法300的步驟310,以進行化學機械研磨製程。如圖4B所示,在步驟310的一實施例中,可進行化學機械研磨製程以自合成奈米填充介電材料組成412移除多餘材料,並平坦化裝置400的上表面。在一些實施例中,化學機械研磨製程亦可自介電層408的上表面蝕刻襯墊層410。在一些例子中,化學機械研磨製程之後的合成奈米填充介電材料組成412的上表面,可與介電層408的上表面實質上共平面。
可對裝置400進行後續製程,以形成本技術領域已知的多種結構與區域。舉例來說,後續製程可形成接點開口、接點金屬、多種接點/通孔/線路、及多層內連線結構(如金屬層與層間介電層)於基板402上,其設置以連接多種結構,以形成含有一或多個多閘極裝置的功能電路。在此例中,多層內連線結構可包含垂直內連線如通孔或接點,以及水平內連線如金屬線路。多種內連線結構可採用多種導電材料如銅、鎢、及/或矽化物。在一例中,可採用鑲嵌及/或雙鑲嵌製程形成銅相關的多層內連線結構。
合成奈米填充介電材料組成的多種結構,將進一步詳述如下。如上所述,此處所述的合成奈米填充介電材料組成可用於形成隔離結構,其含有至少一矽前驅物。在一些例子中,矽前驅物可含至少兩個矽原子並包含Si-C-Si鍵結結構。舉例來說,例示性的矽前驅物可寫成化學式CHx (SiH3 )y ,其中x+y=4,且y大於或等於約2。舉例來說,矽前驅物可包含CH2 (SiH3 )2 、CH(SiH3 )3 、或 C(SiH3 )4 ,分別如圖6、7、與8所示。在一些例子中,另一前驅物包括至少一Si-CH3 末端基,其可定義為添加至合成奈米填充介電組成的碳前驅物,藉由調整碳含量以最佳化合成奈米填充介電組成的碳/矽比例。在一些實施例中,碳前驅物可包含甲基矽烷、胺基矽烷、氮矽烷、或類似物。在一些例子中,作為碳前驅物的甲基矽烷可寫成化學式SiHx (CH3 )y ,其中x+y=4,且y大於或等於約1。舉例來說,甲基矽烷可包含SiH3 (CH3 )、SiH2 (CH3 )2 、SiH(CH3 )3 、或Si(CH3 )4 ,其分別對應圖9、10、11、或12。在一些實施例中,作為碳前驅物的胺基矽烷可寫成化學式SiHx (R1 )y (R2 )z ,其中R1 為CH3 ,R2 為NH2 、NH(CH3 )、或N(CH3 )2 ,其中x+y+z=4,且y與z大於或等於約1。舉例來說,胺基矽烷可包括Si(CH3 )3 (NH2 )、Si(CH3 )3 (N(CH3 )2 )、SiH(CH3 )(NH(CH3 ))2 、或Si(CH3 )2 (NH(CH3 ))2 ,其分別對應圖13、14、15、或16。在一些實施例中,作為碳前驅物的矽氮烷可寫成化學式Si(NH)SiH2x (CH3 )2y ,其中x+y=3,且y大於或等於約1。舉例來說,矽氮烷可包含對應圖17的Si(NH)SiH2 (CH3 )4 ,與對應圖18的Si(NH)Si(CH3 )6 。雖然已提供矽與碳前驅物所用的一些化學結構例子,但應理解在未偏離本發明實施例範疇的情況下,可採用其他結構與其他前驅物。
如圖20所示的例示性化學氣相沉積的系統2000,可在其中進行製程以形成此處所述的合成奈米填充介電層。在一些實施例中,系統2000包括製程腔室2002與晶座2004 (其上可放置一或多個晶圓2006)。在一些例子中,晶座2004可由桿2008固定其位置,其中桿2008耦接至驅動單位,以在製程時旋轉晶座2004。在一些實施例中,系統2000亦可包含多個氣體注入埠2010 (以提供多種前驅物、載氣、及/或反應氣體)與排氣埠2012。在多種例子中,系統2000可包含一或多個加熱單元以加熱晶座2004、晶圓2006、及/或製程腔室2002。此外,製程腔室2002可流體耦接至真空/泵浦系統,且真空泵浦系統用於維持製程腔室2002的真空條件。在多種例子中,真空/泵浦系統可包含一或多個負載鎖定腔室、渦輪分子泵浦、低溫泵浦、機械泵浦、或其他適當的真空/泵浦系統單元。
在多種實施例中,系統2000亦包含電漿模組,其具有噴灑頭2014耦接至電源2016 (如射頻電源),以產生電漿於製程腔室2002中(比如採用經由氣體注入埠2010輸送的一或多種氣體)。在多種例子中,電漿模組可包含感應式耦合電漿源、連續微波電漿、脈衝電容耦合電漿產生器、或脈衝微波電漿產生器。在一些實施例中,採用氦作為載氣,並採用氨、氮氣、一氧化氮、二氧化氮、氧氣、二氧化碳、及/或氫氣作為反應氣體(比如經由多個氣體注入埠2010),以用於形成電漿並沉積合成奈米填充介電層。在一些例子中,沉積溫度(比如用於沉積合成奈米填充介電層於晶圓2006上)介於約40℃至約150℃之間。在一些實施例中,可採用感應耦合電漿源或微波電漿產生器(2.45GHz),以產生製程腔室2002中的反應所用的自由基。
如圖19所示的時序圖1900,係沉積合成奈米填充介電層時(比如採用圖20的系統2000),矽源、碳源、反應氣體、與電漿功率(如脈衝電漿模組)的時序。如圖所示的多種實施例,合成奈米填充介電沉積的製程包括流動穩定步驟與主要沉積步驟。在上述步驟中,矽源、碳源、與反應氣體可流入製程腔室2002中。然而多種例子在流動穩定步驟時,混合矽前驅物與碳前驅物而不反應,且反應氣體與前驅物之間亦不反應。
如上所述,在沉積合成奈米填充介電層時可採用電漿源(如上述電漿模組)與脈衝循環週期。舉例來說,可採用脈衝的電容耦合電漿產生器(10MHz至70MHz)或脈衝的微波電漿產生器。在一些實施例中,脈衝電漿模組包括脈衝開啟時段與脈衝關閉時段,如圖19所示。在一些實施例中,脈衝開啟時段/脈衝關閉時段定義為脈衝電漿源的工作週期。在一些例子中,1/(脈衝開啟時段+脈衝關閉時段)定義為脈衝電漿源的脈衝重現頻率。在一些實施例中,脈衝開啟時段可介於μs至ms之間,且工作週期可介於約5%至95%之間。在一些例子中,脈衝重現頻率可介於約50kHz至100kHz之間。在多種例子中,在主要沉積步驟時發生脈衝電漿源的操作、脈衝、或調整。
此處提供多種合成奈米填充介電層與其沉積方法的額外實施例。舉例來說,一些實施例中的碳氧化矽的合成奈米填充介電層的製作方法可採用C(SiH3 )4 作為矽源,並採用氧氣作為反應氣體。在一些實施例中,製程及/或沉積的溫度介於約50℃至80℃之間,而感應耦合電漿源可產生氧自由基以用於後續反應。在一些例子中,可添加碳前驅物SiH2 (CH3 )2 以與矽前驅物共流動。在一些實施例中,後熱退火的溫度介於約300℃至450℃之間使膜凝結(比如減少水氣含量)並增加合成奈米填充介電層的密度。在碳氧化矽的合成奈米填充介電層的例子中,合成奈米填充介電層的碳含量%介於約4%至18%之間,且密度介於約1.5g/cm3 至2.1g/cm3 之間。在多種實施例中,稀氫氟酸(100:1)對合成奈米填充介電層與氧化物的蝕刻選擇性大於約10。在一些實施例中,三氟化氮與氨對合成奈米填充介電層與氧化物的蝕刻選擇性大於約20。在一些例子中,沉積的合成奈米填充介電層的介電常數介於約3至4.5之間,漏電流密度介於約10-9 A/cm2 至10-7 A/cm2 之間,而崩潰場介於3MV/cm至6MV/cm之間。
在一些實施例中,碳氮化矽的合成奈米填充介電層的製作方法可採用C(SiH3 )4 作為矽源,並採用氨作為反應氣體。在一些實施例中,製程及/或沉積的溫度介於約75℃至110℃之間,而脈衝微波電漿產生器可產生氨自由基以用於後續反應。在多種例子中,可添加碳前驅物(包括Si(CH3 )3 (N(CH3 )2 ))以與矽前驅物共流動。在一些實施例中,紫外線固化製程的溫度介於約300℃至450℃之間以減少氫含量並使膜凝結。在一些實施例中,碳氮化矽的合成奈米填充介電層的碳含量%介於約3%至10%之間,且密度介於約1.7g/cm3 至2.4g/cm3 之間。在一些實施例中,稀氫氟酸(100:1)對合成奈米填充介電層與氧化物的蝕刻選擇性大於約10。在一些實施例中,磷酸對合成奈米填充介電層與氮化矽的蝕刻選擇性大於約5。在一些例子中,碳氫氟化物與氧氣電漿對合成奈米填充介電層與氮化矽的乾蝕刻選擇性大於約1.5。
在一些例子中,碳氮氧化矽的合成奈米填充介電層的製作方法可採用C(SiH3 )4 作為矽源,並採用氨/氧氣作為反應氣體。在多種例子中,氨與氧氣的比例介於約0.2至0.5之間。在一些實施例中,製程及/或沉積的溫度介於約60℃至100℃之間,而脈衝微波電漿產生器可產生氨與氧氣自由基以用於後續反應。在一些例子中,圖19的脈衝開啟時段介於約100μs至1ms之間,且工作週期介於約40%至70%之間。在一些實施例中,可添加碳前驅物(含Si(NH)SiH2 (CH3 )4 )以與矽前驅物共流動。在一些例子中,熱退火製程的溫度介於約300℃至450℃之間以減少膜的氫含量並使膜凝結。在一些實施例中,碳氮氧化矽的合成奈米填充介電層的碳含量%介於約8%至18%之間,氮/氧比介於約0.3至0.7之間,且密度介於約1.9g/cm3 至2.4g/cm3 之間。在多種實施例中,合成奈米填充介電層的介電常數介於約4.5至5.5之間,漏電流密度介於約10-10 A/cm2 至10-8 A/cm2 之間,而崩潰場介於4MV/cm至6MV/cm之間。在一些實施例中,稀氫氟酸(100:1)對合成奈米填充介電層與氧化物的蝕刻選擇性大於約10。在一些實施例中,三氟化氮與氨對合成奈米填充介電層與氧化物的蝕刻選擇性大於約20。舉例來說,氯氣為主的蝕刻對合成奈米填充介電層與矽的蝕刻選擇性大於約12。在一些實施例中,碳氫氟化物與氧氣電漿對合成奈米填充介電層與氮化矽(及氧化矽)的乾蝕刻選擇性大於約4。
本發明實施例比現有技術具有更多優點,但應理解其他實施例可提供不同優點,此處不必說明所有優點,且所有實施例不必具有特定優點。舉例來說,此處所述的實施例包括介電材料組成與相關方法,其可有效緩解至少一些現有方法的缺點。在一些實施例中,合成奈米填充介電層用於形成介電層。在一些例子中,合成奈米填充介電層可作為填隙材料、硬遮罩材料、或一般的介電材料層。在一些實施例中,合成奈米填充介電材料的形成方法可採用配備旋轉晶座與電漿模組的化學氣相沉積製程腔室。在一些實施例中,形成合成奈米填充介電材料的方法包括採用一或兩個前驅物,其中一前驅物作為矽及/或碳源,而其他前驅物作為額外碳源以調整碳含量。在一些例子中,調整碳含量以調整蝕刻選擇性。在一些實施例中,用於形成合成奈米填充介電材料的至少一前驅物包括矽。一般而言,本發明多種實施例提供形成含碳的奈米填充介電材料的形成方法,此材料具有優異的流動性與化學選擇性。本技術領域中具有通常知識者應理解,此處所述的方法可用於多種其他半導體結構、半導體裝置、與半導體製程,以利達到此處所述的類似優點而不偏離本發明實施例的範疇。
因此本發明一實施例的方法包括圖案化一基板以形成第一結構、與第一結構相鄰的第二結構、以及位於第一結構與第二結構之間的溝槽。方法亦包括沉積介電材料於第一結構上與溝槽中。在一些實施例中,沉積介電材料的步驟包括:使第一前驅物、第二前驅物、與反應氣體流入製程腔室。此外,在使第一前驅物、第二前驅物、與反應氣體流入製程腔室時,形成電漿於製程腔室中以沉積介電材料。
在一些實施例中,反應氣體包括氨、氮氣、一氧化氮、二氧化氮、氧氣、二氧化碳、與氫氣中的至少一者。
在一些實施例中,介電材料的組成包括Si-N-Si鍵結與Si-O-Si鍵結的網路。
在一些實施例中,第一前驅物包括矽前驅物,且第二前驅物包括碳前驅物。
在一些實施例中,矽前驅物包括Si-C-Si鍵結結構,而碳前驅物包括Si-CH3 末端基。
在一些實施例中,碳前驅物包括甲基矽烷、胺基矽烷、或氮矽烷。
在一些實施例中,介電材料的碳含量%介於3%至18%之間。
在一些實施例中,介電材料包括碳氧氮化矽、碳氮化矽、或碳氧化矽。
在另一實施例中,方法包括提供包括溝槽的基板;順應性地沉積襯墊層於溝槽中;以及形成隔離結構於溝槽中的襯墊層上。在一些實施例中,隔離結構包括碳氮氧化矽、碳氮化矽、或碳氧化矽。在多種例子中,形成隔離結構的步驟包括:使矽前驅物與碳前驅物流入製程腔室。一些實施例在使矽前驅物與碳前驅物流入製程腔室時,使電漿源的功率脈衝以形成隔離結構。
在一些實施例中,形成隔離結構的步驟包括流動穩定步驟與主要沉積步驟,其中在主要沉積步驟時使電漿源功率脈衝。
在一些實施例中,流動穩定步驟時的第一前驅物與第二前驅物之間不會反應,且反應氣體與第一前驅物或第二前驅物之間不會反應。
在一些實施例中,電漿源包括感應耦合電漿源、連續微波電漿、脈衝電容耦合電漿產生器、或脈衝微波電漿產生器。
在一些實施例中,形成隔離結構的步驟包括沉積第一厚度的隔離結構於溝槽中,並沉積第二厚度的隔離結構於第一結構上,其中第一厚度與第二厚度的比例大於5。
在一些實施例中,方法更包括:在形成隔離結構之後,進行退火製程以減少隔離結構的氫含量並增加隔離結構的密度,且退火製程的溫度介於300℃至450℃之間。
在一些實施例中,形成隔離結構的溫度介於40℃至150℃之間。
在一些實施例中,第一結構與第二結構之間的空間大於或等於6nm,其中每一第一結構與第二結構的寬度大於或等於6nm並小於或等於50nm,且其中第一結構與第二結構的高度大於或等於48nm並小於或等於150nm。
在其他實施例中,方法包括:提供閘極結構於基板上,其中通道區位於閘極結構下。方法更包括形成溝槽於閘極結構上,並沉積遮罩層於溝槽中。在化學氣相沉積製程腔室內沉積遮罩層,且化學氣相沉積製程腔室包括電漿模組。在一些實施例中,沉積遮罩層的步驟包括使矽前驅物與碳前驅物流入化學氣相沉積製程腔室。
在一些實施例中,方法更包括在沉積遮罩層之前沉積襯墊層於溝槽中,並沉積遮罩層於襯墊層上。
在一些實施例中,方法更包括:在沉積遮罩層之後退火遮罩層,並進行化學機械研磨製程以平坦化閘極結構的上表面。
在一些實施例中,遮罩層包括碳氧氮化矽、碳氮化矽、或碳氧化矽。
H‧‧‧高度 S、Smin‧‧‧空間 T、T’‧‧‧厚度 W1、W2‧‧‧寬度 100、300‧‧‧方法 102、104、106、108、302、304、306、308、310‧‧‧步驟 200、400‧‧‧裝置 202、402‧‧‧基板 204‧‧‧結構 206、412、510‧‧‧合成奈米填充介電材料組成 403‧‧‧閘極結構 404‧‧‧閘極堆疊 406‧‧‧間隔物層 408‧‧‧介電層 410‧‧‧襯墊層 502‧‧‧矽源 504‧‧‧碳源 506‧‧‧反應氣體 508‧‧‧反應性自由基 1900‧‧‧時序圖 2000‧‧‧系統 2002‧‧‧製程腔室 2004‧‧‧晶座 2006‧‧‧晶圓 2008‧‧‧桿 2010‧‧‧氣體注入埠 2012‧‧‧排氣埠 2014‧‧‧噴灑頭 2016‧‧‧電源
圖1係多種實施例中,採用合成奈米填充介電層作為填隙材料的方法之流程圖。 圖2A係多種實施例中,採用圖1的方法形成的具有合成奈米填充介電層與多個結構之裝置的剖視圖。 圖2B係一些實施例中,圖2A的裝置在化學機械研磨製程之後的剖視圖。 圖3係多種實施例中,採用合成奈米填充介電層作為硬遮罩的方法之流程圖。 圖4A係一些實施例中,採用圖3的方法形成的具有閘極結構與合成奈米填充介電層之裝置的剖視圖。 圖4B係一些實施例中,圖4A的裝置在化學機械研磨製程之後的剖視圖。 圖5係一些實施例中,用於形成合成奈米填充介電層的例示性反應。 圖6、7、與8係一些實施例中,例示性的矽前驅物。 圖9、10、11、12、13、14、15、16、17、與18係一些實施例中,例示性的碳前驅物。 圖19係一些實施例中,在沉積合成填充奈米介電層時的電漿功率、反應氣體、碳源、與矽源的例示性時序圖。 圖20係可在其中沉積合成奈米填充介電層的例示性化學氣相沉積系統。
100‧‧‧方法
102、104、106、108‧‧‧步驟

Claims (1)

  1. 一種半導體結構的形成方法,包括: 圖案化一基板以形成一第一結構、與該第一結構相鄰的一第二結構、以及位於該第一結構與該第二結構之間的一溝槽;以及 沉積一介電材料於該第一結構上與該溝槽中,其中沉積該介電材料的步驟包括: 使一第一前驅物、一第二前驅物、與一反應氣體流入一製程腔室;以及 在使該第一前驅物、該第二前驅物、與該反應氣體流入該製程腔室時,形成一電漿於該製程腔室中以沉積該介電材料。
TW108122526A 2018-06-29 2019-06-27 半導體結構的形成方法 TW202006822A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862692462P 2018-06-29 2018-06-29
US62/692,462 2018-06-29
US16/396,558 2019-04-26
US16/396,558 US11373866B2 (en) 2018-06-29 2019-04-26 Dielectric material and methods of forming same

Publications (1)

Publication Number Publication Date
TW202006822A true TW202006822A (zh) 2020-02-01

Family

ID=69055387

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108122526A TW202006822A (zh) 2018-06-29 2019-06-27 半導體結構的形成方法

Country Status (2)

Country Link
US (2) US11373866B2 (zh)
TW (1) TW202006822A (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102378471B1 (ko) * 2017-09-18 2022-03-25 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US10872762B2 (en) * 2017-11-08 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming silicon oxide layer and semiconductor structure
US10867842B2 (en) * 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for shrinking openings in forming integrated circuits
CN113106420B (zh) * 2020-02-26 2024-05-14 台湾积体电路制造股份有限公司 半导体装置的制造方法
US20220388033A1 (en) * 2021-05-26 2022-12-08 Versum Materials Us, Llc Precursors for depositing films with high elastic modulus

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7582555B1 (en) 2005-12-29 2009-09-01 Novellus Systems, Inc. CVD flowable gap fill
US8741788B2 (en) 2009-08-06 2014-06-03 Applied Materials, Inc. Formation of silicon oxide using non-carbon flowable CVD processes
DE102010002451B4 (de) * 2010-02-26 2012-01-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung von Kontaktelementen von Halbleiterbauelementen
US9401273B2 (en) * 2013-12-11 2016-07-26 Asm Ip Holding B.V. Atomic layer deposition of silicon carbon nitride based materials
US9831098B2 (en) 2015-07-13 2017-11-28 GlobalFoundries, Inc. Methods for fabricating integrated circuits using flowable chemical vapor deposition techniques with low-temperature thermal annealing
EP3394315A4 (en) * 2015-12-21 2019-10-30 Versum Materials US, LLC COMPOSITIONS AND METHODS USING SAME FOR DEPOSITION OF SILICON-CONTAINING FILM
CN114231947A (zh) * 2016-02-26 2022-03-25 弗萨姆材料美国有限责任公司 组合物和使用其沉积含硅膜的方法
US11017998B2 (en) * 2016-08-30 2021-05-25 Versum Materials Us, Llc Precursors and flowable CVD methods for making low-K films to fill surface features
US11171057B2 (en) * 2016-12-30 2021-11-09 Intel Corporation Semiconductor fin design to mitigate fin collapse
KR102269470B1 (ko) * 2017-04-04 2021-06-24 어플라이드 머티어리얼스, 인코포레이티드 실리콘 갭충전을 위한 2-단계 프로세스

Also Published As

Publication number Publication date
US11373866B2 (en) 2022-06-28
US20220336218A1 (en) 2022-10-20
US20200006072A1 (en) 2020-01-02

Similar Documents

Publication Publication Date Title
US20210257213A1 (en) Method of forming dielectric material layers using pulsed plasma power, structures and devices including the layers, and systems for forming the layers
TW202006822A (zh) 半導體結構的形成方法
CN110431661B (zh) 用于用非晶硅膜对高深宽比沟槽进行间隙填充的两步工艺
KR100920033B1 (ko) 에스아이오씨 박막 제조용 프리커서를 이용한 박막 형성방법
TW201923917A (zh) 積體電路裝置及其製造方法
TW201932635A (zh) 高蝕刻選擇性的非晶碳膜
JP2016197719A (ja) 3d nandメモリデバイスにおける垂直エッチング性能の改善のための、膜のプラズマ化学気相堆積
CN102637739B (zh) 具有张应力增加的绝缘膜的半导体器件及其制造方法
TW202008509A (zh) 半導體結構的形成方法
TW202013493A (zh) 積體電路裝置的形成方法
KR20220016446A (ko) 통합 유동성 저 k 갭 충전 및 플라즈마 처리
US20220102203A1 (en) Interconnect structure with dielectric cap layer and etch stop layer stack
CN101197305A (zh) 隔离沟槽的填充方法
US11728299B2 (en) Semiconductor device with tilted insulating layers and method for fabricating the same
TWI799040B (zh) 具有不同尺寸之接觸點的半導體元件及其製備方法
CN110660640A (zh) 半导体结构的形成方法
TWI841514B (zh) 具有輔助特徵的半導體元件的製備方法
TWI841426B (zh) 具有輔助層的半導體元件
US11495454B2 (en) Deposition of low-stress boron-containing layers
JP3401322B2 (ja) 絶縁膜を有する半導体装置の製造方法
US20230335408A1 (en) Semiconductor device, semiconductor structure and method for fabricating semiconductor device and semiconductor structure using tilted etch process
KR100884632B1 (ko) 에스아이오씨 박막 제조용 프리커서와 박막 형성방법
US20230066543A1 (en) Fully self aligned via integration processes
US20230111315A1 (en) Method for fabricating semiconductor device with plug structure
US20230109868A1 (en) Semiconductor device with plug structure