TW202004747A - 用於快閃記憶體系統之經改良的感測放大器 - Google Patents

用於快閃記憶體系統之經改良的感測放大器 Download PDF

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Abstract

本文揭示一種用於快閃記憶體系統中之經改良的低電力感測放大器。在有限的週期期間且以有限的電力消耗來對參考位元線及選定位元線預充電。預充電電路可在一組態程序期間修整，以進一步最佳化在預充電操作期間的電力消耗。

Description

用於快閃記憶體系統之經改良的感測放大器 相關申請案之交互參照
本申請案主張於2018年6月15日申請之中國專利申請案第201810619270.9號、以及於2018年8月30日申請之美國專利申請案第16/117,987號(名稱為「Improved Sense Amplifier for a Flash Memory System」)之優先權。
本文揭示一種用於快閃記憶體系統中之經改良的低電力感測放大器。
快閃記憶體系統為眾所周知。在一般的快閃記憶體系統中，感測放大器係用來讀取來自快閃記憶體單元的資料。
圖1描繪一先前技術感測放大器100。感測放大器100包含選定快閃記憶體單元102，該選定快閃記憶體單元係為待讀取的單元。感測放大器100也包含選定快閃記憶體單元102與之相比較的參考快閃記憶體單元122。PMOS電晶體104、106、124、及126以及NMOS電晶體108、110、112、128、及130係如所示地配置。PMOS電晶體104係由CASREF(行位址感測參考)控制，PMOS106係由SEN_B(感測放大器致能，低態有效(active low))控 制，NMOS電晶體108、112、及128係由ATD(位址變遷檢測(address transition detection)，其檢測出所接收之位址中的變化)控制，且NMOS電晶體110及130係由啟動BL(位元線)的YMUX(Y多工器)控制。選定快閃記憶體單元102接收WL(字線)及SL(源極線)，且參考記憶體單元122接收SL(源極線)。比較器130接收兩個輸入，該等輸入直接相關於由選定快閃記憶體單元102與參考記憶體單元122所汲取的電流，且輸出SOUT直接指示儲存在選定快閃記憶體單元102中的資料值。
先前技術感測放大器100的一項缺點是，記憶體單元102及與其相關電路汲取恆定的電流，其造成明顯的電力消耗。此外，參考記憶體單元122與其相關電路一般在與選定記憶體單元102所位處之讀取庫分開的讀取庫中提供，其需要大的晶粒面積與更多的電力消耗以用於額外的Y-解碼。同樣地，CASREF信號也對噪音敏感，且CASREF電路亦消耗明顯的待機電流。
圖2、圖3A、及圖3B描繪先前由申請人設計之經改良的感測放大器200，且其描述於2015年12月31日申請的中國專利申請案第201511030454.4號中，其名稱為「Low Power Sense Amplifier for a Flash Memory System」，該案以引用方式併入本文中。
參考圖2，感測放大器200包含參考電路280與讀取電路290。
參考電路280包含參考記憶體單元206、NMOS電晶體202、204、及220、PMOS電晶體212、參考位元線208、位準移位 器214、反相器218、及NOR閘216，全部均如所示地組態。NMOS電晶體202係由ATD(位址變遷檢測)控制，NMOS電晶體204係由YMUX(Y多工器)控制，且NMOS電晶體220係由偏壓(BIAS)信號控制。NOR閘216接收ATD，作為其輸入之一。
讀取電路290包含選定記憶體單元236、NMOS電晶體232、234、及250、PMOS電晶體242、位元線238、位準移位器244、反相器248、及NOR閘246，全部均如所示地組態。NMOS電晶體232係由ATD(位址變遷檢測)控制，NMOS電晶體234係由YMUX(Y多工器)控制，且NMOS電晶體250係由偏壓信號控制。NOR閘246接收ATD，作為其輸入之一。因此，參考電路280與讀取電路290是相同的，除了參考電路280包含參考記憶體單元206且讀取電路290包含選定記憶體單元236以外。
在操作時，感測放大器200運作如下。在讀取操作之前，偏壓信號是高的，因此將反相器218與248之輸出處的電壓透過NMOS電晶體220與250拉至接地，此導致ROUT與SOUT為高。在讀取操作開始時，ATD變為高，其表示偵測出由記憶體系統所接收之位址的變化，其與讀取操作開始一致。NMOS電晶體202與232導通，NMOS電晶體204與234也藉由YMUX導通。此允許參考單元206與選定記憶體單元236汲取電流。同時地，參考位元線208與位元線238將開始充電。在讀取操作開始時，偏壓也變低。在此階段，PMOS電晶體212與242係斷開，因為在其閘極上的電壓將是高的。
ATD隨後將變低而使NMOS電晶體202與232斷開。參考位元線208將開始透過參考單元206放電。當其如此進行時，參考位元線208的電壓將減少，且在某一點處將降得足夠低(VREF以下)，使得PMOS電晶體212導通。此導致ROUT降為低。同時，位元線238也透過選定記憶體單元236放電。當其如此進行時，位元線238的電壓將減少，且在某一點處將降得足夠低(VREF以下)，使得PMOS電晶體242導通。此導致SOUT降為低。一旦ROUT/SOUT降為低，各感測放大器則具有局部反饋(216、218或246、248)，以切斷其偏壓電流，其減少電力消耗。
基本上，在參考電路280與讀取電路290之間有競賽條件。假如選定記憶體單元236比參考單元206汲取更多電流(其是假如選定記憶體單元236正在儲存「1」值的情形)，那麼在ROUT降為低以前，SOUT將降為低。但是，假如選定記憶體單元236比參考單元206汲取更少電流(其是假如選定記憶體單元236正在儲存「0」值的情形)，那麼在ROUT降為低以後，SOUT將降為低。因此，降為低之SOUT與ROUT的時序指示儲存在選定記憶體單元236中的值。
SOUT與ROUT係輸入到時序比較電路260，且輸出是DOUT，其指示儲存在選定記憶體單元236中的值。
圖3A描繪時序比較電路260的第一實施例。在此，時序比較電路260包含正反器310，而SOUT作為D輸入，ROUT作為低態有效時鐘CK，且DOUT作為輸出。當ROUT在SOUT之前變低時，隨後DOUT將輸出「0」，其指示選定記憶體單元236正在儲存 「0」。當ROUT在SOUT之後變低時，隨後DOUT將輸出「1」，其指示選定記憶體單元236正在儲存「1」。
圖3B描繪時序比較電路260的第二實施例，其包含R-S鎖存器。時序比較電路260包含如所示組態的反相器320與322以及NAND閘324與326，而SOUT與ROUT作為輸入，且DOUT作為輸出。當ROUT在SOUT之前變低時，隨後DOUT將輸出「0」，其指示選定記憶體單元236正在儲存「0」。當ROUT在SOUT之後變低時，隨後DOUT將輸出「1」，其指示選定記憶體單元236正在儲存「1」。
雖然圖2、圖3A、及圖3B的系統係圖1之先前技術系統的改良，但圖2、圖3A、及圖3B之系統仍在參考位元線208及選定位元線238的預充電過程期間消耗大量電力。
所需要的是一種經改良的感測放大器，其藉由減少在參考位元線及選定位元線的預充電過程期間的電力消耗，相較於圖1、圖2、圖3A，及圖3B之系統減少電力消耗。
本文揭示一種用於快閃記憶體系統中之經改良的低電力感測放大器。在有限的週期期間且以有限的電力消耗來對參考位元線及選定位元線預充電。預充電電路可在一組態程序期間修整，以進一步最佳化在預充電操作期間的電力消耗。
100‧‧‧感測放大器
102‧‧‧選定快閃記憶體單元/記憶體單元
104‧‧‧PMOS電晶體
106‧‧‧PMOS電晶體/PMOS
108‧‧‧NMOS電晶體
110‧‧‧NMOS電晶體
112‧‧‧NMOS電晶體
122‧‧‧參考快閃記憶體單元
124‧‧‧PMOS電晶體
126‧‧‧PMOS電晶體
128‧‧‧NMOS電晶體
130‧‧‧NMOS電晶體/比較器
200‧‧‧感測放大器
202‧‧‧NMOS電晶體
204‧‧‧NMOS電晶體
206‧‧‧參考記憶體單元/參考單元
208‧‧‧參考位元線
212‧‧‧PMOS電晶體
214‧‧‧位準移位器
216‧‧‧NOR閘
218‧‧‧反相器
220‧‧‧NMOS電晶體
232‧‧‧NMOS電晶體
234‧‧‧NMOS電晶體
236‧‧‧選定記憶體單元
238‧‧‧位元線/選定位元線
242‧‧‧PMOS電晶體
244‧‧‧位準移位器
246‧‧‧NOR閘
248‧‧‧反相器
250‧‧‧NMOS電晶體
260‧‧‧時序比較電路
280‧‧‧參考電路
290‧‧‧讀取電路
310‧‧‧正反器
320‧‧‧反相器
322‧‧‧反相器
324‧‧‧NAND閘
326‧‧‧NAND閘
400‧‧‧感測放大器
410‧‧‧參考電路
411‧‧‧參考記憶體單元/參考單元
412‧‧‧NMOS電晶體/電壓NMOS電晶體
413‧‧‧可變電容器/電容器
414‧‧‧開關
415‧‧‧節點
416‧‧‧NMOS電晶體
417‧‧‧參考位元線
418‧‧‧PMOS電晶體
419‧‧‧NMOS電晶體
420‧‧‧反相器
430‧‧‧讀取電路
431‧‧‧選定記憶體單元/選定單元
432‧‧‧NMOS電晶體/電壓NMOS電晶體
433‧‧‧可變電容器/電容器
434‧‧‧開關
435‧‧‧節點
436‧‧‧NMOS電晶體
437‧‧‧選定位元線
438‧‧‧PMOS電晶體
439‧‧‧NMOS電晶體
440‧‧‧反相器
510‧‧‧修整控制器
ATD‧‧‧位址變遷檢測
BL‧‧‧位元線
CASREF‧‧‧行位址感測參考
CK‧‧‧低態有效時鐘
D‧‧‧輸入
DOUT‧‧‧輸出
ROUT‧‧‧輸入
SEN_B‧‧‧感測放大器致能，低態有效
SL‧‧‧源極線
SOUT‧‧‧輸出
VDDS‧‧‧電壓源/電壓
Vthp‧‧‧臨限電壓
WL‧‧‧字線
YMUX‧‧‧多工器
圖1描繪在快閃記憶體系統中的先前技術感測放大器。
圖2描繪先前由申請人揭示之用於快閃記憶體系統之低電力感測放大器的實施例。
圖3A描繪用於感測放大器中之時序電路的實施例。
圖3B描繪用於感測放大器中之時序電路的另一實施例。
圖4描繪用於快閃記憶體系統之低電力感測放大器的另一實施例。
圖5描繪圖4之感測放大器的修整操作。
圖4描繪感測放大器400。感測放大器400包含參考電路410與讀取電路430。
參考電路410包含參考記憶體單元411、NMOS電晶體412、416、及419。PMOS電晶體418、開關414、節點415、參考位元線417、反相器420、及可變電容器413，全部均如所示地組態。NMOS電晶體412係由VB控制，NMOS電晶體416係由YMUX控制(行解碼器之部分，用於選擇含有參考記憶體單元411的行)，NMOS電晶體419係由BIAS控制，開關414係由ATD控制(位址變遷檢測)，且PMOS電晶體418係由節點415控制。
讀取電路430包含選定記憶體單元431、NMOS電晶體432、436、及439。PMOS電晶體438、開關434、節點435、選定位元線437、反相器440、及可變電容器433，全部均如所示地組態。NMOS電晶體432係由VB控制，NMOS電晶體436係由YMUX控制(行解碼器之部分，用於選擇含有選定記憶體單元431的行)， NMOS電晶體439係由BIAS控制，開關434係由ATD控制(位址變遷檢測)，且PMOS電晶體438係由節點435控制。
在操作時，感測放大器400運作如下。在讀取操作之前，偏壓信號是高的，其導通NMOS電晶體419及439並將反相器420及440的輸入拉至接地，其導致ROUT及SOUT為高。在讀取操作開始時，ATD變為高，其表示偵測出由記憶體系統所接收之位址的變化，其與讀取操作開始一致。當ATD變為高時，開關414及434經閉合。NMOS電晶體416及436由YMUX導通。此允許參考單元411與選定記憶體單元431汲取電流。初始時，可變電容器413及433將儲存在開關414及434閉合前於充電程序期間由電壓NMOS電晶體412及432所產生的電壓。在開關414及434閉合後，電容器413及433上的電荷在短時間內各別共用至節點415及435。同時，參考單元411將從可變電容器413汲取電流，且選定單元431將從可變電容器433汲取電流。
ATD將隨後變為高，其斷開開關414與434。節點415與參考位元線417將繼續透過參考單元411放電。當此發生時，節點415的電壓將減少，且在某一點處將降得足夠低(低於VDDS-Vthp，其中VDDS係提供至PMOS電晶體418及438的電壓源，且Vthp係PMOS電晶體418及438之臨限電壓)，使得PMOS電晶體418導通。此導致ROUT降為低。同時，節點435與選定位元線437也透過選定記憶體單元431放電。當此發生時，節點435的電壓將減少(低於 VDDS-Vthp)，且在某一點處將降得足夠低，使得PMOS電晶體438導通。此導致SOUT降為低。
基本上，在參考電路410與讀取電路430之間有競賽條件。假如選定記憶體單元431比參考單元411汲取更多電流(其是假如選定記憶體單元431正在儲存「1」值的情形)，那麼在ROUT降為低以前，SOUT將降為低。但是，假如選定記憶體單元431比參考單元411汲取更少電流(其是假如選定記憶體單元431正在儲存「0」值的情形)，那麼在ROUT降為低以後，SOUT將降為低。因此，降為低之SOUT與ROUT的相對時序指示儲存在選定記憶體單元431中的值。
SOUT與ROUT係輸入到時序比較電路260，且輸出是DOUT，其指示儲存在選定記憶體單元236中的值。時序比較電路260可包含先前關於圖3A或圖3B所述之結構，或可包含另一時序電路。
圖5描繪用於參考電路410與讀取電路430的一組態階段。修整控制器510可選地可使用已知技術來調整電壓VDDS。類似地，修整控制器510可調整可變電容器413及433之電容，以改變當ATD變為高且開關414及434經閉合時初始提供至節點415及435的電壓。
本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍用語之範圍，反而僅是用以對可由申請專利範圍中一或多項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、 程序及數值實例僅為例示性，且不應視為對申請專利範圍之限制。應注意的是，如本文中所使用，「在…上方(over)」及「在…之上(on)」之用語皆含括性地包括「直接在…之上(directly on)」(無居中的材料、元件或間隔設置於其間)及「間接在…之上(indirectly on)」(有居中的材料、元件或間隔設置於其間)。同樣地，用語「相鄰(adjacent)」包括「直接相鄰(directly adjacent)」(二者之間無設置任何居中材料、元件、或間隔)和「間接相鄰(indirectly adjacent)」(二者之間設置有居中材料、元件、或間隔)。舉例而言，「在基材上方(over a substrate)」形成元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
100‧‧‧感測放大器
102‧‧‧選定快閃記憶體單元/記憶體單元
104‧‧‧PMOS電晶體
106‧‧‧PMOS電晶體/PMOS
108‧‧‧NMOS電晶體
110‧‧‧NMOS電晶體
112‧‧‧NMOS電晶體
122‧‧‧參考快閃記憶體單元
124‧‧‧PMOS電晶體
126‧‧‧PMOS電晶體
128‧‧‧NMOS電晶體
130‧‧‧NMOS電晶體/比較器

Claims (12)

  1. 一種快閃記憶體系統，其包含：一讀取電路，其包含一選定快閃記憶體單元、一耦接至該選定快閃記憶體單元的第一位元線、一第一電容器、以及一第一開關，其中在一感測操作開始時，該第一開關經閉合，且該第一電容器將該第一位元線充電，且該第一位元線透過該選定快閃記憶體單元放電；一參考電路，其包含一參考快閃記憶體單元、一耦接至該參考快閃記憶體單元的第二位元線、一第二電容器、以及一第二開關，其中在一感測操作開始時，該第二開關經閉合，且該第二電容器將該第二位元線充電，且該第二位元線透過該參考快閃記憶體單元放電；及一時序比較電路，其用於在一讀取操作期間當該第一位元線的電壓先於該第二位元線的電壓而降到低於一電壓臨限時輸出一第一值，以及用於在一讀取操作期間當該第二位元線的電壓先於該第一位元線的電壓而降到低於該電壓臨限時輸出一第二值，其中該第一值與該第二值各指示儲存在該選定快閃記憶體單元中的一值。
  2. 如請求項1之快閃記憶體系統，其中該第一電容器係一可變電容器，且該第二電容器係一可變電容器。
  3. 如請求項1之快閃記憶體系統，其中該時序比較電路包含一正反器。
  4. 如請求項2之快閃記憶體系統，其中該時序比較電路包含一正反器。
  5. 如請求項1之快閃記憶體系統，其中該時序比較電路包含一R-S鎖存器。
  6. 如請求項2之快閃記憶體系統，其中該時序比較電路包含一R-S鎖存器。
  7. 一種快閃記憶體系統，其包含：一讀取電路，其包含一選定快閃記憶體單元、一耦接至該選定快閃記憶體單元的第一位元線、一第一電容器、以及一第一開關，其中在一感測操作開始時，該第一開關經閉合，且該第一電容器將該第一位元線充電，且該第一位元線透過該選定快閃記憶體單元放電；一參考電路，其包含一參考快閃記憶體單元、一耦接至該參考快閃記憶體單元的第二位元線、一第二電容器、以及一第二開關，其中在一感測操作開始時，該第二開關經閉合，且該第二電容器將該第二位元線充電，且該第二位元線透過該參考快閃記憶體單元放電；一時序比較電路，其用於在一讀取操作期間當該第一位元線的電壓先於該第二位元線的電壓而降到低於一電壓臨限時輸出一第一值，以及用於在一讀取操作期間當該第二位元線的電壓先於該第一位元線的電壓而降到低於該電壓臨限時輸出一第二值，其中該第一值與該第二值各指示儲存在該選定快閃記憶體單元中的一值；及一修整控制器，其用於在一校準程序期間調整該第一可變電容器之電容及該第二可變電容器之電容。
  8. 如請求項7之快閃記憶體系統，其中該修整控制器經組態以在該校準程序期間調整用於該參考電路及該讀取電路之一電壓源。
  9. 如請求項7之快閃記憶體系統，其中該時序比較電路包含一正反器。
  10. 如請求項8之快閃記憶體系統，其中該時序比較電路包含一正反器。
  11. 如請求項7之快閃記憶體系統，其中該時序比較電路包含一R-S鎖存器。
  12. 如請求項8之快閃記憶體系統，其中該時序比較電路包含一R-S鎖存器。
TW108118434A 2018-06-15 2019-05-28 用於快閃記憶體系統之經改良的感測放大器 TWI718544B (zh)

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