TW201937715A - 包含堆疊式半導體晶片及含超晶格讀出電路的ｃｍｏｓ影像感測器及其相關方法 - Google Patents
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Abstract
一種CMOS影像感測器，其可包括一第一半導體晶片，其包含一影像感測器像素陣列及與其電性連接之讀出電路，以及一第二半導體晶片，其以堆疊方式耦合至該第一半導體晶片並包含電性連接至所述讀出電路之影像處理電路。所述讀出電路可包含複數個電晶體，每一電晶體各包含隔開之源極與汲極區，以及在該源極區與汲極區間延伸之一超晶格通道，以及一閘極，其包括該超晶格通道上之一閘極絕緣層，及該閘極絕緣層上之一閘電極。
Description
本發明一般而言與半導體元件有關，詳細而言，本發明與CMOS結構及其相關電路與方法有關。
利用諸如增強電荷載子之遷移率(mobility)增進半導體元件效能之相關結構及技術，已多有人提出。例如，Currie等人之美國專利申請案第2003/0057416號揭示了矽、矽-鍺及鬆弛矽之應變材料層，其亦包含原本會在其他方面導致效能劣退的無雜質區(impurity-free zones)。此等應變材料層在上部矽層中所造成的雙軸向應變(biaxial strain)會改變載子的遷移率，從而得以製作較高速與／或較低功率的元件。Fitzgerald等人的美國專利申請公告案第2003/0034529號則揭示了同樣以類似的應變矽技術為基礎的CMOS反向器。
授予Takagi的美國專利第6,472,685 B2號揭示了一半導體元件，其包含夾在矽層間的一層矽與碳層，以使其第二矽層的導帶及價帶承受伸張應變(tensile strain)。這樣，具有較小有效質量(effective mass)且已由施加於閘極上的電場所誘發的電子，便會被侷限在其第二矽層內，因此，即可認定其N型通道MOSFET具有較高的遷移率。
授予Ishibashi等人的美國專利第4,937,204號揭示了一超晶格，其中包含一複數層，該複數層少於八個單層(monolayer)且含有一部分(fractional)或雙元(binary)半導體層或一雙元化合物半導體層，該複數層係交替地以磊晶成長方式生長而成。其中的主電流方向係垂直於該超晶格之各層。
授予Wang等人的美國專利第5,357,119號揭示了一矽-鍺短週期超晶格，其經由減少超晶格中的合金散射(alloy scattering)而達成較高遷移率。依據類似的原理，授予Candelaria的美國專利第5,683,943號揭示了具較佳遷移率之MOSFET，其包含一通道層，該通道層包括矽與一第二材料之一合金，該第二材料以使該通道層處於伸張應力下的百分比替代性地存在於矽晶格中。
授予Tsu的美國專利第5,216,262號揭示了一量子井結構，其包括兩個阻障區(barrier region)及夾於其間的一磊晶生長半導體薄層。每一阻障區各係由厚度範圍大致在二至六個交疊之SiO2／Si單層所構成。阻障區間則另夾有厚得多之一矽區段。
在2000年9月6日線上發行的應用物理及材料科學及製程(Applied Physics and Materials Science & Processing) pp. 391 – 402中，Tsu於一篇題為「矽質奈米結構元件中之現象」(Phenomena in silicon nanostructure devices)的文章中揭示了矽及氧之半導體-原子超晶格(semiconductor-atomic superlattice, SAS)。此矽／氧超晶格結構被揭露為對矽量子及發光元件有用。其中特別揭示如何製作並測試一綠色電輝光二極體(electroluminescence diode)結構。該二極體結構中的電流流動方向是垂直的，亦即，垂直於SAS之層。該文所揭示的SAS可包含由諸如氧原子等被吸附物種(adsorbed species) 及CO分子所分開的半導體層。在被吸附之氧單層以外所生長的矽，被描述為具有相當低缺陷密度之磊晶層。其中的一種SAS結構包含1.1 nm厚之一矽質部份，其約為八個原子層的矽，而另一結構的矽質部份厚度則有此厚度的兩倍。在物理評論通訊(Physics Review Letters)，Vol. 89, No. 7 (2002年8月12日)中，Luo等人所發表的一篇題為「直接間隙發光矽之化學設計」(Chemical Design of Direct-Gap Light-Emitting Silicon)的文章，更進一步地討論了Tsu的發光SAS結構。
已公開的Wang、Tsu及Lofgren之國際專利申請案WO 02/103,767 A1揭示了薄的矽與氧、碳、氮、磷、銻、砷或氫的一阻障建構區塊，其可以將垂直流經晶格的電流減小超過四個十之次方冪次尺度(four orders of magnitude)。其絕緣層／阻障層容許低缺陷磊晶矽挨著絕緣層而沉積。
已公告之Mears等人的英國專利申請案第2,347,520號揭示，非週期性光子能帶間隙 (aperiodic photonic band-gap, APBG)結構可應用於電子能帶間隙工程(electronic bandgap engineering)中。詳細而言，該申請案揭示，材料參數(material parameters)，例如能帶最小值的位置、有效質量等等，皆可加以調節，以獲致具有所要能帶結構特性之新非週期性材料。其他參數，諸如導電性、熱傳導性及介電係數(dielectric permittivity)或導磁係數(magnetic permeability)，則被揭露亦有可能被設計於材料之中。
除此之外，授予Wang等人的美國專利第6,376,337號揭示一種用於製作半導體元件絕緣或阻障層之方法，其包括在矽底材上沉積一層矽及至少一另外元素，使該沉積層實質上沒有缺陷，如此實質上無缺陷的磊晶矽便能沉積於該沉積層上。作為替代方案，一或多個元素構成之一單層，較佳者為包括氧元素，在矽底材上被吸收。夾在磊晶矽之間的複數絕緣層，形成阻障複合體。
儘管已有上述方法存在，若要使用進階的半導體材料及製作方法以提升半導體元件之效能，進一步的增強是有必要的。
一種CMOS影像感測器，其可包括一第一半導體晶片，其包含一影像感測器像素陣列及與其電性連接之讀出電路，以及一第二半導體晶片，其以堆疊方式耦合至該第一半導體晶片並包含電性連接至所述讀出電路之影像處理電路。所述讀出電路可包含複數個電晶體，每一電晶體各包含隔開之源極與汲極區，以及在該源極區與汲極區間延伸之一超晶格通道。該超晶格通道可包含複數個堆疊之層群組，其中每一層群組包含複數個堆疊之基底半導體單層，其界定出一基底半導體部份，以及被拘束在相鄰基底半導體部份之一晶格內之至少一非半導體單層。每一電晶體可進一步包含一閘極，其包括該超晶格通道上之一閘極絕緣層，及該閘極絕緣層上之一閘電極。
詳細而言，該第一半導體晶片可更包含一電互連層，其在該影像感測器像素陣列下面且以此界定出一背照式(BSI)組構，該電互連層在電性上將該影像感測器像素陣列與所述讀出電路連接。另外，該電互連層可包含一半導體層及該半導體層內複數個隔開的導電跡線。
該CMOS影像感測器可更包括覆蓋在該影像感測器像素陣列上之至少一鏡片，以及覆蓋在該影像感測器像素陣列上之至少一濾色器。作為示例，該至少一濾色器可包含用於該影像感測器像素陣列中每一像素之相應濾色器。同樣作為示例，該至少一濾色器可包含複數個不同濾色器用於過濾不同的相應光波長。
在一示例性實施方式中，該CMOS影像感測器可包括一第三半導體晶片，其以堆疊方式耦合至該第一及第二半導體晶片並包含複數個記憶體電路。此外，該影像處理電路也可包含複數個電晶體，每一電晶體包含一超晶格通道。作為示例，該至少一非半導體單層可包含氧，而該半導體單層可包含矽。
一種用於製作CMOS影像感測器之方法，其可包括形成一第一半導體晶片，使其包含一影像感測器像素陣列及與其電性連接之讀出電路，以及形成一第二半導體晶片，使其包含電性連接至所述讀出電路之影像處理電路，以及將該第一半導體晶片與該第二半導體晶片以堆疊方式耦合。所述讀出電路可包含複數個電晶體，其中每一電晶體各包含隔開之源極與汲極區，以及在該源極區與汲極區間延伸之一超晶格通道，該超晶格通道可包含複數個堆疊之層群組，每一層群組包含複數個堆疊之基底半導體單層，其界定出一基底半導體部份，以及被拘束在相鄰基底半導體部份之一晶格內之至少一非半導體單層。每一電晶體亦可包含一閘極，其包括該超晶格通道上之一閘極絕緣層，及該閘極絕緣層上之一閘電極。
詳細而言，形成該第一半導體晶片可更包含形成一電互連層，其在該影像感測器像素陣列下面且以此界定出一背照式(BSI)組構，該電互連層在電性上將該影像感測器像素陣列與所述讀出電路連接。另外，形成該電互連層可包含形成一半導體層及該半導體層內複數個隔開的導電跡線。
該方法可更包括定置覆蓋在該影像感測器像素陣列上之至少一鏡片，以及定置覆蓋在該影像感測器像素陣列上之至少一濾色器。作為示例，該至少一濾色器可包含用於該影像感測器像素陣列中每一像素之相應濾色器。此外，該至少一濾色器可包含複數個不同濾色器用於過濾不同的相應光波長。
根據一示例，該方法亦可包括形成包含複數個記憶體電路之一第三半導體晶片；且所述耦合可更包含將該第三半導體晶片以堆疊方式耦合至該第一及第二半導體晶片。在一示例性實施例中，該影像處理電路也可包含複數個電晶體，每一電晶體各包含一超晶格通道。作為示例，該至少一非半導體單層可包含氧，而該半導體單層可包含矽。
茲參考說明書所附圖式詳細說明示例性實施例，圖式中所示者為示例性實施例。不過，實施例可以許多不同形式實施，且不應解釋為僅限於本說明書所提供之特定示例。相反的，這些實施例之提供，僅是為了使本發明所揭示之發明內容更為完整詳盡。在本說明書及圖式各處，相同圖式符號係指相同元件，而撇號(’)及多重撇號則用以標示不同實施方式中之類似元件。
整體而言，本發明涉及內部具有強化半導體超晶格之CMOS影像感測(CIS)裝置，其可提供理想的速度提升及散熱管理功能。在本說明書及所附圖式中，該強化之半導體超晶格亦被稱為「MST」層或「MST技術」。
詳言之，MST技術涉及進階的半導體材料，例如下文將進一步說明之超晶格25。申請人之理論認為(但申請人並不欲受此理論所束縛)，本說明書所述之超晶格結構可減少電荷載子之有效質量，並由此而帶來較高之電荷載子遷移率。有效質量之各種定義在本發明所屬技術領域之文獻中已有說明。為衡量有效質量之改善程度，申請人分別為電子及電洞使用了「導電性反有效質量張量」(conductivity reciprocal effective mass tensor)及：為電子之定義，且：為電洞之定義，其中f為費米-狄拉克分佈(Fermi-Dirac distribution)，EF為費米能量(Fermi energy)，T為溫度，E(k,n)為電子在對應於波向量k及第n個能帶狀態中的能量，下標i及j係指直交座標x，y及z，積分係在布里羅因區(Brillouin zone，B.Z.)內進行，而加總則是在電子及電洞的能帶分別高於及低於費米能量之能帶中進行。
申請人對導電性反有效質量張量之定義為，一材料之導電性反有效質量張量之對應分量之值較大者，其導電性之張量分量 (tensorial component)亦較大。申請人再度提出理論(但並不欲受此理論所束縛)認為，本說明書所述之超晶格可設定導電性反有效質量張量之值，以增進材料之導電性，例如電荷載子傳輸之典型較佳方向。適當張量項數之倒數，在此稱為導電性有效質量(conductivity effective mass)。換句話說，若要描述半導體材料結構的特性，如上文所述，在載子預定傳輸方向上計算出電子／電洞之導電性有效質量，便可用於分辨出較佳之材料。
申請人已辨識出可用於半導體元件之改進材料或結構。更具體而言，申請人所辨識出之材料或結構所具有之能帶結構，其電子及／或電洞之適當導電性有效質量之值，實質上小於對應於矽之值。這些結構除了有較佳遷移率之特點外，其形成或使用之方式，亦使其得以提供有利於各種不同元件類型應用之壓電、焦電及／或鐵電特性，下文將進一步討論之。
參考圖1及圖2，所述材料或結構是超晶格25的形式，其結構在原子或分子等級上受到控制，且可應用原子或分子層沉積之已知技術加以形成。超晶格25包含複數個堆疊排列之層群組45a～45n，如圖1之概要剖視圖所示。
如圖所示，超晶格25之每一層群組45a～45n包含複數個堆疊之基底半導體單層46，其界定出各別之基底半導體部份46a～46n與其上之一能帶修改層50。為清楚呈現起見，該能帶修改層50於圖1中以雜點表示。
如圖所示，該能帶修改層50包含一非半導體單層，其係被拘束在相鄰之基底半導體部份之一晶格內。「被拘束在相鄰之基底半導體部份之一晶格內」一語，係指來自相對之基底半導體部分46a～46n之至少一些半導體原子，透過該些相對基底半導體部分間之非半導體單層50，以化學方式鍵結在一起，如圖2所示。一般而言，此一組構可經由控制以原子層沉積技術沉積在半導體部分46a～46n上面之非半導體材料之量而成為可能，這樣，可用之半導體鍵結位置便不會全部(亦即非完全或低於100%之涵蓋範圍)被連結至非半導體原子之鍵結佔滿，下文將進一步討論之。因此，當更多半導體材料單層46被沉積在一非半導體單層50上面或上方時，新沉積之半導體原子便可填入該非半導體單層下方其餘未被佔用之半導體原子鍵結位置。
在其他實施方式中，使用超過一個此種非半導體單層是可能的。應注意的是，本說明書提及非半導體單層或半導體單層時，係指該單層所用材料若形成於主體，會是非半導體或半導體。亦即，一種材料(例如矽)之單一單層所顯現之特性，並不必然與形成於主體或相對較厚層時所顯現之特性相同，熟習本發明所屬技術領域者當可理解。
申請人之理論認為(但申請人並不欲受此理論所束縛)，能帶修改層50與相鄰之基底半導體部份46a～46n，可使超晶格25在平行層之方向上，具有較原本為低之電荷載子適當導電性有效質量。換一種方向思考，此平行方向即正交於堆疊方向。該能帶修改層50亦可使超晶格25具有一般之能帶結構，同時有利地發揮作為該超晶格垂直上下方之多個層或區域間之絕緣體之作用。
再者，此超晶格結構亦可有利地作為超晶格25垂直上下方多個層之間之摻雜物及／或材料擴散之阻擋。因此，這些特性可有利地允許超晶格25為高K值介電質提供一界面，其不僅可減少高K值材料擴散進入通道區，還可有利地減少不需要之散射效應，並改進裝置行動性，熟習本發明所屬技術領域者當可理解。
本發明之理論亦認為，包含超晶格25之半導體元件可因為較原本為低之導電性有效質量，而享有較高之電荷載子遷移率。在某些實施方式中，因為本發明而實現之能帶工程，超晶格25可進一步具有對諸如光電元件等尤其有利之實質上之直接能帶間隙。
超晶格25亦可在一上部層群組45n上面包含一頂蓋層52。該頂蓋層52可包含複數個基底半導體單層46。該頂蓋層52可具有介於2至100個基底半導體單層，較佳者為介於10至50個單層。
每一基底半導體部分46a～46n可包含由 IV 族半導體、 III-V 族半導體及 II-VI 族半導體所組成之群組中選定之一基底半導體。當然， IV 族半導體亦包含 IV-IV 族半導體，熟習本發明所屬技術領域者當可理解。更詳細而言，該基底半導體可包含，舉例而言，矽及鍺當中至少一者。
每一能帶修改層50可包含由，舉例而言，氧、氮、氟、碳及碳-氧所組成之群組中選定之一非半導體。該非半導體亦最好具有在沈積下一層期間保持熱穩定之特性，以從而有利於製作。在其他實施方式中，該非半導體可為相容於給定半導體製程之另一種無機或有機元素或化合物，熟習本發明所屬技術領域者當能理解。更詳細而言，該基底半導體可包含，舉例而言，矽及鍺當中至少一者。
應注意的是，「單層(monolayer)」一詞在此係指包含一單一原子層，亦指包含一單一分子層。亦應注意的是，經由單一單層所提供之能帶修改層50，亦應包含層中所有可能位置未完全被佔據之單層(亦即非完全或低於100%之涵蓋範圍)。舉例來說，參照圖15之原子圖，其呈現以矽作為基底半導體材料並以氧作為能帶修改材料之一4／1重複結構。氧原子之可能位置僅有一半被佔據。
在其他實施方式及／或使用不同材料的情況中，則不必然是二分之一的佔據情形，熟習本發明所屬技術領域者當能理解。事實上，熟習原子沈積技術領域者當能理解，即便在此示意圖中亦可看出，在一給定單層中，個別的氧原子並非精確地沿著一平坦平面排列。舉例來說，較佳之佔據範圍是氧的可能位置有八分之一至二分之一被填滿，但在特定實施方式中其他佔據範圍亦可使用。
由於矽及氧目前廣泛應用於一般半導體製程中，故製造商將能夠立即應用本說明書所述之材質。原子沉積或單層沉積亦是目前廣泛使用之技術。因此，結合有本發明之超晶格25之半導體元件，可立即加以採用並實施，熟習本發明所屬技術領域者當能理解。
申請人之理論認為(但申請人並不欲受此理論所束縛)，就一超晶格而言，例如矽／氧超晶格，矽單層之數目最好為七層或更少，以使該超晶格之能帶在各處皆為共同或相對均勻，以實現所欲之優點。圖1及圖2所示之矽／氧 4／1重複結構，已經過模型化以表示電子及電洞在X方向上之較佳遷移率。舉例而言，電子(就主體矽而言具等向性)之計算後導電性有效質量為0.26，而X方向上的4／1 矽／氧超晶格之計算後導電性有效質量則為0.12，兩者之比為0.46。同樣的，在電洞之計算結果方面，主體矽之值為0.36，該4／1 矽／氧超晶格之值則為0.16，兩者之比為0.44。
雖然此種方向上優先(directionally preferential)之特點可有利於某些半導體元件，其他半導體元件亦可得益於遷移率在平行於層群組之任何方向上更均勻之增加。電子及電洞兩者之遷移率同時增加，或僅其中一種電荷載子遷移率之增加，亦皆可有其好處，熟習本發明所屬技術領域者當可理解。
超晶格25之4／1 矽／氧實施方式之較低導電性有效質量，可不到非超晶格25者之導電性有效質量之三分之二，且此情形就電子及電洞而言皆然。當然，超晶格25可更包括至少一種類型之導電性摻雜物在其中，熟習本發明所屬技術領域者當能理解。
茲另參考圖3說明依照本發明之具有不同特性之超晶格25’之另一實施方式。在此實施方式中，其重複模式為3／1／5／1。更詳細而言，最底下的基底半導體部份46a’有三個單層，第二底下的基底半導體部份46b’則有五個單層。此模式在整個超晶格25’重複。每一能帶修改層50’可包含一單一單層。就包含矽／氧之此種超晶格25’ 而言，其電荷載子遷移率之增進，係獨立於該些層之平面之定向。圖3中其他元件在此未提及者，係與前文參考圖1所討論者類似，故不再重複討論。
在某些元件實施方式中，其超晶格之每一基底半導體部份可為相同數目之單層之厚度。在其他實施方式中，其超晶格之至少某些基底半導體部份可為相異數目之單層之厚度。在另外的實施方式中，其超晶格之每一基底半導體部份可為相異數目之單層之厚度。
密度功能理論(Density Functional Theory, DFT)計算出之能帶結構。在本發明所屬技術領域中廣為習知的是，DFT通常會低估能帶間隙之絕對值。因此，間隙以上的所有能帶可利用適當之「剪刀形更正」(scissors correction)加以偏移。不過，能帶的形狀則是公認遠較為可靠。縱軸之能量應從此一角度解釋之。
圖4A呈現主體矽 (以實線表示)及圖1之4／1 矽／氧超晶格25 (以虛線表示)兩者由迦碼點(G)計算出之能帶結構。圖中該些方向係指該4／1 矽／氧結構之單位晶格(unit cell)而非指矽之一般單位晶格，雖然圖中之方向(001)確實對應於一般矽單位晶格之方向(001)，並因此而顯示出矽導帶最小值之預期位置。圖中方向(100)及方向(010)係對應於一般矽單位晶格之方向(110)及方向(-110)。熟習本發明所屬技術領域者當可理解，圖中之矽能帶係被摺疊收攏，以便在該4／1 矽／氧結構之適當反晶格方向(reciprocal lattice directions)上表示。
由圖中可見，與主體矽相較，該4／1 矽／氧結構之導帶最小值係位於G點，而其價帶最小值則出現在方向(001)上布里羅因區之邊緣，吾人稱為Z點之處。吾人亦可注意到，與矽之導帶最小值曲率比較下，該4／1 矽／氧結構之導帶最小值之曲率較大，此係因額外氧層引入之微擾(perturbation)造成能帶分裂(band splitting)之故。
圖4B呈現主體矽(實線)及該4／1 矽／氧超晶格25 (虛線)兩者由Z點計算出之能帶結構。此圖描繪出價帶在方向(100)上之增加曲率。
圖4C呈現主體矽(實線)及圖3之5／1／3／1 矽／氧超晶格25’ (虛線)兩者由迦碼點及Z點計算出之能帶結構之曲線圖。由於該5／1／3／1 矽／氧結構之對稱性，在 方向(100)及方向(010)上計算出之能帶結構是相當的。因此，在平行於各層之平面中，亦即垂直於堆疊方向(001)上，導電性有效質量及遷移率可預期為等向性。請注意，在該5／1／3／1 矽／氧之實施例中，導帶最小值及價帶最大值兩者皆位於或接近Z點。
雖然曲率增加是有效質量減少的一個指標，但適當的比較及判別可經由導電性反有效質量張量之計算而進行。此使得本案申請人進一步推論，該5／1／3／1超晶格25’實質上應為直接能帶間隙。熟習本發明所屬技術領域者當可理解，光躍遷(optical transition)之適當矩陣元素(matrix element)是區別直接及間接能帶間隙行為之另一指標。
茲參考圖5，上述之超晶格結構可有利地被用於CMOS影像感測器100中。如圖所示，影像感測器100概要地包含一第一半導體晶片101，其包含一影像感測器像素陣列102及與其電性連接之讀出電路103。如圖所示，該感測器100更包含一第二半導體晶片104，其以堆疊方式耦合至該第一半導體晶片101並包含電性連接至所述讀出電路之影像處理電路105。
圖9繪示一示例性像素單元結構，其可被用於影像感測器像素陣列102。如圖所示，陣列102為一背照式(BSI)組構，其概要地包含具有絕緣區107夾於其間之複數個光電二極體106。此外，如圖所示，該背照式組構之影像感測器像素陣列102下面具有一電互連層108(但在此敘述之堆疊晶片CIS結構也可用於前照式(FSI)組構中)。如圖所示，電互連層108可包含一半導體層109(例如多晶矽)及複數個隔開的導電跡線110，其電性連接影像感測器像素陣列102與讀出電路103。作為示例，該陣列102可包含具有固定光電二極體106(pinned photodiodes)及相關控制／輸出電路(例如4T記憶單元)之CMOS主動像素感測器。
此外，相應的紅色、綠色或藍色之濾色器111R、111G或111B可定置於每一光電二極體106上，亦可將相應的微鏡片112定置於各該濾色器上。該些鏡片112可有利地將光聚集並引導至每一光電二極體106。每一光電二極體106偵測到的訊號可由行列選擇器分別讀出，接著由放大電路(未顯示於圖中)和讀出電路103讀出，以將訊號提供至影像處理電路105。
一般而言，許多因素使得BSI組構比前照式(FSI)組構理想。首先，BSI感測器通常具有較高的光敏感度及較高的量子效率(QE)，約高出70-80%。此外，在BSI感測器中，電互連層108在光學路徑之外，因此可使用較薄之底材，進而降低光學串擾(optical crosstalk)。另外，BSI組構允許更大範圍的主光線角度(chief ray angle，CRA)，因此可使用大光圈鏡頭和更薄的模組。
然而，在常規的BSI CIS整合中，像素電晶體與影像處理電路係使用不同製程技術製作於不同的晶圓上(即第一與第二半導體晶片101, 104)。一般而言，在第二晶片104上製作影像處理電路105時，會使用更進階的技術。舉例而言，可使用兩個不同的製程(technology node)，例如在第二半導體晶圓105使用40nm製程，並在第一半導體晶片101使用65nm或90nm的製程。雖然這麼做可節省第一半導體晶片101的加工及成本，但使用不同的製程可能導致在讀出電路103與更進階的高速影像處理電路105之間發生電晶體效能不匹配(performance mismatch)。因此，這麼做反而可能降低產品效能。
根據一示例性實施方式，讀出電路103可有利地包含複數個電晶體(MOSFET)20(參見圖8)，其包括上述之能帶工程(band-engineered)超晶格25。詳細而言，如圖所示，MOSFET 20包含一底材21，源極／汲極區22、23，源極／汲極延伸部26、27，及介於其間並由超晶格25提供之通道區。源極／汲極矽化物層30、31及源極／汲極接點32、33上覆於源極／汲極區，熟習本發明所屬技術領域者當可理解。以虛線34、35所示之區域為選擇性之殘留部分，該些部分最初係與超晶格材料共同形成，後來則被重摻雜。在其他實施方式中，該些殘留超晶格區34、35可能不會存在，熟習本發明所屬技術領域者當可理解。
如圖所示，一閘極38包含毗鄰超晶格25所提供通道之閘極絕緣層37，及位於該閘極絕緣層上之閘電極層36。如圖所示，MOSFET 20亦提供側壁間隔物40、41。應注意的是，含有前述超晶格材料的其他電晶體組構亦可被用於讀出電路103之其他實施方式，不限於圖示之平面MOSFET 20。此外，在某些實施方式中，該通道的某些部分亦可被定義於底材21中。關於MOSFET 20進一步的細節，可在Mears等人的美國專利案第6,897,472號中找到，其已讓與給本發明申請人且其全部內容茲此併入成為本說明書之一部。
詳細而言，如上所述之能帶工程MST材料可有利地幫助提升電荷載子流量，進而提升電路速度，並因此提升整體產品效能，其有助於減輕上述之讀出電路103和影像處理電路105之間的不匹配問題。此外，使用MST超晶格材料，亦使讀出電路103電晶體中的電壓可變性(Vt variability)顯著提升，且亦可有助於減少影像感測器100中的定型雜訊(fixed pattern noise)，此將在下文進一步討論。作為示例，讀出電路之電晶體20中的超晶格通道25可在適當位置使用選擇性磊晶(selective epitaxy)方式形成，或在地毯式超晶格層被賦予圖案後以地毯式沉積之方式形成。
作為使用邏輯電路中含MST通道之電晶體實現速度提升的示例，本發明對包含和不包含使用MST之電晶體的各種邏輯電路組構進行了模擬，以作為參考。第一邏輯電路為一反向器，而模擬結果顯示，使用MST的反向器之漏電減少了約20%，速度提升了15%，功率消耗的降低亦相當出色。此外，本發明亦對包含和不包含使用MST之電晶體之NAND邏輯閘極進行模擬，結果使用MST的閘極，其漏電約降低10%，速度約提升了20%，功率消耗約低了5%。該些模擬使用了4/1重複結構的MST材料作為通道層(如圖1所示)。
在常規的BSI製作流程中，光電二極體106之植入可先在一矽底材或矽層中進行，接著為電互連層108進行多晶／金屬沉積。接著，可將晶圓翻面，並將其與一矽操作晶圓鍵合。接著可進行晶背研磨以使光電二極體106露出，而濾色器111R、111G、111B及微鏡片112可於其後提供，以完成影像感測器像素陣列102。
茲另參考圖6，其繪示另一示例性實施方式之影像感測器100’
，如圖所示，該感測器包含影像處理電路105’
，其具有一個或多個部分，這些部分亦包含具有超晶格通道之電晶體(例如圖8所示之電晶體20)。換言之，在此實施方式中，MST材料被用於第二半導體晶片104’
之影像處理電路105’
中，而非第一半導體晶片101’
之讀出電路103’
中(但在某些實施例中，該MST材料亦可用於兩者，此將在下文進一步討論)。作為示例，影像處理電路105’
可包含複數個計數器，而電晶體20可被用於定義該些計數器，但亦可被用於影像處理電路的其他區域(例如邏輯／處理電路等)。
作為背景說明，熱雜訊(thermal noise)引起的時域雜訊(temporal noise)為CIS裝置的重要特徵。一種減少熱雜訊的方法是使用具低電壓運作的低功率電路以減少散熱。詳細而言，使用MST材料以利用其固有的摻雜擴散阻擋效應提供超陡逆行(SSR)通道之形成，可有利地改善電壓可變性並允許以較低電壓進行操作。關於使用MST提供期望之SSR輪廓的進一步細節，提供於Mears等人的美國專利公開第2016/0336406及2016/0336407號中，該些專利案已讓與給本發明申請人且其全部內容茲此併入成為本說明書之一部。
茲參考圖10與圖11，其係透過TCAD建模模擬比較均勻摻雜之6T-SRAM良率(圖表120)及自MST薄膜所得之SSR通道之6T-SRAM良率(圖表121)。詳細而言，從圖表120的功能窗口(functional window)122至圖表121的功能窗口123之變化，說明了以MST薄膜所實現之超陡逆行(SSR)可有利地將Vdd從1V降低到0.5V，從而減少散熱而有較低熱雜訊。
茲參考圖7，其繪示另一實施方式之CMOS影像感測器100’’
，其如圖所示包含一第三半導體晶片130’’
，其以堆疊方式耦合至第一及第二半導體晶片101’’
、104’’
(即在兩者之間)。如圖所概要繪示，第三晶片130’’
包含複數個記憶體電路，其在此實施例中包含DRAM電路131’’
。另外，在此實施例中，讀出電路103’’
及影像處理電路105’’
兩者皆包含具有MST超晶格薄膜之電晶體，以提供上述之操作優勢。
本發明亦涉及一種用於製作CMOS影像感測器100之方法，其可包括形成第一半導體晶片101，使其包含影像感測器像素陣列102及與其電性連接之讀出電路103，以及形成第二半導體晶片104，使其包含電性連接至所述讀出電路之影像處理電路105。該方法可進一步包括將該第一半導體晶片101與該第二半導體晶片104以堆疊方式耦合，如圖5所示。所述讀出電路103可包含複數個電晶體(例如MOSFET 20)，其包含上文詳述之超晶格通道25。
本發明亦涉及一種用於製作CMOS影像感測器100之相關方法，其可包括形成第一半導體晶片101’，使其包含影像感測器像素陣列102’及與其電性連接之讀出電路103’，以及形成第二半導體晶片104’，其包含電性連接至所述讀出電路之影像處理電路105’。該方法可進一步包括將該第一半導體晶片101’與該第二半導體晶片104’以堆疊方式耦合，如圖6所示。該處理電路105’可包含複數個電晶體(例如MOSFET 20)，每一電晶體各包含上文詳述之一超晶格通道25。
熟習本發明所屬技術領域者將受益於本說明書揭示之內容及所附圖式而構思出各種修改及其他實施方式。因此，應了解的是，本發明不限於本說明書所述之特定實施方式，且相關修改及實施方式均落入以下申請專利範圍所界定之範疇。
20‧‧‧MOSFET
21、21’‧‧‧底材
22‧‧‧源極區
23‧‧‧汲極區
25、25’‧‧‧超晶格
26‧‧‧源極延伸部
27‧‧‧汲極延伸部
30‧‧‧源極矽化物層
31‧‧‧汲極矽化物層
32‧‧‧源極接點
33‧‧‧汲極接點
34、35‧‧‧殘留超晶格區
36‧‧‧閘電極層
37‧‧‧閘極絕緣層
38‧‧‧閘極
40、41‧‧‧側壁間隔物
45a～45n、45a’～45n’‧‧‧層群組
46、46’‧‧‧基底半導體單層
46a～46n、46a’～46n’‧‧‧基底半導體部份
50、50’‧‧‧能帶修改層
52、52’‧‧‧頂蓋層
100、100’、100’’‧‧‧CMOS影像感測器
101、101’、101’’‧‧‧第一半導體晶片
102、102’、102’’‧‧‧影像感測器像素陣列
103、103’、103’’‧‧‧讀出電路
104、104’、104’’‧‧‧第二半導體晶片
105、105’、105’’‧‧‧影像處理電路
106‧‧‧光電二極體
107‧‧‧絕緣區
108‧‧‧電互連層
109‧‧‧半導體層
110‧‧‧導電跡線
111B、111G、111R‧‧‧濾色器
112‧‧‧微鏡片
130’’‧‧‧第三半導體晶片
131’’‧‧‧DRAM電路
圖1為依照一示例實施方式用於半導體元件之超晶格之放大概要剖視圖。
圖2為圖1所示超晶格之一部分之透視示意原子圖。
圖3為依照一示例實施方式之超晶格另一實施例之放大概要剖視圖。
圖4A為習知技術之主體矽及圖1-2所示之4／1 矽／氧超晶格兩者從迦碼點(G)計算所得能帶結構之圖。
圖4B為習知技術之主體矽及圖1-2所示之4／1 矽／氧超晶格兩者從Z點計算所得能帶結構之圖。
圖4C為習知技術之主體矽及圖3所示之5／1／3／1 矽／氧超晶格兩者從G點與Z點計算所得能帶結構之圖。
圖5為根據一示例性實施方式之CMOS影像感測器之透視圖，該CMOS影像感測器包括堆疊式半導體晶片及含超晶格之讀出電路。
圖6為根據另一示例性實施方式之CMOS影像感測器之透視圖，該CMOS影像感測器包括堆疊式半導體晶片及含超晶格之影像處理電路。
圖7為根據又另一示例性實施方式之CMOS影像感測器之透視圖，該CMOS影像感測器包括含記憶體電路晶片之堆疊式半導體晶片及含超晶格之讀出電路／影像處理電路。
圖8為一電晶體之剖視圖，該電晶體包含一超晶格通道，其在一示例性實施方式中可被用於圖5至圖7所示之裝置之電路中。
圖9為一示例性CMOS影像感測器像素組構之剖視圖，該組構可被用於圖5至圖7所示之裝置中。
圖10及圖11分別為一習知技術電晶體組構及含超晶格通道之一電晶體之模擬良率IW
及良率SNM之圖表，根據一示例性實施方式，後者提供一超陡逆行(super steep retrograde)輪廓。
Claims (22)
- 一種CMOS影像感測器，其包括： 一第一半導體晶片，其包含一影像感測器像素陣列及與其電性連接之讀出電路；及 一第二半導體晶片，其以堆疊方式耦合至該第一半導體晶片並包含電性連接至所述讀出電路之影像處理電路； 所述讀出電路包含複數個電晶體，每一電晶體各包含 隔開的源極區與汲極區， 在該源極區與汲極區間延伸之一超晶格通道，該超晶格通道包含複 數個堆疊之層群組，每一層群組包含複數個堆疊之基底半導體單層，其界定出一基底半導體部份，以及被拘束在相鄰基底半導體部份之一晶格內之至少一非半導體單層，以及 一閘極，其包含該超晶格通道上之一閘極絕緣層，及該閘極絕緣層上之一閘電極。
- 如申請專利範圍第1項之CMOS影像感測器，其中該第一半導體晶片更包含一電互連層，其在該影像感測器像素陣列下面且以此界定出一背照式(BSI)組構，該電互連層在電性上將該影像感測器像素陣列與所述讀出電路連接。
- 如申請專利範圍第2項之CMOS影像感測器，其中該電互連層包含一半導體層及該半導體層內複數個隔開的導電跡線。
- 如申請專利範圍第1項之CMOS影像感測器，其更包括覆蓋在該影像感測器像素陣列上之至少一鏡片。
- 如申請專利範圍第1項之CMOS影像感測器，其更包括覆蓋在該影像感測器像素陣列上之至少一濾色器。
- 如申請專利範圍第5項之CMOS影像感測器，其中該至少一濾色器包含用於該影像感測器像素陣列中每一像素之相應濾色器。
- 如申請專利範圍第5項之CMOS影像感測器，其中該至少一濾色器包含複數個不同濾色器用於過濾不同的相應光波長。
- 如申請專利範圍第1項之CMOS影像感測器，其更包括一第三半導體晶片，其以堆疊方式耦合至該第一及第二半導體晶片並包含複數個記憶體電路。
- 如申請專利範圍第1項之CMOS影像感測器，其中該影像處理電路也包含複數個電晶體，每一電晶體各包含一超晶格通道。
- 如申請專利範圍第1項之CMOS影像感測器，其中該至少一非半導體單層包含氧。
- 如申請專利範圍第1項之CMOS影像感測器，其中該些半導體單層包含矽。
- 一種用於製作CMOS影像感測器之方法，該方法包括： 形成一第一半導體晶片使其包含一影像感測器像素陣列及與其電性連接之讀出電路； 形成一第二半導體晶片使其包含電性連接至所述讀出電路之影像處理電路；以及 將該第一半導體晶片與該第二半導體晶片以堆疊方式耦合； 所述讀出電路包含複數個電晶體，每一電晶體各包含 隔開的源極區與汲極區， 在該源極區與汲極區間延伸之一超晶格通道，該超晶格通道包含複數個堆疊之層群組，每一層群組包含複數個堆疊之基底半導體單層，其界定出一基底半導體部份，以及被拘束在相鄰基底半導體部份之一晶格內之至少一非半導體單層，以及 一閘極，其包含該超晶格通道上之一閘極絕緣層，及該閘極絕緣層上之一閘電極。
- 如申請專利範圍第12項之方法，其中形成該第一半導體晶片更包括形成一電互連層，使其在該影像感測器像素陣列下面且以此界定出一背照式(BSI)組構，該電互連層在電性上將該影像感測器像素陣列與所述讀出電路連接。
- 如申請專利範圍第13項之方法，其中形成該電互連層包括形成一半導體層及該半導體層內複數個隔開的導電跡線。
- 如申請專利範圍第12項之方法，其更包括定置至少一鏡片使其覆蓋在該影像感測器像素陣列上。
- 如申請專利範圍第12項之方法，其更包括定置至少一濾色器使其覆蓋在該影像感測器像素陣列上。
- 如申請專利範圍第16項之方法，其中該至少一濾色器包含用於該影像感測器像素陣列中每一像素之相應濾色器。
- 如申請專利範圍第16項之方法，其中該至少一濾色器包含複數個不同濾色器用於過濾不同的相應光波長。
- 如申請專利範圍第12項之方法，其更包括形成包含複數個記憶體電路之一第三半導體晶片；且其中所述耦合更包含將該第三半導體晶片以堆疊方式耦合至該第一及第二半導體晶片。
- 如申請專利範圍第12項之方法，其中該影像處理電路也包含複數個電晶體，每一電晶體各包含一超晶格通道。
- 如申請專利範圍第12項之方法，其中該至少一非半導體單層包含氧。
- 如申請專利範圍第12項之方法，其中該些半導體單層包含矽。
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