TW201933674A - 天線模組 - Google Patents

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白龍浩
蘇源煜
許榮植
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Abstract

一種天線模組包括：連接構件，包括至少一個配線層及至少一個絕緣層；積體電路，設置於連接構件的第一表面上，且電性連接至至少一個配線層；以及天線封裝，設置於連接構件的第二表面上，且天線封裝包括介電層、多個天線構件及多個饋通孔，其中天線封裝更包括晶片天線，晶片天線包括介電體以及分別設置於介電體的第一表面及第二表面上的第一電極及第二電極，其中晶片天線被設置成與介電層內的多個饋通孔間隔開使得第一電極或第二電極中的至少一者電性連接至至少一個配線層的對應配線。

Description

天線模組
本揭露是有關於一種天線模組。
本申請案主張2018年1月18日在韓國智慧財產局中提出申請的韓國專利申請案第10-2018-0006449號的優先權的權益，所述韓國專利申請案的揭露內容以全文引用的方式併入本文中。
近來已積極地研究包括第五代（5th Generation，5G）通訊的毫米波（mmWave）通訊，且已積極地進行對能夠順利實施毫米波通訊的天線模組的商業化的研究。
傳統上，提供毫米波通訊環境的天線模組使用一種結構，在所述結構中積體電路（integrated circuit，IC）及天線設置於板上且藉由同軸纜線(coaxial cable)彼此進行連接，以根據高頻率來滿足對高水準的天線效能（例如，傳輸及接收率、增益、方向性等）的需求。
然而，此種結構可能造成天線佈局空間的不足、天線形狀的自由度受限、天線與積體電路之間的干擾增大且天線模組的尺寸/成本增大。
本揭露的態樣可提供一種天線模組，藉由使用提供能夠輕易確保天線效能的環境的天線封裝，使天線模組能夠改善射頻（radio frequency，RF）訊號在第一方向上的傳輸及接收效能、輕易地微型化以及改善射頻訊號在第二方向上的傳輸及接收效能。根據本揭露的態樣，一種天線模組可包括：連接構件，包括至少一個配線層及至少一個絕緣層；積體電路（IC），設置於連接構件的第一表面上，且電性連接至至少一個配線層；以及天線封裝，設置於連接構件的第二表面上，且包括介電層、多個天線構件及多個饋通孔(feed via)，其中多個天線構件被配置成傳輸及/或接收第一射頻（RF）訊號，多個饋通孔中的每一者的第一端電性連接至多個天線構件中的每一者，且多個饋通孔中的每一者的第二端電性連接至至少一個配線層的對應配線，其中天線封裝更包括晶片天線，晶片天線包括介電體以及分別設置於介電體的第一表面及第二表面上的第一電極及第二電極，其中晶片天線被設置成與介電層內的多個饋通孔間隔開，使得第一電極或第二電極中的至少一者電性連接至至少一個配線層的對應配線，且晶片天線被配置成傳輸及/或接收第二射頻訊號。根據本揭露的另一態樣，一種天線模組可包括：連接構件，包括至少一個配線層及至少一個絕緣層；積體電路（IC），設置於連接構件的第一表面上，且電性連接至至少一個配線層；天線封裝，設置於連接構件的第二表面上，且包括介電層、多個天線構件及多個饋通孔，其中多個天線構件被配置成傳輸及/或接收第一射頻（RF）訊號，多個饋通孔中的每一者的第一端電性連接至多個天線構件中的每一者，且多個饋通孔中的每一者的第二端電性連接至至少一個配線層的對應配線；以及晶片天線，包括介電體以及分別設置於介電體的第一表面及第二表面上的第一電極及第二電極，其中晶片天線設置於連接構件的第一表面上使得第一電極或第二電極中的至少一者電性連接至至少一個配線層的對應配線，且晶片天線被配置成傳輸及/或接收第二射頻訊號。
以下將參照附圖詳細闡述本揭露的例示性實施例。
圖1是示出根據本揭露中的例示性實施例的天線模組的實例及晶片天線的實例的圖式。
參照圖1，根據本揭露中的例示性實施例的天線模組可具有其中天線封裝100及連接構件200彼此耦合的異質結構。亦即，所述天線模組可在藉由利用易於改善天線封裝100的天線效能的特性及易於設置連接構件200的電路圖案或積體電路（IC）的特性兩者而改善天線效能（例如，傳輸及接收率、增益及方向性等）的同時被微型化。
連接構件200可包括至少一個配線層210及至少一個絕緣層220。連接構件200可更包括連接至至少一個配線層210的配線通孔230、連接至配線通孔230的連接墊240以及鈍化層250，且可具有類似於銅重佈線層（redistribution layer，RDL）的結構。介電層130a、介電層130b、介電層130c及介電層140可設置於連接構件200的上表面上。
天線封裝100可包括：天線構件115a、天線構件115b及天線構件115c，被配置成傳輸或接收射頻（RF）訊號；饋通孔120a、饋通孔120b及饋通孔120c，其中所述饋通孔中的每一者的一端電性連接至天線構件115a、天線構件115b及天線構件115c中的每一者，且所述饋通孔中的每一者的另一端電性連接至至少一個配線層210的對應配線；介電層130a、介電層130b、介電層130c及介電層140，設置成環繞饋通孔120a、饋通孔120b及饋通孔120c的側表面且具有較至少一個絕緣層220的高度大的高度；以及鍍覆構件160，環繞介電層130a、介電層130b、介電層130c及介電層140的側表面。由於介電層130a、介電層130b、介電層130c及介電層140具有較至少一個絕緣層220的高度大的高度，因此介電層130a、介電層130b、介電層130c及介電層140可具有在確保輻射圖案方面有優勢的邊界條件（例如，小的製造容差、短的電性長度、平滑的表面、介電常數的自由設計、饋通孔的長的直線距離等）。
此處，天線封裝100可更包括被配置成在第二方向上傳輸或接收第二射頻訊號的晶片天線170。
晶片天線170可包括介電體173以及各自設置於介電體173的第一表面及第二表面上的第一電極171及第二電極172，且可設置成與介電層130a、介電層130b、介電層130c及介電層140內的所述多個饋通孔120a、饋通孔120b及饋通孔120c間隔開，使得第一電極171或第二電極172電性連接至至少一個配線層210的對應配線。因此，由於晶片天線170可在對第一電極171或第二電極172的表面所示的方向上形成更強的輻射圖案，因此可改善在對第一電極171或第二電極172的表面所示的方向上的方向性。
舉例而言，第一電極171可電性連接至至少一個配線層210的對應配線，且第二電極172可與至少一個配線層210間隔開。因此，第一電極171可充當天線的輻射體，且第二電極172可充當天線的指向器。
舉例而言，第二電極172的尺寸可小於第一電極171的尺寸。因此，由於可進一步集中第一電極171至第二電極172的電磁耦合，故可進一步改善晶片天線170的方向性。
晶片天線170可被設置成使得對第一電極171或第二電極172的表面所示的方向不同於自多個饋通孔120a、饋通孔120b及饋通孔120c中的每一者的另一端至多個饋通孔120a、饋通孔120b及饋通孔120c中的每一者的一端的方向。因此，天線模組可全方向性地擴展射頻訊號的傳輸及接收方向。
舉例而言，晶片天線170可嵌入介電層130a、介電層130b、介電層130c及介電層140的嵌入空間，可與多個饋通孔120a、饋通孔120b及饋通孔120c或鍍覆構件160一起形成，抑或可在設置連接構件200之前即時地被填充。
晶片天線170中所包括的介電體173可具有較至少一個絕緣層的介電常數大的介電常數Dk。介電體173的大的介電常數可減小確保晶片天線170的天線效能所必需的尺寸並改善天線效能的設計自由度。此外，介電體173的大的介電常數可進一步壓縮第一電極171至第二電極172的電磁耦合，藉此改善晶片天線170的天線效能。
依據設計，介電體173可具有較介電層130a、介電層130b、介電層130c及介電層140的介電常數大的介電常數。舉例而言，由於介電層130a、介電層130b、介電層130c及介電層140的長的高度，介電層130a、介電層130b、介電層130c及介電層140的介電常數可更側重於藉由天線構件115a、天線構件115b及天線構件115c的設計條件的裕度來改善天線模組的結構穩定性或製造天線封裝100的製程的效率而進行設計，且介電體173可被設計成進一步側重於第二射頻訊號的傳輸及接收效能，用於達成天線模組的射頻訊號傳輸及接收方向的全方向性的平衡。
舉例而言，由於介電體173可易於根據晶片天線170的獨立製造而具有大的介電常數，因此晶片天線170可在被獨立地製造出之後嵌入天線封裝100中。
同時，介電體173、介電層130a、介電層130b、介電層130c及介電層140以及至少一個絕緣層220可由以下形成：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體（prepreg）、味之素增層膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）、感光成像介電（photo imagable dielectric，PID）樹脂、一般覆銅層壓板（copper clad laminate，CCL）或者玻璃或陶瓷系絕緣材料。
在其中介電體173的介電常數、介電層130a、介電層130b、介電層130c及介電層140的介電常數以及至少一個絕緣層220的介電常數被實施為彼此不同的情形中，介電體173可由具有極大的（例如，為10或大於10）介電常數的玻璃、陶瓷或矽形成，介電層130a、介電層130b、介電層130c及介電層140可由具有大的（例如，5或大於5）介電常數的玻璃、陶瓷或矽形成，且至少一個絕緣層220可由具有相對低的介電常數的覆銅層壓板（CCL）或預浸體形成。
同時，天線封裝100可更包括多個指向器構件110a、指向器構件110b及指向器構件110c，所述多個指向器構件110a、指向器構件110b及指向器構件110c各自設置於所述多個天線構件115a、天線構件115b及天線構件115c中的對應天線構件與介電層130a、介電層130b、介電層130c及介電層140中的包封構件150之間。所述多個指向器構件110a、指向器構件110b及指向器構件110c可向對應的天線構件提供邊界條件，使得所述對應的天線構件的帶寬被擴展。舉例而言，依據天線封裝100的帶寬設計標準或尺寸設計標準，所述多個指向器構件110a、指向器構件110b及指向器構件110c的數目可為零或二或更多個。
此外，天線封裝100可更包括設置於介電層130a、介電層130b、介電層130c及介電層140上的包封構件150。包封構件150可改善所述多個天線構件115a、天線構件115b及天線構件115c及/或所述多個指向器構件110a、指向器構件110b及指向器構件110c對衝擊或氧化的耐用性。舉例而言，包封構件150可由感光成像包封體（photo imageable encapsulant，PIE）或味之素增層膜（ABF）等形成，但並非僅限於此。
在以液態應用包封構件150時，包封構件150可滲透入晶片天線170。在包封構件150滲透入晶片天線170之後，包封構件150可固化為固態。因此，即使包封構件150被嵌入晶片天線170中，包封構件150亦可改善天線模組的結構穩定性。
此外，天線封裝100可更包括鍍覆構件160，鍍覆構件160設置於介電層130a、介電層130b、介電層130c及介電層140上以環繞所述多個饋通孔120a、饋通孔120b及饋通孔120c的側表面中的每一者。亦即，鍍覆構件160可形成與所述多個天線構件115a、天線構件115b及天線構件115c中的每一者對應的多個空腔130a、空腔130b及空腔130c，並為對應天線構件的射頻訊號的傳輸及接收提供邊界條件。
天線封裝100可更包括設置於所述多個饋通孔120a、饋通孔120b及饋通孔120c與晶片天線170之間的晶片天線反射器構件。第一電極171可設置於晶片天線反射器構件與第二電極172之間，並具有較晶片天線反射器構件的表面小且較第二電極172的表面大的表面。
天線封裝100可更包括晶片天線指向器構件。第二電極172可設置於晶片天線指向器構件與第一電極171之間，並具有較晶片天線指向器構件的表面大且較第一電極171的表面小的表面。
圖2是示出根據本揭露中的例示性實施例的天線封裝的實例的立體圖。
參照圖2，天線封裝可包括多個指向器構件110d、空腔130d、介電層140d、鍍覆構件160d、多個晶片天線170c及晶片天線170d以及多個偶極天線175c及偶極天線175d。
所述多個指向器構件110d可與對應的天線構件一起在z軸方向上傳輸及接收射頻訊號。
所述多個晶片天線170c及晶片天線170d可被設置成相鄰於天線封裝的邊緣並被設置成在z軸方向上直立。所述多個晶片天線170c及晶片天線170d中的一者可在x軸方向上傳輸及接收第二射頻訊號且另一者可在y軸方向上傳輸及接收第二射頻訊號。由於所述多個晶片天線170c及晶片天線170d可設置於天線封裝中，因此天線模組可顯著減小由於所述多個晶片天線170c及個晶片天線170d的數目的增加而導致的尺寸增大問題。
多個偶極天線175c及偶極天線175d可設置於介電層140d與和天線封裝的邊緣相鄰的包封體構件之間，且所述多個偶極天線175c及偶極天線175d中的一者可在x軸方向上傳輸及接收第三射頻訊號且另一者可在y軸方向上傳輸及接收第三射頻訊號。根據設計，所述多個偶極天線175c及偶極天線175d中的至少一部分可被替換為單極天線（monopole antenna）。
圖3是示出根據本揭露中的例示性實施例的天線模組的另一實例的圖式。
參照圖3，根據本揭露中的例示性實施例的天線模組可包括天線封裝100b、連接構件200b、積體電路301b、電源管理積體電路（power management IC，PMIC）302b以及多個被動組件351b、被動組件352b及被動組件353b。
天線封裝100b可包括指向器構件110b、天線構件115b、饋通孔120b、介電層140b、包封構件150b、鍍覆構件160b以及晶片天線170b，且連接構件200b可包括至少一個配線層210b、至少一個絕緣層220b、配線通孔230b以及連接墊240b。
積體電路301b可設置於連接構件200b的下表面上。積體電路301b可產生被傳輸至多個天線構件115b的射頻訊號並自所述多個天線構件115b接收射頻訊號。
此外，電源管理積體電路302b可進一步設置於連接構件200b的下表面上。電源管理積體電路302b可產生電力並可經由連接構件200b的至少一個配線層210b將所產生的電力傳輸至積體電路301b。
此外，所述多個被動組件351b、被動組件352b及被動組件353b可進一步設置於連接構件200b的下表面上。所述多個被動組件351b、被動組件352b及被動組件353b可向積體電路301b及/或電源管理積體電路302b提供阻抗。舉例而言，所述多個被動組件351b、被動組件352b及被動組件353b可包括電容器（例如，多層陶瓷電容器（multilayer ceramic capacitor，MLCC））、電感器或晶片電阻器中的至少一部分。
圖4是示出根據本揭露中的例示性實施例的積體電路（IC）封裝的實例的圖式。
參照圖4，積體電路封裝可包括：積體電路300a；包封體305a，包封積體電路300a的至少一部分；支撐構件355a，設置成使得支撐構件355a的第一側表面面向積體電路300a；至少一個配線層310a，電性連接至積體電路300a及支撐構件355a；以及絕緣層280a。
積體電路封裝可耦合至上述連接構件。自積體電路封裝中所包括的積體電路300a產生的第一射頻訊號可經由至少一個配線層310a被傳輸至天線封裝並可在天線模組的上表面方向上進行傳輸，且由天線封裝接收的第一射頻訊號可經由至少一個配線層310a被傳輸至積體電路300a。
積體電路封裝可更包括設置於積體電路300a的上表面及/或下表面上的連接墊330a。設置於積體電路300a的上表面上的連接墊可電性連接至至少一個配線層310a，且設置於積體電路300a的下表面上的連接墊可經由下端配線層320a電性連接至支撐構件355a或核心鍍覆構件365a及核心鍍覆構件370a。此處，核心鍍覆構件365a及核心鍍覆構件370a可向積體電路300a提供接地區。
支撐構件355a可包括：核心介電層356a，與連接構件接觸；核心配線層359a，設置於核心介電層356a的上表面及/或下表面上；以及至少一個核心通孔360a，穿過核心介電層356a，將核心配線層359a電性連接至彼此，並電性連接至連接墊330a。至少一個核心通孔360a可電性連接至電性連接結構340a（例如，焊球、引腳及接腳）。
因此，支撐構件355a可自其下表面供應基礎訊號或電力並可經由至少一個配線層310a將所述基礎訊號及/或電力傳輸至積體電路300a。
積體電路300a可利用基礎訊號及/或電力來產生毫米波（mmWave）頻帶的第一射頻訊號及第二射頻訊號。舉例而言，積體電路300a可接收低頻率基礎訊號並可對所述基礎訊號執行頻率轉換、放大、濾波相位控制以及電力產生，且考量到高頻率特性可由化合物半導體（例如，GaAs）或矽半導體形成。此處，依據設計，第一射頻訊號及第二射頻訊號的頻率可為相同的第一頻率（例如，28吉赫），且可彼此為不同的第一頻率或第二頻率（例如，28吉赫、36吉赫）。
同時，積體電路封裝可更包括被動組件350a，被動組件350a電性連接至至少一個配線層310a的對應配線。被動組件350a可設置於由支撐構件355a提供的容置空間306a中，且可向積體電路300a提供阻抗。舉例而言，被動組件350a可包括多層陶瓷電容器（MLCC）、電感器或晶片電阻器中的至少一部分。
同時，積體電路封裝可經由電性連接結構290a及鈍化層285a耦合至天線封裝，但依據設計可省略電性連接結構290a及鈍化層285a。
圖5是示出其中積體電路封裝與連接構件彼此耦合的天線模組的實例的圖式。
參照圖5，連接構件200a及積體電路封裝可經由電性連接結構290a彼此耦合。積體電路封裝及天線封裝可彼此獨立地被製造出並彼此耦合，但亦可依據設計被一起製造出。亦即，可省略多個封裝之間的單獨的耦合製程。
同時，介電層140a可具有較包封構件150a及/或包封體305a的介電常數大的介電常數，且至少一個絕緣層220a可具有較包封構件150a及/或包封體305a的介電常數小的介電常數。因此，天線封裝100a在藉由減小確保天線效能所需的介電層140a的尺寸而實現微型化方面可為有優勢的，且連接構件200a可藉由具有相對小的介電常數而減小射頻訊號的傳輸損耗。
圖6是示出根據本揭露中的例示性實施例的晶片天線的另一實例的圖式。
參照圖6，在積體電路封裝中可包括第二晶片天線，所述第二晶片天線被配置成包括第二介電體373a以及分別設置於第二介電體373a的第一表面及第二表面上的第三電極371a及第四電極372a並傳輸或接收第三射頻訊號。
舉例而言，第二晶片天線可設置於支撐構件355a的容置空間中但並非僅限於此，支撐構件355a設置於連接構件200a的下表面上並提供容置空間，且第二晶片天線亦可在不存在支撐構件355a的情況下被包封體305a包封。
同時，依據設計，晶片天線中的第一電極171a及第二電極171b兩者皆可電性連接至配線層210a。舉例而言，第一電極171a可自積體電路300a接收第二射頻訊號，且第二電極172a可電性連接至配線層210a的接地。因此，可更自由地設計晶片天線的阻抗特性。
圖7A是示出根據本揭露中的例示性實施例的天線模組的另一實例的圖式。
參照圖7A，天線封裝100c可包括指向器構件110c、天線構件115c、饋通孔120c、空腔130c、介電構件140c、包封構件150c、第一電極171c及第二電極172c以及介電體173c。
以上參照圖1至圖6闡述的介電層是包括空腔130c及介電構件140c的概念。
介電構件140c可具有較空腔130c的介電常數小的介電常數，且可具有其中設置有包括第一電極171c及第二電極172c以及介電體173c的晶片天線的容置空間。
包封構件150c可滲透入介電構件140c的容置空間或介電構件140c與空腔130c之間的容置空間。因此，可改善天線封裝的結構穩定性。
參照圖7A，連接構件200c可包括至少一個配線層210c、至少一個絕緣層220c、配線通孔230c、連接墊240c以及鈍化層250c，且積體電路封裝可包括積體電路300c、下端配線層320c、電性連接結構340c、被動組件350c以及核心通孔360c。
積體電路300c可包括主動面310c，且可經由主動面310c電性連接至連接墊240c。亦即，由於積體電路300c可設置成面朝上，因此可減小直至天線構件的電性距離且可減小射頻訊號的傳輸損耗。
下端配線層320c可連接至金屬構件330c。金屬構件330c可輻射自積體電路300c產生的熱量或向積體電路300c提供接地。
包封體305c可包封至少一個核心通孔360c及積體電路300c的至少一些部分。
核心通孔360c可設置於將電性連接至至少一個配線層210c的對應配線的連接構件的下表面上，且可連接至電性連接結構340c。亦即，即使不存在支撐構件的支撐，核心通孔360c亦可獨立地進行設置。
舉例而言，核心通孔360c可自電性連接結構340c接收基礎訊號（例如，電力或低頻率訊號等），並將所述基礎訊號提供至積體電路300c。積體電路300c可利用所述基礎訊號藉由執行頻率轉換、放大及濾波相位控制而產生毫米波（mmWave）頻帶的射頻訊號，並將所述射頻訊號傳輸至天線封裝。舉例而言，射頻訊號的頻率可為28吉赫及/或36吉赫但並非僅限於此，且可根據天線模組的通訊方案而變化。
圖7B是示出用於調整晶片天線的頻帶的第二被動組件的圖式。
參照圖7B，根據本揭露中的例示性實施例的天線模組可包括第二被動組件180c。舉例而言，第二被動組件180c可包括：第一端子181c，連接至至少一個配線層210c的第一配線；第二端子182c，連接至至少一個配線層210c的第二配線；以及被動組件本體183c。依據被動組件本體183c的設置，第二被動組件180c可包括電容器或電感器。
連接至第二端子182c的第二配線可不電性連接至積體電路300c，且連接至第一端子181c的第一配線可電性連接至晶片天線的第二電極172c。亦即，晶片天線的第一電極171c可電性連接至積體電路300c，且晶片天線的第二電極172c可電性連接至第二被動組件180c而不連接至積體電路300c。
晶片天線的頻帶可根據至少一個配線層210c的第一配線及第二配線的電性長度進行確定，且所述電性長度可依據第二被動組件180c的阻抗而變化。
因此，第二被動組件180c可提供晶片天線的頻帶調整環境。由於第二被動組件180c及晶片天線可分別設置於連接構件200c的下表面及上表面上，因此第二被動組件180c的阻抗可自由地進行設計而不會實質上干擾晶片天線的設計條件。因此，由於可改善晶片天線的設計自由度，故可進一步改善晶片天線的天線效能。
圖7C是示出天線封裝中設置有晶片天線的一部分的圖式。
參照圖7C，連接構件200k上的天線封裝可更包括晶片天線反射器構件165k。晶片天線反射器構件165k可被鍍覆於介電層140k的側表面上，但並非僅限於此。
晶片天線的第一電極171k可設置於晶片天線反射器構件165k與第二電極172k之間，且可經由至少一個配線層210k電性連接至積體電路。因此，第一電極171k可充當輻射體，且第二電極172k可充當指向器。
亦即，晶片天線反射器構件165k可反射經由第一電極171k的一個表面傳輸的射頻訊號，且第二電極172k及介電體173k可聚焦經由第一電極171k的另一表面傳輸的射頻訊號。因此，可進一步改善晶片天線的增益。
第一電極171k可具有較晶片天線反射器構件165k的表面小且較第二電極172k的表面大的表面。
圖7D是示出天線封裝中設置有晶片天線的一部分的圖式。
參照圖7D，連接構件200l上的天線封裝可更包括晶片天線指向器構件165l。晶片天線指向器構件165l可被鍍覆於介電層140l的側表面上，但並非僅限於此。
晶片天線的第二電極172l可設置於晶片天線指向器構件165l與第一電極171l之間，且可經由至少一個配線層210l電性連接至積體電路。因此，第一電極171l可充當反射器，且第二電極172l可充當輻射體。
亦即，第一電極171l可經由介電體173l反射經由第二電極172l的一個表面傳輸的射頻訊號，且晶片天線指向器構件165l可聚焦經由第二電極172l的另一表面傳輸的射頻訊號。因此，可進一步改善晶片天線的增益。
第二電極172l可具有較晶片天線指向器構件165l的表面大且較第一電極171l的表面小的表面。
圖8A至圖8E是示出根據本揭露中的例示性實施例的天線模組的第一製造方法的實例的圖式。
參照圖8A，可提供一些區被移除的介電層140。
參照圖8B，可在一些區中填充饋通孔120h及鍍覆構件160h，可在介電層140h的上表面上設置天線構件115h，且可在介電層140h的下表面上設置電性連接結構125h。
此外，可單獨製造包括第一電極171h及第二電極172h以及介電體173h的晶片天線170h，且可將晶片天線170h設置於介電層140h的上表面上。
參照圖8C，可將具有與介電層140h的介電常數相同的介電常數的第二介電層145h設置於介電層140h的上表面上，且可將指向器構件110h設置於第二介電層145h的上表面上。可將第二介電層145h與介電層140h整合以形成單個介電層。
參照圖8D，可將固化之前的包封構件150h設置於第二介電層145h的上表面以及晶片天線的上表面上，且在將包封構件150h設置於第二介電層145h的上表面以及晶片天線的上表面上之後可使包封構件150h固化。
此外，可將包括至少一個配線層210h、至少一個絕緣層220h以及配線通孔230h的連接構件設置於電性連接結構125h及鍍覆構件160h下方。
參照圖8E，可將連接墊240h、鈍化層250h以及電性連接結構290h設置於連接構件上。連接構件可經由電性連接結構290h耦合至積體電路封裝。
同時，可根據負印刷方法（negative printing method）或正印刷方法（positive printing method）形成指向器構件110h、天線構件115h、饋通孔120h、電性連接結構125h以及鍍覆構件160h，且指向器構件110h、天線構件115h、饋通孔120h、電性連接結構125h以及鍍覆構件160h可包含金屬材料（例如，導電材料諸如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等）。
同時，指向器構件110h、天線構件115h、饋通孔120h、電性連接結構125h以及鍍覆構件160h可藉由例如化學氣相沈積（chemical vapor deposition，CVD）、物理氣相沈積（physical vapor deposition，PVD）、濺鍍（sputtering）、減成製程（subtractive process）、加成製程（additive process）、半加成製程（semi-additive process，SAP）、經修改的半加成製程（modified semi-additive process，MSAP）等鍍覆方法形成，但並非僅限於此。
圖9A至圖9E是示出根據本揭露中的例示性實施例的天線模組的第二製造方法的實例的圖式。
參照圖9A，可提供一些區被移除的介電層140i。
參照圖9B，可在一些區中填充饋通孔120i及鍍覆構件160i，且可在介電層140i的上表面上設置天線構件115i。
此外，可與饋通孔120i及鍍覆構件160i一起填充第一電極171i及第二電極172i，且可以介電體173i替換設置於第一電極171i與第二電極172i之間的介電層以形成晶片天線170i。
參照圖9C，可將具有與介電層140i的介電常數相同的介電常數的第二介電層145i設置於介電層140i的上表面上，且可將指向器構件110i設置於第二介電層145i的上表面上。可將第二介電層145i與介電層140i整合以形成單個介電層。
參照圖9D，可將固化之前的包封構件150i設置於第二介電層145i的上表面以及晶片天線的上表面上，且在將包封構件150i設置於第二介電層145i的上表面以及晶片天線的上表面上之後可使包封構件150i固化。
此外，可將包括至少一個配線層210i、至少一個絕緣層220i以及配線通孔230i的連接構件設置於介電層140i下方。
參照圖9E，可將連接墊240i、鈍化層250i以及電性連接結構290i設置於連接構件上。可經由電性連接結構290i將連接構件耦合至積體電路封裝。
圖10A至圖10G是示出根據本揭露中的例示性實施例的天線模組的第三製造方法的實例的圖式。
參照圖10A，可提供一些區被移除的介電層140j。可在一些區中填充饋通孔120j及鍍覆構件160j。可在介電層140j的上表面上設置天線構件115j，且可在介電層140j的下表面上設置電性連接結構125j。
此外，可將具有與介電層140j的介電常數相同的介電常數的第二介電層145j設置於介電層140j的上表面上，且可將指向器構件110j設置於第二介電層145j的上表面上。可將第二介電層145j與介電層140j整合以形成單個介電層。可將固化之前的包封構件150j設置於第二介電層145j的上表面上，且在將包封構件150j設置於第二介電層145j的上表面上之後可使包封構件150j固化。
參照圖10B，可將包括至少一個配線層210j、至少一個絕緣層220j以及配線通孔230j的連接構件設置於介電層140j下方。
參照圖10C，可移除連接構件的一些區以及天線封裝的一些區。
參照圖10D，可在連接構件及天線封裝的被移除的區中填充金屬材料（例如，諸如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等導電材料）作為第一電極171j及第二電極172j。
參照圖10E，可將第一電極171j及第二電極172j電性連接至至少一個配線層210j的對應配線。因此，第一電極171j及第二電極172j可傳輸並接收第二射頻訊號。
參照圖10F，可將連接墊240j及鈍化層250j設置於連接構件上。
參照圖10G，可將積體電路301j、電源管理積體電路302j、多個被動組件351j、被動組件352j及被動組件353j以及支持構件355j設置於連接構件的下表面上。
圖11是示出製造天線模組的晶片天線的製程的實例的第一步驟的示意圖。
參照圖11，處於第一步驟中的晶片天線170d可具有其中多個饋通孔171d及通孔鍍覆本體172d及173d在介電層140d中彼此結合的形式。
圖12A是示出製造晶片天線的製程的實例的第二步驟的示意性俯視圖，且圖12B是示出製造晶片天線的製程的第二步驟的示意性剖視圖。
參照圖12A及圖12B，處於第二步驟中的晶片天線170e可具有其中多個饋通孔的切割本體171e與單獨的通孔鍍覆本體172e在介電層140e中彼此結合的形式。
圖13A是示出製造晶片天線的製程的實例的第三步驟的示意性俯視圖，且圖13B是示出製造晶片天線的製程的第三步驟的示意性剖視圖。
參照圖13A及圖13B，處於第三步驟中的晶片天線170f可具有其中多個饋通孔的切割本體171f與多個通孔鍍覆本體172f及通孔鍍覆本體174f在介電層140f中彼此結合的形式。
圖14是示出製造天線封裝的製程的實例的第四步驟的示意圖。
參照圖14，處於第四步驟中的晶片天線170g可具有其中多個饋通孔的切割本體171g與多個通孔鍍覆本體172g及通孔鍍覆本體174g在介電層140g中彼此結合的形式，且可與第二包封構件150g接觸。
圖15是示出製造晶片天線的製程的另一實例的示意圖。
參照圖15，晶片天線170d、晶片天線170e、晶片天線170f及晶片天線170g可以多個饋通孔與多個層交替堆疊的方式與包封構件305d、包封構件305e、包封構件305f及包封構件305g一起形成。
圖16A至圖16G是示出製造積體電路封裝的製程的實例的第一步驟至第七步驟的示意圖。
參照圖16A，可將其中嵌入有核心通孔360的支撐構件355h以及被動組件350h的容置空間壓緊至膜380h。核心通孔360h可由導電材料（例如，銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金）形成。
參照圖16B，可在支撐構件355h的相對表面中的每一者上設置核心介電層356h，且可將核心配線層359h連接至核心通孔360h的相對端中的每一者。
參照圖16C，可蝕刻支撐構件355h及核心介電層356h的部分，且可在支撐構件355h及核心介電層356h的蝕刻的表面上藉由鍍覆方法形成核心鍍覆構件365h及370h。然後可移除膜380h。
參照圖16D，可將積體電路300h設置於支撐構件355h及核心介電層356h的蝕刻的部分上，且包封體305h可包封積體電路300h的至少一部分。在執行第五步驟的製程中可旋轉在第四步驟中的積體電路封裝。
參照圖16E，可將絕緣層280h設置於積體電路300h及支撐構件355h上。
參照圖16F，可將至少一個配線層310h設置於支撐構件355h上以將核心通孔360h及/或核心鍍覆構件365h及核心鍍覆構件370h電性連接至積體電路300h，且至少一個配線層310h可由導電材料（例如，銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金）形成。
參照圖16G，鈍化層285h可具有連接墊或電性連接結構的佈局空間，且可設置於至少一個配線層310h上。
圖17是示出根據本揭露中的例示性實施例的天線模組的實例的上表面的示意圖。
參照圖17，多個指向器構件110a、110b、110c、110d、110e、110f、110g、110h、110i、110j、110k、110l、110m、110n、110o及110p中的每一者可具有塊狀天線（patch antenna）的形式，且可被多個鍍覆構件160a、160b、160c、160d、160e、160f、160g、160h、160i、160j、160k、160l、160m、160n、160o及160p中的對應鍍覆構件環繞。若天線模組不包括多個指向器構件，則可以多個天線構件替換所述多個指向器構件110a、110b、110c、110d、110e、110f、110g、110h、110i、110j、110k、110l、110m、110n、110o及110p。
圖18是示出根據本揭露中的例示性實施例的天線模組的另一實例的上表面的示意圖。
參照圖18，多個指向器構件110-1、110-2、110-3、110-4、110-5、110-6、110-7、110-8及110-9中的每一者可被對應的鍍覆構件160-1、160-2、160-3、160-4、160-5、160-6、160-7、160-8及160-9以及多個屏蔽通孔190-1、190-2、190-3、190-4、190-5、190-6、190-7、190-8及190-9中的至少一者環繞。若天線模組不包括多個指向器構件，則可以多個天線構件替換所述多個指向器構件110-1、110-2、110-3、110-4、110-5、110-6、110-7、110-8及110-9。
同時，圖17及圖18中所示的所述多個指向器構件或所述多個天線構件的數目、佈局及形狀並無特別限制。舉例而言，圖17中所示的所述多個指向器構件的形狀可為圓形，且圖18中所示的所述多個天線構件的數目可為四個。
圖19A至圖19C是各自示出根據本揭露中的例示性實施例的天線封裝的空腔的實例的立體圖。
參照圖19A，空腔可包括指向器構件110e、天線構件115e、饋通孔、電性連接結構、介電層130e以及鍍覆構件160e中的至少一些部分。此處，鍍覆構件160e可被設置成環繞空腔的側表面。亦即，空腔的下表面可被設置於連接構件的上表面上的接地圖案覆蓋。
參照圖19B，空腔可包括指向器構件110f、天線構件115f、饋通孔120f、電性連接結構125f、介電層130f及鍍覆構件160f中的至少一些部分。此處，鍍覆構件160f可被設置成覆蓋空腔的下表面的一部分。亦即，空腔的側表面可被鍍覆構件環繞，鍍覆構件設置於連接構件上的絕緣構件的側表面上。因此，天線封裝的連接構件與積體電路之間的隔離可得到改善。
參照圖19C，空腔可包括天線構件110g、饋通孔120g、電性連接結構125g以及介電層130g中的至少一些部分。亦即，空腔的側表面可被設置於連接構件上的絕緣構件的側表面上的鍍覆構件環繞，且空腔的下表面可被設置於連接構件的上表面上的接地圖案覆蓋。
同時，當天線封裝與連接構件彼此耦合時，電性連接結構125f及125g可連接至所述連接構件的至少一個配線層210的對應配線。舉例而言，電性連接結構125f及125g可被實施為電極、引腳、焊球、接腳等。
同時，本文中所揭露的積體電路封裝可根據下文中將闡述的扇出型半導體封裝來實施。將參照圖20至圖27進行闡述以幫助理解所述扇出型半導體封裝。
圖20是示意性地示出電子裝置系統的實例的方塊圖。
參照圖20，電子裝置1000容置主板（或母基板）1010。主板1010物理連接至及/或電性連接至晶片相關組件1020、網路相關組件1030及其他組件1040。所述組件亦與任何其他電子組件（隨後將闡述）加以組合，以形成各種訊號線1090。
晶片相關組件1020包括：記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如，唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；邏輯晶片，例如類比至數位轉換器（analog-to-digital converter）、應用專用積體電路（application-specific IC，ASIC）等，但晶片相關組件1020並非僅限於此而是亦可包括任何其他類型的晶片相關電子組件。此外，該些電子組件1020可彼此組合。
網路相關構件1030可包括以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical and Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（電氣及電子工程師學會802.16家族等）、電氣及電子工程師學會802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料全球行動通訊系統環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communication，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦包括多種無線標準或協定或者有線標準或協定中的任何其他標準或協定。此外，網路相關組件1030可與晶片相關電子組件1020進行組合。
其他組件1040包括高頻電感器、鐵氧體電感器、功率電感器、鐵氧體珠粒、低溫共燒陶瓷（Low Temperature Co-Fired Ceramic，LTCC）、電磁干擾（Electro Magnetic Interference，EMI）濾波器及多層式陶瓷電容器（Multilayer Ceramic Capacitor，MLCC）等，但並非僅限於此且可包括各種其他用途的被動組件。亦應理解，其他組件1040可結合晶片相關電子組件1020及/或網路相關電子組件1030而彼此組合。
根據電子裝置1000的類型，電子裝置1000可包括可物理連接至及/或電性連接至主板1010或者可不物理連接至及/或不電性連接至主板1010的其他電子組件。所述其他電子組件包括例如照相機1050、天線1060、顯示器1070、電池1080、音訊編解碼器（未示出）、視訊編解碼器（未示出）、功率放大器（未示出）、羅盤（未示出）、加速度計（未示出）、陀螺儀（未示出）、揚聲器（未示出）、大容量儲存裝置（例如，硬碟驅動機）（未示出）、光碟（compact disk，CD）（未示出）、數位多功能光碟（digital versatile disk，DVD）（未示出）等。然而，所述其他電子組件並非僅限於此，且根據電子裝置1000的類型而定可包括各種用途的其他電子組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板電腦（tablet）、膝上型電腦、隨身型易網機（netbook）、電視、視訊遊戲（video game）、智慧型手錶、汽車等。然而，電子裝置1000並非僅限於此，且可為處理資料的任何其他電子裝置。
圖21是示意性地示出電子裝置的實例的立體圖。
參照圖21，電子裝置可為例如智慧型電話1100。射頻積體電路（RF IC）可以半導體封裝形式應用於智慧型電話1100，且天線可以基板或模組的形式應用。由於射頻積體電路與天線在智慧型電話1100中電性連接，因此天線訊號可在各種方向上輻射R。包括射頻積體電路的半導體封裝及包括天線的基板或模組可以各種形式應用於例如智慧型電話等電子裝置中。
一般而言，半導體晶片中整合有諸多微電子電路，但半導體晶片自身可能無法充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，而是被封裝以使得在電子裝置中以封裝狀態使用半導體晶片。
需要進行半導體封裝的原因在於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異。具體而言，在半導體晶片的情形中，連接墊的尺寸及連接墊之間的間距是非常小的。同時，在電子裝置中所使用的主板的情形中，電子組件安裝墊的尺寸及電子組件安裝墊之間的間距較半導體晶片的規格大得多。因此，可能難以將半導體晶片直接安裝於此種主板上，且需要可緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
根據結構及用途，由此種封裝技術製造的半導體封裝可分類為扇入型半導體封裝及扇出型半導體封裝。
在下文中，將參照附圖詳細地闡述所述扇入型半導體封裝及所述扇出型半導體封裝。
圖22是示意性地示出扇入型半導體在封裝前及封裝後狀態的剖視圖。
圖23是示意性地示出扇入型半導體封裝的封裝製程的剖視圖。
參照圖22及圖23，半導體晶片2220可為例如裸露的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，其包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁（Al）等導電材料；以及例如氧化物膜或氮化物膜等鈍化膜2223，形成於本體2221的一個表面上且覆蓋連接墊2222的至少一部分。此處，由於連接墊2222非常小，因此積體電路甚至難以安裝於中級印刷電路板(medium-level PCB)上，更不用說安裝於電子裝置的主板等上了。
根據半導體晶片2220的尺寸，為對連接墊2222進行重配線，在半導體晶片2220上形成連接構件2240。可藉由以下方式來形成連接構件2240：使用例如感光絕緣樹脂（photosensitive insulating resin，PID）等絕緣材料在半導體晶片2220上形成絕緣層2241；形成敞露出連接墊2222的通孔孔洞2243h；以及隨後形成配線圖案2242及通孔2243。此後，形成保護連接構件2240的鈍化層2250，形成開口2251，且隨後形成凸塊下金屬化層2260等。亦即，藉由一系列製程，製造出包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬化層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可為半導體晶片的連接墊（例如輸入/輸出（input/output，I/O）端子）均設置於裝置內部的封裝形式，可具有良好的電性性質且可利用低成本進行生產。因此，諸多將設置於智慧型電話中的裝置是以扇入型半導體封裝的形式製造且正朝著達成小的尺寸及快的訊號傳輸的方向發展。
然而，在扇入型半導體封裝中，輸入/輸出端子中的所有者均必須設置於半導體晶片內，因而存在諸多空間限制。因此，此種結構難以應用於具有大量輸入/輸出端子的半導體晶片或具有小的尺寸的半導體晶片。另外，由於所述弱點，扇入型半導體封裝可能無法直接安裝於電子裝置的主板上。儘管藉由重配線製程（rewiring process）增大了半導體晶片的輸入/輸出端子的尺寸及間距，然而所述輸入/輸出端子可能不具有足以在電子裝置的主板上直接進行安裝的尺寸及間距。
圖24是示意性地示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上的情形的剖視圖。
圖25是示意性地示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上的情形的剖視圖。
參照圖19及圖20，扇入型半導體封裝2200的半導體晶片2220的連接墊2222（即，輸入/輸出端子）藉由中介基板2301再次重配線，且安裝在中介基板2301上的扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。此處，電性連接結構2270等可藉由底部填充樹脂2280等來固定，且外側可被覆蓋以模塑材料2290等。或者，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可在嵌入狀態下，由中介基板2302再次重配線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
藉由此方式，由於扇入型半導體封裝難以直接安裝於電子裝置的主板上，因此扇入型半導體封裝可安裝於單獨的中介基板上且接著再次藉由封裝製程而安裝於電子裝置的主板上，抑或可嵌入中介基板中並安裝於電子裝置的主板上。
圖26是示出扇出型半導體封裝的示意圖的剖視圖。
參照圖21，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側是由包封體2130保護，且半導體晶片2120的連接墊2122是藉由連接構件2140而朝半導體晶片2120的外側進行重配線。此處，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬化層2160。電性連接結構2107可進一步形成於凸塊下金屬化層2160上。半導體晶片2120可為包括本體2121、連接墊2122、鈍化膜（未示出）等的積體電路。連接構件2140可包括絕緣層2141、形成於絕緣層2241上的重配線層2142及將連接墊2122與重配線層2142電性連接的通孔2143。
如上所述，扇出型半導體封裝呈輸入/輸出端子藉由形成於半導體晶片上的連接構件而進行重配線並甚至設置於所述半導體晶片的外側上的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子須設置於半導體晶片內，且因此，若裝置尺寸減小，則須減小球尺寸及節距，且因此可能無法使用標準化球佈局（standardized ball layout）。相比之下，在扇出型半導體封裝中，由於輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重配線並甚至設置於半導體晶片的外側上，因此儘管所述半導體晶片的尺寸減小，然而可照樣使用標準化球佈局。因此，扇出型半導體封裝可甚至在不使用下文中所闡述的單獨的中介基板的情況下安裝於電子裝置的主板上。
圖27是示意性地示出扇出型半導體封裝安裝於電子裝置的主板上的情形的剖視圖。
參照圖27，扇出型半導體封裝2100可經由電性連接結構2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100可包括可在半導體晶片2120上將連接墊2122重配線至超過半導體晶片2120的尺寸的扇出區域的連接構件2140，因此可照樣使用標準化球佈局，且因此，扇出型半導體封裝2100可甚至在不使用單獨的中介基板等的情況下安裝於電子裝置的主板2500上。
藉由此方式，由於扇出型半導體封裝可甚至在不使用單獨的中介基板的情況下安裝於電子裝置的主板上，因此扇出型半導體封裝的厚度可小於使用中介基板的扇入型半導體封裝的厚度，從而達成小的尺寸及小的厚度。另外，由於扇出型半導體封裝具有優異的熱性質及電性性質，因此扇出型半導體封裝尤其適合用於行動產品。另外，扇出型半導體封裝可被達成為較使用印刷電路板的一般疊層封裝（package-on-package，POP）類型更小型的形式，且可解決因彎折（bowing）現象而產生的問題。
同時，所述扇出型半導體封裝指代用於將半導體晶片安裝於電子裝置的主板上且保護所述半導體晶片不受外部影響的封裝技術，且在概念上不同於具有不同規格、目的等的印刷電路板（例如中介基板），且所述印刷電路板中嵌入有扇入型半導體封裝。
如上所述，根據本揭露中的例示性實施例，藉由使用提供能夠輕易確保天線效能的環境的天線封裝，所述天線模組可改善射頻（RF）訊號在第一方向上的傳輸及接收效能、可輕易地微型化，並可改善所述射頻訊號在第二方向上的傳輸及接收效能。
儘管以上已示出及闡述例示性實施例，然而對於熟習此項技術者而言應顯而易見，在不背離如由隨附申請專利範圍所界定的本揭露的範圍的條件下，可作出潤飾及變動。
100、100a、100b、100c、100d、100j‧‧‧天線封裝
110-1、110-2、110-3、110-4、110-5、110-6、110-7、110-8、110-9‧‧‧指向器構件
110a、110b、110c、110d、110e、110f、110g、110h、110i、110j、110k、110l、110m、110n、110o、110p‧‧‧指向器構件
115a、115b、115c、115e、115f、115h、115i、115j‧‧‧天線構件
120a、120b、120c、120f、120g、120h、120i、120j‧‧‧饋通孔
125f、125g、125h、125j、290a、290h、290i、340a、340c、2170、2270‧‧‧電性連接結構
130a、130b、130c‧‧‧介電層
130d‧‧‧空腔
130e、130f、130g、140、140a、140b、140d、140e、140f、140g、140h、140i、140j、140k、140l‧‧‧介電層
140c‧‧‧介電構件
145h、145i、145j‧‧‧第二介電層
150、150a、150b、150c、150g、150h、150i、150j‧‧‧包封構件
160、160-1、160-2、160-3、160-4、160-6、160-7、160-8、160-9、160a、160b、160c、160d、160e、160f、160g、160h、160i、160j、160k、160l、160m、160n、160o、160p‧‧‧鍍覆構件
165k‧‧‧晶片天線反射器構件
165l‧‧‧晶片天線指向器構件
170、170c、170d、170e、170f、170g、170h、170i、370d、370e、370f、370g‧‧‧晶片天線
171、171a、171c、171h、171i、171j、171k、171l‧‧‧第一電極
171b、172、172a、172c、172h、172i、172j、172k、172l‧‧‧第二電極
171d‧‧‧饋通孔
171e、171f、171g‧‧‧切割本體
172d、172e、172f、172g、173d、174f、174g‧‧‧通孔鍍覆本體
173、173c、173h、173i、173k、173l‧‧‧介電體
175c、175d‧‧‧偶極天線
180c‧‧‧第二被動組件
181c‧‧‧第一端子
182c‧‧‧第二端子
183c‧‧‧被動組件本體
190-1、190-2、190-3、190-4、190-5、190-6、190-7、190-8、190-9‧‧‧屏蔽通孔
200、200a、200b、200c、200h、200i、200j、200k、200l、2140、2240‧‧‧連接構件
210、210a、210b、210c、210h、210i、210j、210k、210l、310a、310h‧‧‧配線層
220、220a、220b、220c、220h、220i、220j、280a、280h、2141、2241‧‧‧絕緣層
230、230b、230c、230h、230i、230j‧‧‧配線通孔
240、240b、240c、240h、240i、240j、330a、2122、2222‧‧‧連接墊
250、250c、250h、250j、285a、285h、2150、2250‧‧‧鈍化層
300a、300c、300h、301b、301j‧‧‧積體電路
302b、302j‧‧‧電源管理積體電路
305a、305c、305h、2130‧‧‧包封體
305d、305e、305f、305g‧‧‧包封構件
306a、307a‧‧‧容置空間
310c‧‧‧主動面
320a、320c‧‧‧下端配線層
330c‧‧‧金屬構件
350a、350h、351b、352b、353b、351j、352j、353j‧‧‧被動組件
355a、355h、355j‧‧‧支撐構件
356a、356h‧‧‧核心介電層
359a、359h‧‧‧核心配線層
360a、360c、360h‧‧‧核心通孔
365a、365h、370a、370h‧‧‧核心鍍覆構件
371a‧‧‧第三電極
372a‧‧‧第四電極
373a‧‧‧第二介電體
380h‧‧‧膜
1000‧‧‧電子裝置
1010、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧照相機
1060‧‧‧天線
1070‧‧‧顯示器
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
2100‧‧‧扇出型半導體封裝
2120‧‧‧半導體晶片
2121‧‧‧本體
2142‧‧‧重配線層
2143、2243‧‧‧通孔
2160‧‧‧凸塊下金屬化層
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2223‧‧‧鈍化膜
2242‧‧‧配線圖案
2243h‧‧‧通孔孔洞
2251‧‧‧開口
2260‧‧‧凸塊下金屬化層
2280‧‧‧底部填充樹脂
2290‧‧‧模塑材料
2301、2302‧‧‧中介基板
R‧‧‧輻射
x、y、z‧‧‧方向軸
結合附圖閱讀以下詳細說明，將更清楚地理解本揭露的以上及其他態樣、特徵以及其他優點，在附圖中： 圖1是示出根據本揭露中的例示性實施例的天線模組的實例及晶片天線的實例的圖式。 圖2是示出根據本揭露中的例示性實施例的天線封裝的實例的立體圖。 圖3是示出根據本揭露中的例示性實施例的天線模組的另一實例的圖式。 圖4是示出根據本揭露中的例示性實施例的積體電路（IC）封裝的實例的圖式。 圖5是示出其中積體電路封裝與連接構件彼此耦合的天線模組的實例的圖式。 圖6是示出根據本揭露中的例示性實施例的晶片天線的另一實例的圖式。 圖7A是示出根據本揭露中的例示性實施例的天線模組的另一實例的圖式。 圖7B是示出用於調整晶片天線的頻帶的第二被動組件的圖式。 圖7C是示出天線封裝中設置有晶片天線的一部分的圖式。 圖7D是示出天線封裝中設置有晶片天線的一部分的圖式。 圖8A至圖8E是示出根據本揭露中的例示性實施例的天線模組的第一製造方法的實例的圖式。 圖9A至圖9E是示出根據本揭露中的例示性實施例的天線模組的第二製造方法的實例的圖式。 圖10A至圖10G是示出根據本揭露中的例示性實施例的天線模組的第三製造方法的實例的圖式。 圖11是示出根據本揭露中的例示性實施例，製造晶片天線的製程的實例的第一步驟的示意圖。 圖12A及圖12B是示出根據本揭露中的例示性實施例，製造晶片天線的製程的實例的第二步驟的示意圖。 圖13A及圖13B是示出根據本揭露中的例示性實施例，製造晶片天線的製程的實例的第三步驟的示意圖。 圖14是示出根據本揭露中的例示性實施例，製造晶片天線的製程的實例的第四步驟的示意圖。 圖15是示出根據本揭露中的例示性實施例，製造晶片天線的製程的另一實例的示意圖。 圖16A是示出根據本揭露中的例示性實施例，製造積體電路封裝的製程的實例的第一步驟的示意圖。 圖16B是示出根據本揭露中的例示性實施例，製造積體電路封裝的製程的實例的第二步驟的示意圖。 圖16C是示出根據本揭露中的例示性實施例，製造積體電路封裝的製程的實例的第三步驟的示意圖。 圖16D是示出根據本揭露中的例示性實施例，製造積體電路封裝的製程的實例的第四步驟的示意圖。 圖16E是示出根據本揭露中的例示性實施例，製造積體電路封裝的製程的實例的第五步驟的示意圖。 圖16F是示出根據本揭露中的例示性實施例，製造積體電路封裝的製程的實例的第六步驟的示意圖。 圖16G是示出根據本揭露中的例示性實施例，製造積體電路封裝的製程的實例的第七步驟的示意圖。 圖17是示出根據本揭露中的例示性實施例的天線模組的實例的上表面的示意圖。 圖18是示出根據本揭露中的例示性實施例的天線模組的另一實例的上表面的示意圖。 圖19A至圖19C是立體圖，各自示出根據本揭露中的例示性實施例的天線封裝的空腔的實例。 圖20是示出電子裝置系統的實例的示意性方塊圖。 圖21是示出電子裝置的實例的示意性立體圖。 圖22是示出扇入型半導體封裝在封裝前及封裝後狀態的示意性剖視圖。 圖23是示出扇入型半導體封裝的封裝製程的示意性剖視圖。 圖24是示出扇入型半導體封裝安裝於中介基板（interposer substrate）上且最終安裝於電子裝置的主板上的情形的示意性剖視圖。 圖25是示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上的情形的示意性剖視圖。 圖26是示出扇出型半導體封裝的示意性剖視圖。 圖27是示出扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。

Claims (19)

  1. 一種天線模組，包括： 連接構件，包括至少一個配線層及至少一個絕緣層； 積體電路，設置於所述連接構件的第一表面上，且電性連接至所述至少一個配線層； 天線封裝，設置於所述連接構件的第二表面上，且包括介電層、多個天線構件及多個饋通孔，所述多個天線構件被配置成傳輸及/或接收第一射頻訊號，所述多個饋通孔中的每一者的第一端電性連接至所述多個天線構件中的每一者，且所述多個饋通孔中的每一者的第二端電性連接至所述至少一個配線層的對應配線； 其中所述天線封裝更包括晶片天線，所述晶片天線包括介電體以及分別設置於所述介電體的第一表面及第二表面上的第一電極及第二電極， 其中所述晶片天線被設置成與所述介電層內的所述多個饋通孔間隔開，使得所述第一電極或所述第二電極中的至少一者電性連接至所述至少一個配線層的對應配線，且所述晶片天線被配置成傳輸及/或接收第二射頻訊號。
  2. 如申請專利範圍第1項所述的天線模組，其中所述介電體具有較所述至少一個絕緣層的介電常數大的介電常數Dk。
  3. 如申請專利範圍第2項所述的天線模組，其中所述介電層具有較所述至少一個絕緣層的所述介電常數大的介電常數且具有較所述介電體的所述介電常數Dk小的介電常數。
  4. 如申請專利範圍第1項所述的天線模組，其中所述介電層被設置成環繞所述多個饋通孔中的每一者的側表面，且具有較所述至少一個絕緣層的高度高的高度。
  5. 如申請專利範圍第1項所述的天線模組，其中所述晶片天線被設置成使得所述介電體的所述第一表面及所述第二表面的法線方向不同於自所述多個饋通孔的一端延伸至另一端的方向。
  6. 如申請專利範圍第1項所述的天線模組，其中所述天線封裝更包括鍍覆構件，所述鍍覆構件在所述多個饋通孔與所述晶片天線之間進行阻隔，且被設置成環繞所述多個饋通孔中的每一者，且 所述鍍覆構件的一部分朝向所述連接構件的所述第二表面上的所述多個饋通孔中的至少一者延伸。
  7. 如申請專利範圍第1項所述的天線模組，其中所述天線封裝更包括晶片天線反射器構件，所述晶片天線反射器構件設置於所述多個饋通孔與所述晶片天線之間，且 所述第一電極設置於所述晶片天線反射器構件與所述第二電極之間，並且所述第一電極具有較所述晶片天線反射器構件的表面小且較所述第二電極的表面大的表面。
  8. 如申請專利範圍第1項所述的天線模組，其中所述天線封裝包括晶片天線指向器構件，且 所述第二電極設置於所述晶片天線指向器構件與所述第一電極之間，並且所述第二電極具有較所述晶片天線指向器構件的表面大且較所述第一電極的表面小的表面。
  9. 如申請專利範圍第1項所述的天線模組，其中所述天線封裝更包括： 包封構件，設置於所述介電層上；以及 多個指向器構件，各自設置於所述多個天線構件的對應天線構件與所述包封構件之間。
  10. 如申請專利範圍第9項所述的天線模組，其中所述包封構件的一部分與所述晶片天線接觸。
  11. 如申請專利範圍第9項所述的天線模組，更包括： 包封體，包封所述積體電路的至少一部分， 其中所述介電體具有較所述包封體的介電常數大且較所述包封體構件的介電常數大的介電常數。
  12. 如申請專利範圍第1項所述的天線模組，更包括： 被動組件，設置於所述連接構件的所述第一表面上，並電性連接至所述至少一個配線層的對應配線；以及 包封體，包封所述積體電路及所述被動組件的至少一些部分。
  13. 如申請專利範圍第12項所述的天線模組，其中所述晶片天線的所述第一電極電性連接至所述積體電路，且 所述晶片天線的所述第二電極電性連接至所述被動組件。
  14. 如申請專利範圍第1項所述的天線模組，更包括： 支撐構件，設置於所述連接構件的所述第一表面上且提供容置空間；以及 被動組件，設置於所述容置空間中並電性連接至所述至少一個配線層的對應配線。
  15. 如申請專利範圍第1項所述的天線模組，更包括： 支撐構件，設置於所述連接構件的所述第一表面上以環繞所述積體電路，且包括電性連接至所述至少一個配線層的對應配線的至少一個核心通孔；以及 核心鍍覆構件，設置於所述支撐構件的側表面上以環繞所述積體電路的側表面。
  16. 如申請專利範圍第15項所述的天線模組，其中所述積體電路被配置成自所述核心通孔接收基礎訊號並基於所述基礎訊號產生毫米波頻帶的所述第一射頻訊號及所述第二射頻訊號。
  17. 如申請專利範圍第1項所述的天線模組，更包括： 支撐構件，設置於所述連接構件的所述第一表面上且提供容置空間；以及 第二晶片天線，設置於所述容置空間中，所述第二晶片天線包括第二介電體及設置於所述第二介電體的第一表面及第二表面上的第三電極及第四電極，且所述第二晶片天線被配置成傳輸及/或接收第三射頻訊號。
  18. 一種天線模組，包括： 連接構件，包括至少一個配線層及至少一個絕緣層； 積體電路，設置於所述連接構件的第一表面上，且電性連接至所述至少一個配線層； 天線封裝，設置於所述連接構件的第二表面上，且包括介電層、多個天線構件及多個饋通孔，所述多個天線構件被配置成傳輸及/或接收第一射頻訊號，所述多個饋通孔中的每一者的第一端電性連接至所述多個天線構件中的每一者，且所述多個饋通孔中的每一者的第二端電性連接至所述至少一個配線層的對應配線；以及 晶片天線，包括介電體以及分別設置於所述介電體的第一表面及第二表面上的第一電極及第二電極， 其中所述晶片天線設置於所述連接構件的所述第一表面上使得所述第一電極或所述第二電極中的至少一者電性連接至所述至少一個配線層的對應配線，且所述晶片天線被配置成傳輸及/或接收第二射頻訊號。
  19. 如申請專利範圍第18項所述的天線模組，其中所述介電層被設置成環繞所述多個饋通孔中的每一者的側表面，所述介電層具有較所述至少一個絕緣層的高度高的高度，且所述介電層具有較所述介電體的介電常數小的介電常數。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10460987B2 (en) * 2017-05-09 2019-10-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package device with integrated antenna and manufacturing method thereof
KR102028714B1 (ko) * 2017-12-06 2019-10-07 삼성전자주식회사 안테나 모듈 및 안테나 모듈 제조 방법
US10665537B2 (en) * 2018-03-29 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and manufacturing method thereof
US10366966B1 (en) * 2018-05-17 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing integrated fan-out package
US11081453B2 (en) * 2018-07-03 2021-08-03 Mediatek Inc. Semiconductor package structure with antenna
US11139551B2 (en) * 2018-09-18 2021-10-05 Samsung Electro-Mechanics Co., Ltd. Chip antenna module
US10971798B2 (en) * 2018-10-18 2021-04-06 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
KR102160035B1 (ko) * 2018-11-06 2020-09-25 삼성전자주식회사 반도체 패키지
US10825782B2 (en) * 2018-12-27 2020-11-03 Micron Technology, Inc. Semiconductor packages and associated methods with solder mask opening(s) for in-package ground and conformal coating contact
KR102593888B1 (ko) * 2019-06-13 2023-10-24 삼성전기주식회사 안테나 모듈 및 이를 포함하는 전자기기
US11244913B2 (en) * 2019-06-18 2022-02-08 Mediatek Inc. Semiconductor package
KR102207150B1 (ko) * 2019-06-26 2021-01-25 삼성전기주식회사 안테나 장치
US11049802B2 (en) * 2019-07-18 2021-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
KR20210061576A (ko) * 2019-11-20 2021-05-28 삼성전기주식회사 안테나 장치
CN110867662B (zh) * 2019-11-21 2021-06-08 Oppo广东移动通信有限公司 天线封装模组和电子设备
CN110854507B (zh) * 2019-11-21 2021-08-03 Oppo广东移动通信有限公司 天线封装模组和电子设备
US11503704B2 (en) * 2019-12-30 2022-11-15 General Electric Company Systems and methods for hybrid glass and organic packaging for radio frequency electronics
CN111262003B (zh) * 2020-01-22 2021-09-14 Oppo广东移动通信有限公司 天线封装模组和电子设备
CN111276800B (zh) * 2020-02-04 2021-10-22 Oppo广东移动通信有限公司 双频毫米波天线模组和电子设备
KR20210119656A (ko) * 2020-03-25 2021-10-06 삼성전기주식회사 안테나 모듈
KR20220006784A (ko) * 2020-07-09 2022-01-18 삼성전기주식회사 안테나 모듈
US11670836B2 (en) 2020-10-29 2023-06-06 Advanced Semiconductor Engineering, Inc. Semiconductor device package
KR20220066536A (ko) * 2020-11-16 2022-05-24 삼성전기주식회사 안테나 장치
US11811131B2 (en) * 2020-12-23 2023-11-07 Advanced Semiconductor Engineering, Inc. Antenna module
KR20220095660A (ko) * 2020-12-30 2022-07-07 삼성전기주식회사 안테나 기판
US20230014567A1 (en) * 2021-07-14 2023-01-19 Qualcomm Incorporated Package substrate employing integrated slot-shaped antenna(s), and related integrated circuit (ic) packages and fabrication methods
US11894314B2 (en) * 2021-09-10 2024-02-06 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming semiconductor package with RF antenna interposer having high dielectric encapsulation
TWI788237B (zh) * 2022-03-07 2022-12-21 矽品精密工業股份有限公司 電子封裝件及其製法與天線模組及其製法
WO2023217856A1 (en) 2022-05-10 2023-11-16 Telefonaktiebolaget Lm Ericsson (Publ) Device, and method of manufacture of a device

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003309483A (ja) * 2002-04-16 2003-10-31 Mitsubishi Electric Corp 高周波モジュール，アクティブフェーズドアレーアンテナ及び通信装置
JP2005086603A (ja) * 2003-09-10 2005-03-31 Tdk Corp 電子部品モジュールおよびその製造方法
JP4479606B2 (ja) 2005-06-28 2010-06-09 Ｔｄｋ株式会社 アンテナ装置
US7518229B2 (en) * 2006-08-03 2009-04-14 International Business Machines Corporation Versatile Si-based packaging with integrated passive components for mmWave applications
US7692590B2 (en) 2008-02-20 2010-04-06 International Business Machines Corporation Radio frequency (RF) integrated circuit (IC) packages with integrated aperture-coupled patch antenna(s)
US7696930B2 (en) * 2008-04-14 2010-04-13 International Business Machines Corporation Radio frequency (RF) integrated circuit (IC) packages with integrated aperture-coupled patch antenna(s) in ring and/or offset cavities
KR100930618B1 (ko) 2009-02-09 2009-12-09 (주)파트론 이중 평행판 형태의 내장형 칩 안테나 구조
US8633858B2 (en) * 2010-01-29 2014-01-21 E I Du Pont De Nemours And Company Method of manufacturing high frequency receiving and/or transmitting devices from low temperature co-fired ceramic materials and devices made therefrom
US8451618B2 (en) 2010-10-28 2013-05-28 Infineon Technologies Ag Integrated antennas in wafer level package
US8476115B2 (en) 2011-05-03 2013-07-02 Stats Chippac, Ltd. Semiconductor device and method of mounting cover to semiconductor die and interposer with adhesive material
US8901688B2 (en) 2011-05-05 2014-12-02 Intel Corporation High performance glass-based 60 ghz / mm-wave phased array antennas and methods of making same
JP5971566B2 (ja) * 2011-12-07 2016-08-17 パナソニックＩｐマネジメント株式会社 無線モジュール
US9711465B2 (en) * 2012-05-29 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Antenna cavity structure for integrated patch antenna in integrated fan-out packaging
US9153542B2 (en) * 2012-08-01 2015-10-06 Advanced Semiconductor Engineering, Inc. Semiconductor package having an antenna and manufacturing method thereof
US9166284B2 (en) 2012-12-20 2015-10-20 Intel Corporation Package structures including discrete antennas assembled on a device
US9806422B2 (en) * 2013-09-11 2017-10-31 International Business Machines Corporation Antenna-in-package structures with broadside and end-fire radiations
KR102056411B1 (ko) 2014-02-28 2019-12-16 삼성전자주식회사 무선 통신 시스템에서 빔 영역을 확장하기 위한 방법 및 장치
US9620464B2 (en) * 2014-08-13 2017-04-11 International Business Machines Corporation Wireless communications package with integrated antennas and air cavity
KR102117473B1 (ko) * 2015-03-18 2020-06-01 삼성전기주식회사 실장 기판 모듈, 안테나 장치 및 실장 기판 모듈 제조 방법
KR20170043427A (ko) * 2015-10-13 2017-04-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
KR102450576B1 (ko) * 2016-01-22 2022-10-07 삼성전자주식회사 전자 부품 패키지 및 그 제조방법
JP6524986B2 (ja) * 2016-09-16 2019-06-05 株式会社村田製作所 高周波モジュール、アンテナ付き基板、及び高周波回路基板
US10685924B2 (en) * 2017-08-24 2020-06-16 Qualcomm Incorporated Antenna-on-package arrangements

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