TW201926089A

TW201926089A - 疊對誤差校正方法

Info

Publication number: TW201926089A
Application number: TW106140835A
Authority: TW
Inventors: 楊証皓; 劉恩銓; 徐筱淋; 張嘉鴻; 翁堂鈞; 陳彥溥
Original assignee: 聯華電子股份有限公司
Priority date: 2017-11-23
Filing date: 2017-11-23
Publication date: 2019-07-01
Also published as: TWI741079B

Abstract

一種疊對誤差校正方法，用於一積體電路設計，此方法包括下列步驟。輸入一積體電路佈局至一模擬器中，積體電路佈局包括一對標記圖案以及一對元件圖案，其中該對標記圖案疊置於一測試區，該對元件圖案疊置於一元件佈局區。模擬器產生一第一空白區圖案以及一第二空白區圖案，第一空白區圖案圍繞該對標記圖案，第二空白區圖案圍繞該對元件圖案。模擬器計算該對標記圖案的一疊對誤差以及該對元件圖案的一疊對誤差。模擬器藉由改變第一空白區圖案以使該對標記圖案的疊對誤差與該對元件圖案的疊對誤差間的一變異量最小化。

Description

疊對誤差校正方法

本發明是有關於一種校正方法，且特別是有關於一種疊對誤差校正方法。

在半導體製程中，光微影製程是將積體電路佈局圖轉移至半導體晶片上的重要步驟。一般而言，在半導體製程中，由積體電路設計公司(IC design house)所提供之電路佈局圖必須先被分割成多層的設計佈局，並被分別製作在對應的光罩上以形成光罩佈局圖。各光罩佈局圖的圖案可以藉由光微影製程而被轉移到半導體晶片上的光阻層內，並經由相對應的蝕刻、沉積、摻雜等製程，以製得所需的半導體元件。

隨著積體電路的積集度(integration)不斷提昇，關於各光罩佈局圖間的疊對量測也愈加受到重視。舉例來說，為了連接位於晶片上不同階層的內連線（interconnection），一般會利用通孔插塞(via)或接觸結構(contact)等互連結構來達成。由於內連線和插塞或接觸結構一般係位於不同階層，為了使上、下層結構能準確設置在預定之位置，因此在光微影製程時必須進行上、下層結構之疊對（overlay）。

然而，現有疊對量測技術仍有待改善之處。舉例來說，受限於量測偏差，其所得之數值往往會偏離於上、下層結構間的實際相對位置數值，使得量測結果具有疊對誤差（overlay error）。

此外，光微影製程中元件圖案層間的疊對誤差與相對應的標記圖案層間的疊對誤差，也會因量測偏差而影響元件圖案精確度的檢測結果，以致於無法真正反應出電路佈局區中元件圖案的疊對誤差值。

有鑑於此，有必要提供一種改良式的疊對誤差校正方法，以提升量測結果的準確度。

本發明係有關於一種疊對誤差校正方法，用以提升量測結果的準確度。

根據本發明之一方面，提出一種疊對誤差校正方法，用於一積體電路設計，此方法包括下列步驟。輸入一積體電路佈局至一模擬器中，該積體電路佈局包括一對標記圖案以及一對元件圖案，其中該對標記圖案疊置於一測試區，該對元件圖案疊置於一元件佈局區。產生一第一空白區圖案以及一第二空白區圖案，該第一空白區圖案圍繞該對標記圖案，該第二空白區圖案圍繞該對元件圖案。計算該對標記圖案的一疊對誤差以及該對元件圖案的一疊對誤差。藉由改變該第一空白區圖案以使該對標記圖案的該疊對誤差與該對元件圖案的該疊對誤差間的一變異量最小化。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

依照本發明之一實施例，本發明之疊對誤差校正方法可用於一積體電路設計中，藉由模擬積體電路佈局中疊對標記圖案（overlay mark patterns）以及疊對元件圖案（overlay cell patterns），並分析疊對標記圖案的疊對誤差與疊對元件圖案的疊對誤差。當疊對標記圖案的疊對誤差與疊對元件圖案的疊對誤差間存在一變異量（deviation）時，藉由改變圍繞疊對標記圖案的一空白區圖案（dummy pattern），以使疊對標記圖案的疊對誤差與疊對元件圖案的疊對誤差間的變異量最小化。

依照本發明一實施例，本發明之疊對誤差校正方法藉由改變圍繞疊對標記圖案的一空白區圖案的線寬、線距、形狀或上述之組合，以使疊對標記圖案的疊對誤差與疊對元件圖案的疊對誤差間的變異量最小化。

以下係提出實施例進行詳細說明，實施例僅用以作為範例說明，並非用以限縮本發明欲保護之範圍。以下是以相同/類似的符號表示相同/類似的元件做說明。

請參照第1圖，其繪示依照本發明一實施例中疊對標記與疊對元件之疊對誤差的示意圖。半導體基板100A上具有一第一層圖案110以及一第二層圖案120。第一層圖案110包括利用光微影製程形成的第一標記圖案112、第一元件圖案116、圍繞第一標記圖案112的第一空白區圖案114以及圍繞第一元件圖案116的第二空白區圖案118。此外，第二層圖案120包括利用光微影製程形成的第二標記圖案122、第二元件圖案126、圍繞第二標記圖案122的第一空白區圖案124以及圍繞第二元件圖案126的第二空白區圖案128。

上述第一、第二標記圖案112、122不限定形成於半導體基板100A上，也可以被形成在其他合適材質的基板上，例如塑膠基板、玻璃基板等合適的基板。此外，層間介電層111位於第一層圖案110與第二層圖案120之間，且第一元件圖案116與第二元件圖案126之間還可藉由貫穿層間介電層111的導通插塞或接觸結構等互連結構（圖未繪示）相連通。

在本實施例中，第一標記圖案112例如由複數個標記單元（圖未繪示）所組成，第二標記圖案122例如由複數個標記單元（圖未繪示）所組成，且第一標記圖案112與第二標記圖案122疊置於一積體電路100的測試區101中，以做為一組疊對標記圖案132（參見第2A-2F圖）。第一標記圖案112與第二標記圖案122例如是繞射疊對(diffraction based overlay, DBO)圖案或影像疊對(image based overlay, IBO)圖案，本發明之疊對誤差校正方法可透過DBO偵測步驟或IBO偵測步驟，以產生相對應之疊對標記資訊，並確認不同層的相對應電路佈局中元件圖案間的疊對偏移程度，以做為校正相對應光罩位置之基礎。

此外，第一元件圖案116例如由複數個元件單元（圖未繪示）所組成，第二元件圖案126例如由複數個元件單元（圖未繪示）所組成，且第一元件圖案116與第二元件圖案126疊置於一積體電路100的元件佈局區102中，以做為一組疊對元件圖案。

在本實施例中，藉由量測疊對標記的疊對誤差與疊對元件的疊對誤差，以得到不同層的疊對標記與疊對元件的偏差位移(offset)。在本實施例中，當進行DBO或IBO偵測步驟以產生疊對標記資訊時，可能產生一些誤差(例如介電層折射率差異或邊界條件不同等所引發的量測誤差)，此將會導致不同層的標記圖案112、122間產生一定的偏差位移(offset)且不同層的元件圖案116、126間產生一定的偏差位移，如第1圖所示的疊對誤差OV1、OV2。

為了提高量測結果的準確度，以避免量測偏差而導致實際量測結果無法真正反應出電路佈局區中元件圖案的疊對誤差值，本發明藉由改變第一空白區圖案114、124，以使第一空白區圖案114、124與第二空白區圖案118、128具有不同的圖案，例如具有不同的線寬、線距、形狀或上述之組合，以校正疊對誤差。詳述如下。

請參照第2A至2F圖，其分別繪示圍繞疊對標記132的第一空白區圖案124的變化示意圖。在第2A圖中，第一空白區圖案124包括複數條第一線段1241，各第一線段1241具有一第一線寬W1且兩條第一線段1241之間具有一第一線距D1。在第2B圖中，第一空白區圖案124包括複數條第二線段1242，各第二線段1242具有一第二線寬W2且兩條第二線段1242之間具有一第一線距D1，其中第二線寬W2大於第一線寬W1，但在另一實施例中，第二線寬W2亦可小於第一線寬W1，本發明對此不加以限制。在第2C圖中，第一空白區圖案124包括複數條第二線段1242，各第二線段1242具有一第二線寬W2且兩條第二線段1242之間具有一第二線距D2，其中第二線距D2大於第一線距D1，但在另一實施例中，第二線距D2亦可小於第一線距D1，本發明對此不加以限制。

請同時參照第2A及2D圖，各第一線段1241具有一第一線寬W1且兩條第一線段1241之間具有一第一線距D1，但不同之處在於，第2A圖中的第一線段1241沿著第一延伸方向X1延伸，第2D圖中的第一線段1241沿著第二延伸方向Y1延伸，其中第一延伸方向X1與第二延伸方向Y1不同。在一實施例中，第一延伸方向X1與第二延伸方向Y1例如垂直相交或相夾一預定角度（例如45度、60度）。在第2D圖之實施例中，第一線段1241除了延伸方向不同之外，各第一線段1241的線寬以及第一線段1241間的線距亦可隨之調整，本發明對此不加以限制。

同樣，請參照第2E及2F圖，第2E圖中的線段沿著第三延伸方向X2延伸，第2F圖中的線段沿著第四延伸方向Y2延伸，第三延伸方向X2與第四延伸方向Y2不同。此外，線段除了延伸方向不同之外，在第2E及2F圖中，第一空白區圖案124包括複數條第一線段1241以及複數條第二線段1242，第一線段1241與第二線段1242相互平行且交錯排列，其中，第一線段1241具有第一線寬W1，第二線段1242具有第二線寬W2，第二線寬W2大於第一線寬W1，且第一線段1241與第二線段1242之間例如具有一第三線距D3，第三線距D3可等於上述實施例中的第一線距D1或第二線距D2，但在另一實施例中，第三線距D3亦可小於第一線距D1或第二線距D2，或第三線距D3亦可大於第一線距D1或第二線距D2。因此，上述線段的線寬以及線段間的線距亦可隨之調整，本發明對此不加以限制。

如上述第2A-2F圖中各實施例所示，在本發明中藉由設計具有相同延伸方向但不同線寬及/或不同線距的線段的第一空白區圖案124以及第二空白區圖案128，以使疊對標記的疊對誤差OV2與疊對元件的疊對誤差OV1趨於一致。或者，藉由設計具有不同延伸方向但相同線寬及/或相同線距的線段的第一空白區圖案124以及第二空白區圖案128，以使疊對標記的疊對誤差OV2與疊對元件的疊對誤差OV1趨於一致。或者，藉由設計具有不同延伸方向且不同線寬及/或不同線距的線段的第一空白區圖案124以及第二空白區圖案128，以使疊對標記的疊對誤差OV2與疊對元件的疊對誤差OV1趨於一致。或者，藉由設計具有不同延伸方向且不同形狀的線段的第一空白區圖案124以及第二空白區圖案128，以使疊對標記的疊對誤差OV2與疊對元件的疊對誤差OV1趨於一致。

上述實施例之線段雖以直線為例，但線段的形狀不限定為直線狀，亦可為S形、W形、Z形等圖案，本發明對此不加以限制。

根據上述的說明，本發明提出一種疊對誤差校正方法150。請參照第1及3圖，疊對誤差校正方法150包括下列步驟S11-S16。在步驟S11中，在積體電路設計初期或中段，輸入一積體電路佈局至一模擬器中，其中積體電路佈局包括第一及第二標記圖案112、122以及第一及第二元件圖案116、126。接著，在步驟S12中，模擬器執行一製程程序以形成第一及第二標記圖案112、122以及第一及第二元件圖案116、126於預定區域上。如第1圖所示，上述的製程程序例如是經過適當的光微影、蝕刻、沉積以及平坦化等製程後，依序產生第一及第二標記圖案112、122以及第一及第二元件圖案116、126於半導體基板100上。接著，在步驟S13中，模擬器產生一第一空白區圖案114、124以及一第二空白區圖案118、128，第一空白區圖案114、124分別圍繞疊對的第一及第二標記圖案112、122，第二空白區圖案118、128分別圍繞疊對的第一及第二元件圖案116、126。接著，在步驟S14中，模擬器計算疊對的第一及第二標記圖案112、122的一疊對誤差OV2以及疊對的第一及第二元件圖案116、126的一疊對誤差OV1。接著，在步驟S15中，模擬器分析標記圖案的疊對誤差OV2與元件圖案的疊對誤差OV1間的一變異量。在步驟S16中，當標記圖案的疊對誤差OV2與元件圖案的疊對誤差OV1間的一變異量大於一預設值時，模擬器藉由改變第一空白區圖案114、124，以使標記圖案的疊對誤差OV2與元件圖案的疊對誤差OV1間的一變異量最小化。也就是說，模擬器藉由改變第一空白區圖案114、124的線距、線寬及/或形狀，如第2A至2F圖所示，以使標記圖案的疊對誤差OV2與元件圖案的疊對誤差OV1相匹配。

上述步驟S12中，雖以模擬器執行一製程程序，以形成一對標記圖案以及一對元件圖案於預定區域上為範例說明，但在另一實施例中，亦可於製程設備執行相同的製程程序以形成該對標記圖案以及該對元件圖案於半導體基板100A上之後，再由模擬器產生一第一空白區圖案114、124以及一第二空白區圖案118、128，本發明對此不加以限制。

由上述的說明可知，本發明之疊對誤差校正方法用於校正不同層的標記圖案與不同層的元件圖案間疊對誤差的變異量，以消除因介電層折射率差異、邊界條件不同或偏軸照明技術(off axis illumination, OAI)等差異所引起的量測誤差，進而提升疊對量測的準確度。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧積體電路

101‧‧‧測試區

102‧‧‧元件佈局區

100A‧‧‧半導體基板

110‧‧‧第一層圖案

111‧‧‧層間介電層

112‧‧‧第一標記圖案

114、124‧‧‧第一空白區圖案

116‧‧‧第一元件圖案

118、128‧‧‧第二空白區圖案

120‧‧‧第二層圖案

122‧‧‧第二標記圖案

126‧‧‧第二元件圖案

132‧‧‧疊對標記圖案

150‧‧‧疊對誤差校正方法

OV1、OV2‧‧‧疊對誤差

S11-S16‧‧‧各個步驟

1241‧‧‧第一線段

1242‧‧‧第二線段

W1‧‧‧第一線寬

D1‧‧‧第一線距

W2‧‧‧第二線寬

D2‧‧‧第二線距

D3‧‧‧第三線距

X1‧‧‧第一延伸方向

Y1‧‧‧第二延伸方向

X2‧‧‧第三延伸方向

Y2‧‧‧第四延伸方向

第1圖繪示依照本發明一實施例中疊對標記與疊對元件之疊對誤差的示意圖。第2A至2F圖分別繪示圍繞疊對標記的第一空白區圖案的變化示意圖。第3圖繪示依照本發明一實施例之疊對誤差校正方法的示意圖。

Claims

一種疊對誤差校正方法，用於一積體電路設計，該方法包括：輸入一積體電路佈局至一模擬器中，該積體電路佈局包括一對標記圖案以及一對元件圖案，其中該對標記圖案疊置於一測試區，該對元件圖案疊置於一元件佈局區；該模擬器產生一第一空白區圖案以及一第二空白區圖案，該第一空白區圖案圍繞該對標記圖案，該第二空白區圖案圍繞該對元件圖案；該模擬器計算該對標記圖案的一疊對誤差以及該對元件圖案的一疊對誤差；以及該模擬器藉由改變該第一空白區圖案以使該對標記圖案的該疊對誤差與該對元件圖案的該疊對誤差間的一變異量最小化。
如申請專利範圍第1項所述的方法，其中該第一空白區圖案與該第二空白區圖案分別具有複數條線段在同一延伸方向上。
如申請專利範圍第1項所述的方法，其中該第一空白區圖案具有複數條第一線段在一第一延伸方向上，該第二空白區圖案具有複數條第二線段在第二延伸方向上，該第一延伸方向與該第二延伸方向垂直相交。
如申請專利範圍第2或3項所述的方法，其中該第一空白區圖案與該第二空白區圖案具有不同的線距。
如申請專利範圍第2或3項所述的方法，其中該第一空白區圖案與該第二空白區圖案具有不同的線寬或不同的形狀。
如申請專利範圍第1項所述的方法，其中該模擬器執行一製程程序以產生該對標記圖案以及該對元件圖案，並分析該對標記圖案的該疊對誤差與該對元件圖案的該疊對誤差間的該變異量。
如申請專利範圍第1項所述的方法，其中一製程設備執行一製程程序以產生該對標記圖案以及該對元件圖案之後，該模擬器分析該對標記圖案的該疊對誤差與該對元件圖案的該疊對誤差間的該變異量。
如申請專利範圍第6或7項所述的方法，其中該模擬器藉由改變該第一空白區圖案的線距，以使該對標記圖案的該疊對誤差與該對元件圖案的該疊對誤差相匹配。
如申請專利範圍第6或7項所述的方法，其中該模擬器藉由改變該第一空白區圖案的線寬，以使該對標記圖案的該疊對誤差與該對元件圖案的該疊對誤差相匹配。
如申請專利範圍第6或7項所述的方法，其中該模擬器藉由改變該第一空白區圖案的形狀，以使該對標記圖案的該疊對誤差與該對元件圖案的該疊對誤差相匹配。