TW201921368A - 快閃記憶體區塊報廢策略 - Google Patents

快閃記憶體區塊報廢策略

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Abstract

本文中揭示用於一快閃記憶體區塊報廢策略之裝置及技術。在一實例實施例中，回應於在一第一記憶體區塊中遇到超過一第一錯誤臨限值之一讀取錯誤而自解除該第一記憶體區塊之使用狀態。將可復原資料自該第一記憶體區塊複製至一第二記憶體區塊。在多次反覆之各者期間，抹除並程式化該第一記憶體區塊，且讀取該第一記憶體區塊之各頁面。回應於該等頁面在該多次反覆期間皆未展現超過一第二錯誤臨限值之一讀取錯誤，該第一記憶體區塊返回至使用狀態。

Description

快閃記憶體區塊報廢策略
本發明係關於一快閃記憶體，且更特定言之係關於一種快閃記憶體區塊報廢策略。
記憶體裝置通常提供為電腦或其他電子裝置中之內部半導體積體電路。存在許多不同類型之記憶體，包含揮發性記憶體及非揮發性記憶體。
揮發性記憶體需要電力來維持其資料，且其包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)或同步動態隨機存取記憶體(SDRAM)等。
非揮發性記憶體可在未被供電時保存所儲存資料，且其包含快閃記憶體、唯讀記憶體(ROM)、電可抹除可程式化ROM (EEPROM)、靜態RAM (SRAM)、可抹除可程式化ROM (EPROM)、電阻可變記憶體(諸如相變隨機存取記憶體(PCRAM)、電阻式隨機存取記憶體(RRAM)、磁阻式隨機存取記憶體(MRAM))或3D XPoint™記憶體等。
利用快閃記憶體作為廣泛範圍之電子應用的非揮發性記憶體。快閃記憶體裝置通常包含容許高記憶體密度、高可靠性及低功率消耗之一或多個群組之單電晶體浮動閘或電荷捕捉記憶體單元。
兩種常見類型之快閃記憶體陣列架構包含以配置各自之基本記憶體單元組態之邏輯形式命名的NAND架構及NOR架構。記憶體陣列之記憶體單元通常配置成一矩陣。在一實例中，陣列之一列中之各浮動閘記憶體單元之閘極耦合至一存取線(例如，一字線)。在一NOR架構中，陣列之一行中之各記憶體單元之汲極耦合至一資料線(例如，一位元線)。在一NAND架構中，陣列之一串中之各記憶體單元之汲極在一起串聯耦合(源極至汲極)於一源極線與一位元線之間。
透過解碼器存取NOR及NAND架構半導體記憶體陣列兩者，解碼器藉由選擇耦合至其等閘極之字線而啟動特定記憶體單元。在一NOR架構半導體記憶體陣列中，選定記憶體單元一旦經啟動便將其等之資料值放置於位元線上，而引起不同電流流動，此取決於一特定單元程式化之狀態。在一NAND架構半導體記憶體陣列中，將一高偏壓電壓施加至一汲極側選擇閘(SGD)線。在一指定通過電壓(例如，Vpass)驅動耦合至各群組之未選定記憶體單元之閘極的字線以將各群組之未選定記憶體單元操作為傳遞電晶體(例如，以不受其等儲存資料值限制之一方式傳遞電流)。接著，電流透過各串聯耦合之群組自源極線流動至位元線，其僅受各群組之選定記憶體單元限制，而將選定記憶體單元之當前編碼資料值放置於位元線上。
一NOR或NAND架構半導體記憶體陣列中之各快閃記憶體單元可個別或共同程式化至一個或若干程式化狀態。例如，一單位階單元(SLC)可表示兩個程式化狀態(例如，1或0)之一者，其表示一個資料位元。
然而，快閃記憶體單元亦可表示兩個以上程式化狀態之一者，此容許在不增加記憶體單元之數目之情況下製造較高密度記憶體，此係因為各單元可表示一個以上二進位數位(例如，一個以上位元)。此等單元可被稱為多狀態記憶體單元、多數位單元或多位階單元(MLC)。在某些實例中，MLC可指代每單元可儲存兩個資料位元(例如，四個程式化狀態之一者)之一記憶體單元，一三位階單元(TLC)可指代每單元可儲存三個資料位元(例如，八個程式化狀態之一者)之一記憶體單元，且一四位階單元(QLC)可每單元儲存四個資料位元。MLC在本文中在其更廣泛內容背景中使用而可指代每單元可儲存一個以上資料位元(即，可表示兩個以上程式化狀態)之任何記憶體單元。
傳統記憶體陣列係配置於一半導體基板之一表面上之二維(2D)結構。為增加一給定面積之記憶體容量且降低成本，已減小個別記憶體單元之大小。然而，個別記憶體單元之大小縮減及因此2D記憶體陣列之記憶體密度存在一技術限制。作為回應，正在發展三維(3D)記憶體結構(諸如3D NAND架構半導體記憶體裝置)以進一步增加記憶體密度且降低記憶體成本。
此等3D NAND裝置往往包含串聯耦合(例如，汲極至源極)於靠近一源極之一或多個源極側選擇閘(SGS)與靠近一位元線之一或多個汲極側選擇閘(SGD)之間的儲存單元之串。在一實例中，SGS或SGD可包含一或多個場效電晶體(FET)或金屬氧化物半導體(MOS)結構裝置等。在一些實例中，串將垂直延伸通過含有各自字線之多個垂直間隔之階層。一半導體結構(例如，一多晶矽結構)可在一串儲存單元附近延伸以形成用於串之儲存單元之一通道。在一垂直串之實例中，多晶矽結構可呈一垂直延伸支柱之形式。在一些實例中，串可「摺疊」且因此相對於一U形支柱配置。在其他實例中，多個垂直結構可彼此堆疊以形成儲存單元串之堆疊陣列。
記憶體陣列或裝置可組合在一起以形成一記憶體系統之一儲存容量(storage volume)，諸如一固態硬碟(SSD)、一通用快閃儲存(UFS™)裝置、一多媒體卡(MMC)固態儲存裝置、一嵌入式MMC裝置(eMMC™)等。可尤其使用一SSD作為一電腦之主儲存裝置，其在例如效能、大小、重量、堅固性、操作溫度範圍及功率消耗方面優於具有移動部分之傳統硬碟機。例如，SSD可具有減少之搜尋時間、延時或與磁碟機相關聯之其他延遲(例如，機電延遲等)。SSD使用諸如快閃記憶體單元之非揮發性記憶體單元來免除內部電池供應需求，因此容許磁碟機更通用且更緊湊。
一SSD可包含記憶體裝置之一編號(包含晶粒或邏輯單元之一編號(例如，邏輯單元編號或LUN))，且其可包含執行操作記憶體裝置或與外部系統介接所需之邏輯功能的一或多個處理器或其他控制器。此等SSD可包含一或多個快閃記憶體晶粒，其上包含若干記憶體陣列及周邊電路。快閃記憶體陣列可包含組織成若干實體頁面之記憶體單元之若干區塊。在許多實例中，SSD亦將包含DRAM或SRAM (或其他形式之記憶體晶粒或其他記憶體結構)。SSD可自一主機接收與記憶體操作(諸如用以在記憶體裝置與主機之間傳送資料(例如，使用者資料及相關聯完整性資料，諸如錯誤資料及位址資料等)之讀取或寫入操作，或用以自記憶體裝置抹除資料之抹除操作)相關聯之命令。
出於若干原因，快閃記憶體裝置可展現資料錯誤。例如，一記憶體單元可能未能在某一延長時段內(諸如在曝露於高溫時)保持其之先前程式化狀態。此等類型之錯誤往往被稱為「資料保持」錯誤，且區別於其他資料保持錯誤，其中若干程式化/抹除(P/E)週期已超過某一預期最大值。在其他情況中，若一記憶體單元之溫度明顯不同於在程式化單元時單元之溫度，則可能錯誤讀取該記憶體單元之狀態。此等錯誤被稱為「交叉溫度」錯誤，其等可能在一程式化週期期間之單元溫度明顯高於或低於一後續讀取週期期間之單元溫度時發生。此等錯誤在諸如在可涉及廣泛的操作溫度範圍之行動及汽車應用中可能遇到之變化的且具挑戰性的環境條件下可為普遍的。
在讀取一記憶體單元時可產生其他錯誤，此可引起附近記憶體單元之臨限電壓偏移而可能影響讀取該等附近單元之能力。因為快閃記憶體裝置之密度及速度已改良，此等「讀取干擾」錯誤已變得更成問題。
上述錯誤以及本文中未明確論述之其他錯誤可被視為固有的，此係因為其等通常因在使用記憶體裝置期間可預期之各種條件而發生。相比之下，其他記憶體單元錯誤(諸如在製造記憶體裝置期間發生之記憶體單元缺陷)本質上更具意外性或為非固有的，且因此趨於比固有錯誤更永久。
在一些實施例中，一種用於實施用於一快閃記憶體陣列之一記憶體區塊報廢策略之方法包括：回應於在該快閃記憶體陣列之一第一記憶體區塊中遇到超過一第一錯誤臨限值之一讀取錯誤：臨時解除該第一記憶體區塊之使用狀態，該第一記憶體區塊包括多個記憶體頁面；將該第一記憶體區塊之可復原資料複製至該快閃記憶體陣列之一第二記憶體區塊；在解除該第一記憶體區塊之使用狀態及該將該第一記憶體區塊之該可復原資料複製至該第二記憶體區塊之後，在多次反覆之各者期間：抹除該第一記憶體區塊；在該抹除該第一記憶體區塊之後程式化該第一記憶體區塊；在該程式化該第一記憶體區塊之後讀取該第一記憶體區塊之該多個記憶體頁面；且在該讀取該多個記憶體頁面期間判定該多個記憶體頁面之至少一者是否展現超過一第二錯誤臨限值之一讀取錯誤；及回應於在該多次反覆期間該多個記憶體頁面在該多個記憶體頁面之該讀取期間皆未展現超過該第二錯誤臨限值之一讀取錯誤而使該第一記憶體區塊返回至使用狀態。
在一些實施例中，一種資料儲存系統包括：一快閃記憶體陣列，其包括多個記憶體區塊，該多個記憶體區塊之各者包括多個記憶體頁面；一或多個硬體處理器；及一記憶體，其儲存指令，該等指令在由該一或多個硬體處理器之至少一者執行時引起該資料儲存系統執行包括以下各者之操作：回應於在該快閃記憶體陣列之一第一記憶體區塊中遇到超過一第一錯誤臨限值之一讀取錯誤：解除該第一記憶體區塊之使用狀態，該第一記憶體區塊包括多個記憶體頁面；將該第一記憶體區塊之可復原資料複製至該快閃記憶體陣列之一第二記憶體區塊；在該解除該第一記憶體區塊之使用狀態及該將該第一記憶體區塊之該可復原資料複製至該第二記憶體區塊之後，在多次反覆之各者期間：抹除該第一記憶體區塊；在該抹除該第一記憶體區塊之後程式化該第一記憶體區塊；在該程式化該第一記憶體區塊之後讀取該第一記憶體區塊之該多個記憶體頁面；且在該讀取該多個記憶體頁面期間判定該多個記憶體頁面之至少一者是否展現超過一第二錯誤臨限值之一讀取錯誤；及回應於在該多次反覆期間該多個記憶體頁面在該多個記憶體頁面之該讀取期間皆未展現超過該第二錯誤臨限值之一讀取錯誤而使該第一記憶體區塊返回至使用狀態。
在一些實施例中，一種非暫時性電腦可讀資料儲存器儲存指令，該等指令在由一資料儲存系統之一或多個硬體處理器執行時引起該資料儲存系統執行包括以下各者之操作：回應於在一快閃記憶體陣列之一第一記憶體區塊中遇到超過一第一錯誤臨限值之一讀取錯誤：解除該第一記憶體區塊之使用狀態，該第一記憶體區塊包括多個記憶體頁面；將該第一記憶體區塊之可復原資料複製至該快閃記憶體陣列之一第二記憶體區塊；在該解除該第一記憶體區塊之使用狀態及該將該第一記憶體區塊之該可復原資料複製至該第二記憶體區塊之後，在多次反覆之各者期間：抹除該第一記憶體區塊；在該抹除該第一記憶體區塊之後程式化該第一記憶體區塊；在該程式化該第一記憶體區塊之後讀取該第一記憶體區塊之該多個記憶體頁面；且在該讀取該多個記憶體頁面期間判定該多個記憶體頁面之至少一者是否展現超過一第二錯誤臨限值之一讀取錯誤；及回應於在該多次反覆期間該多個記憶體頁面在該多個記憶體頁面之該讀取期間皆未展現超過該第二錯誤臨限值之一讀取錯誤而使該第一記憶體區塊返回至使用狀態。
在下文中描述之至少一些實例實施例中，可測試一記憶體區塊以判定記憶體區塊所展現之讀取錯誤是具有一暫時性還是更永久性質。若記憶體區塊中遇到之讀取錯誤超過一特定臨限值或位準，則可將來自該記憶體區塊之至少一些資料儲存在別處，且可藉由多次抹除、程式化且讀取該記憶體區塊而該測試記憶體區塊，以從起源上判定讀取錯誤是更具暫時性(且因此可能在測試過程期間減輕)還是更具永久性。基於該判定，記憶體區塊可返回至使用狀態或永久報廢。在一些實例實施例中，併入於含有記憶體區塊之記憶體裝置內之一記憶體控制器可執行此等操作，因而與採用記憶體裝置之一主機裝置相比，一控制器可能經組態以對記憶體裝置之抹除、程式化及讀取程序之一或多個參數進行更多控制。
電子裝置(諸如行動電子裝置(例如，智慧型電話、平板電腦等)、用於汽車應用中之電子裝置(例如，汽車感測器、控制單元、駕駛輔助系統、乘客安全或舒適系統等)及網際網路連接之電器或裝置(例如，物聯網(IoT)裝置等))具有尤其取決於電子裝置之類型、使用環境、效能預期等之變化的儲存需求。
電子裝置可分解成數個主要組件：一處理器(例如，一中央處理單元(CPU)或其他主處理器)；記憶體(例如，一或多個揮發性或非揮發性隨機存取記憶體(RAM)記憶體裝置，諸如動態RAM (DRAM)、行動或低功率雙倍資料速率同步DRAM (DDR SDRAM)等)；及一儲存裝置(例如，非揮發性記憶體(NVM)裝置，諸如快閃記憶體、唯讀記憶體(ROM)、一SSD、一MMC或其他記憶卡結構或總成等)。在某些實例中，電子裝置可包含一使用者介面(例如，一顯示器、觸控螢幕、鍵盤、一或多個按鈕等)、一圖形處理單元(GPU)、一功率管理電路、一基頻處理器或一或多個收發器電路等。
圖1繪示包含經組態以經由一通信介面通信之一主機裝置105及一記憶體裝置110的一環境100之一實例。主機裝置105或記憶體裝置110可包含於多種產品150 (諸如物聯網(IoT)裝置(例如，一冰箱或其他電器、感測器、馬達或致動器、行動通信裝置、汽車、無人機等))中以支援產品150之處理、通信或控制。
記憶體裝置110包含一記憶體控制器115及包含例如若干個別記憶體晶粒之一記憶體陣列120 (例如，一三維(3D) NAND晶粒堆疊)。在3D架構半導體記憶體技術中，堆疊垂直結構而增加階層、實體頁面之數目及因此一記憶體裝置(例如，一儲存裝置)之密度。在一實例中，記憶體裝置110可為主機裝置105之一離散記憶體或儲存裝置組件。在其他實例中，記憶體裝置110可為與主機裝置105之一或多個其他組件堆疊或以其他方式包含在一起之一積體電路(例如，系統單晶片(SOC)等)之一部分。
可使用一或多個通信介面在記憶體裝置110與主機裝置105之一或多個其他組件之間傳送資料，該一或多個通信介面諸如一串列進階技術附接(SATA)介面、一周邊組件互連快速(PCIe)介面、一通用串列匯流排(USB)介面、一通用快閃儲存(UFS)介面、一eMMC™介面或一或多個其他連接器或介面。主機裝置105可包含一主機系統、一電子裝置、一處理器、一記憶卡讀取器或記憶體裝置110外部之一或多個其他電子裝置。在一些實例中，主機105可為具有關於圖7之機器700論述之組件之某一部分或全部該等組件的一機器。
記憶體控制器115可自主機105接收指令，且其可與記憶體陣列通信以諸如將資料傳送至(例如，寫入或抹除)記憶體陣列之記憶體單元、平面、子區塊、區塊或頁面之一或多者或自其等傳送(例如，讀取)資料。記憶體控制器115可尤其包含電路或韌體，包含一或多個組件或積體電路。例如，記憶體控制器115可包含經組態以控制跨記憶體陣列120之存取且提供主機105與記憶體裝置110之間之一轉譯層的一或多個記憶體控制單元、電路或組件。記憶體控制器115可包含用以將資料傳送至記憶體陣列120或自記憶體陣列120傳送資料之一或多個輸入/輸出(I/O)電路、線或介面。記憶體控制器115可包含一記憶體管理器125及一陣列控制器135。
記憶體管理器125可尤其包含電路或韌體，諸如與各種記憶體管理功能相關聯之若干組件或積體電路。為本描述之目的，將在NAND記憶體之內容背景中描述例示性記憶體操作及管理功能。熟習此項技術者將認知，其他形式之非揮發性記憶體可具有類似記憶體操作或管理功能。此等NAND管理功能包含平均抹寫(例如，廢棄項目收集或回收)、錯誤偵測或校正、區塊報廢或一或多個其他記憶體管理功能。記憶體管理器125可將主機命令(例如，自一主機接收之命令)剖析或格式化為裝置命令(例如，與一記憶體陣列之操作相關聯之命令等)，或產生用於陣列控制器135或記憶體裝置110之一或多個其他組件的裝置命令(例如，以完成各種記憶體管理功能)。
記憶體管理器125可包含經組態以維持與記憶體裝置110之一或多個組件相關聯之各種資訊(例如，與耦合至記憶體控制器115之一記憶體陣列或一或多個記憶體單元相關聯之各種資訊)的一組管理表130。例如，管理表130可包含關於耦合至記憶體控制器115之記憶體單元之一或多個區塊的區塊年限、區塊抹除計數、錯誤歷史或一或多個錯誤計數(例如，一寫入操作錯誤計數、一讀取位元錯誤計數、一讀取操作錯誤計數、一抹除錯誤計數等)之資訊。在某些實例中，若錯誤計數之一或多者的所偵測錯誤之數目超過一臨限值，則位元錯誤可被稱為一無法校正的位元錯誤。管理表130可維持可校正或無法校正位元錯誤之一計數等。
陣列控制器135可尤其包含經組態以控制與將資料寫入至耦合至記憶體控制器115之記憶體裝置110之一或多個記憶體單元、自該一或多個記憶體單元讀取資料或抹除該一或多個記憶體單元相關聯之記憶體操作的電路或組件。記憶體操作可基於例如自主機105接收或藉由記憶體管理器125 (例如，結合平均抹寫、錯誤偵測或校正等)在內部產生之主機命令。
陣列控制器135可包含一錯誤校正碼(ECC)組件140，其可尤其包含一ECC引擎或經組態以偵測或校正與將資料寫入至耦合至記憶體控制器115之記憶體裝置110之一或多個記憶體單元或自該一或多個記憶體單元讀取資料相關聯之錯誤的其他電路。記憶體控制器115可經組態以主動偵測並修復與資料之各種操作或儲存相關聯之錯誤發生(例如，位元錯誤、操作錯誤等)，同時維持在主機105與記憶體裝置110之間傳送之資料之完整性，或維持所儲存資料之完整性(例如，使用冗餘RAID儲存等)，且可移除(例如，報廢)失效記憶體資源(例如，記憶體單元、記憶體陣列、頁面、區塊等)以防止未來錯誤。
記憶體陣列120可包含配置於例如若干裝置、平面、子區塊、區塊或頁面中之數個記憶體單元。作為一個實例，一48 GB TLC NAND記憶體裝置可包含每頁面18,592個位元組(B)之資料(16,384 + 2208個位元組)、每區塊1536個頁面、每平面548個區塊及每裝置4個或更多個平面。作為另一實例，一32 GB MLC記憶體裝置(其每單元儲存兩個資料位元(即，4個可程式化狀態))可包含每頁面18,592個位元組(B)之資料(16,384 + 2208個位元組)、每區塊1024個頁面、每平面548個區塊及每裝置4個平面，但具有一對應TLC記憶體裝置之一半的所需寫入時間及兩倍的程式化/抹除(P/E)週期。其他實例可包含其他數目或配置。在一些實例中，一記憶體裝置或其之一部分可選擇性地在SLC模式中或在一所要MLC模式(諸如TLC、QLC等)中操作。
在操作中，資料通常按頁面寫入至NAND記憶體裝置110或自其讀取且按區塊抹除。然而，可視需要對較大或較小記憶體單元群組執行一或多個記憶體操作(例如，讀取、寫入、抹除等)。一NAND記憶體裝置110之資料傳送大小通常被稱為一頁面，而一主機之資料傳送大小通常被稱為一區段。
儘管一資料頁面可包含若干位元組之使用者資料(例如，包含若干資料區段之一資料有效負載)及其對應後設資料，然頁面之大小往往僅指代用以儲存使用者資料之位元組之數目。作為一實例，具有4 KB之一頁面大小之一資料頁面可包含4 KB之使用者資料(例如，假定512 B之一區段大小之8個區段)以及對應於使用者資料之若干位元組(例如，32 B、54 B、224 B等)之後設資料，諸如完整性資料(例如，錯誤偵測或校正碼資料)、位址資料(例如，邏輯位址資料等)或與使用者資料相關聯之其他後設資料。
不同類型之記憶體單元或記憶體陣列120可提供不同頁面大小，或可需要與其相關聯之不同數量之後設資料。例如，不同記憶體裝置類型可具有不同位元錯誤率，此可導致確保資料頁面之完整性所必需之不同數量之後設資料(例如，與具有一較低位元錯誤率之一記憶體裝置相比，具有一較高位元錯誤率之一記憶體裝置可需要更多位元組之錯誤校正碼資料)。作為一實例，與一對應單位階單元(SLC) NAND快閃裝置相比，一多位階單元(MLC) NAND快閃裝置可具有一較高位元錯誤率。因而，與對應SLC裝置相比，MLC裝置可需要更多後設資料位元組用於錯誤資料。
圖2繪示一3D NAND架構半導體記憶體陣列200之一例示性示意圖，其包含組織成區塊(例如，區塊A 201A、區塊B 201B等)及子區塊(例如，子區塊A0 201A0 、子區塊An 201An 、子區塊B0 201B0 、子區塊Bn 201Bn 等)之若干串記憶體單元(例如，第一至第三A0 記憶體串205A0 至207A0 、第一至第三An 記憶體串205An 至207An 、第一至第三B0 記憶體串205B0 至207B0 、第一至第三Bn 記憶體串205Bn 至207Bn 等)。記憶體陣列200表示通常將存在於一區塊、裝置或一記憶體裝置之其他單元中之較大數目個類似結構之一部分。
各串記憶體單元包含在Z方向上(源極至汲極)堆疊在一源極線(SRC) 235或一源極側選擇閘(SGS) (例如，第一至第三A0 SGS 231A0 至233A0 、第一至第三An SGS 231An 至233An 、第一至第三B0 SGS 231B0 至233B0 、第一至第三Bn SGS 231Bn 至233Bn 等)與一汲極側選擇閘(SGD) (例如，第一至第三A0 SGD 226A0 至228A0 、第一至第三An SGD 226An 至228An 、第一至第三B0 SGD 226B0 至228B0 、第一至第三Bn SGD 226Bn 至228Bn 等)之間之電荷儲存電晶體(例如，浮動閘電晶體、電荷捕捉結構等)之若干階層。3D記憶體陣列中之各串記憶體單元可沿X方向配置為資料線(例如，位元線(BL) BL0至BL2 220至222)，且沿Y方向配置為實體頁面。
在一實體頁面內，各階層表示一列記憶體單元，且各串記憶體單元表示一行。一子區塊可包含一或多個實體頁面。一區塊可包含若干子區塊(或實體頁面) (例如，128個、256個、384個等)。儘管在本文中繪示為具有兩個區塊，各區塊具有兩個子區塊，各子區塊具有一單一實體頁面，各實體頁面具有三串記憶體單元，且各串具有記憶體單元之8個階層，然在其他實例中，記憶體陣列200可包含更多或更少個區塊、子區塊、實體頁面、記憶體單元串、記憶體單元或階層。例如，各串記憶體單元視需要可包含更多或更少個階層(例如，16個、32個、64個、128個等)以及電荷儲存電晶體(例如，選擇閘、資料線等)上方或下方之半導體材料之一或多個額外階層。作為一實例，一48 GB TLC NAND記憶體裝置可包含每頁面18,592個位元組(B)之資料(16,384 + 2208個位元組)、每區塊1536個頁面、每平面548個區塊及每裝置4個或更多個平面。
記憶體陣列200中之各記憶體單元包含耦合至(例如，電性地或以其他方式可操作地連接至)一存取線(例如，字線(WL) WL00 至WL70 210A至217A、WL01 至WL71 210B至217B等)的一控制閘(CG)，其視需要共同耦合跨一特定階層或一階層之一部分之控制閘(CG)。可使用各自存取線來存取或控制3D記憶體陣列中之特定階層及因此一串中之特定記憶體單元。可使用各種選擇線來存取選擇閘群組。例如，可使用一A0 SGD線SGDA0 225A0 來存取第一至第三A0 SGD 226A0 至228A0 ，可使用一An SGD線SGDAn 225An 來存取第一至第三An SGD 226An 至228An ，可使用一B0 SGD線SGDB0 225B0 來存取第一至第三B0 SGD 226B0 至228B0 ，且可使用一Bn SGD線SGDBn 225Bn 來存取第一至第三Bn SGD 226Bn 至228Bn 。可使用一閘極選擇線SGS0 230A來存取第一至第三A0 SGS 231A0 至233A0 及第一至第三An SGS 231An 至233An ，且可使用一閘極選擇線SGS1 230B來存取第一至第三B0 SGS 231B0 至233B0 及第一至第三Bn SGS 231Bn 至233Bn 。
在一實例中，記憶體陣列200可包含經組態以耦合陣列之一各自階層之各記憶體單元之控制閘(CG)或選擇閘(或CG或選擇閘之一部分)的若干層級之半導體材料(例如，多晶矽等)。可使用位元線(BL)及選擇閘等之一組合來存取、選擇或控制陣列中之特定串記憶體單元，且可使用一或多個存取線(例如，字線)來存取、選擇或控制特定串中之一或多個階層處之特定記憶體單元。
圖3繪示一NAND架構半導體記憶體陣列300之一部分之一例示性示意圖，其包含配置成串(例如，第一至第三串305至307)及階層(例如，繪示為各自字線(WL) WL0至WL7 310至317、一汲極側選擇閘(SGD)線325、一源極側選擇閘(SGS)線330等)之一二維陣列的複數個記憶體單元302及感測放大器或裝置360。例如，記憶體陣列300可繪示諸如圖2中繪示之一3D NAND架構半導體記憶體裝置之記憶體單元之一個實體頁面之一部分之一例示性示意圖。
各串記憶體單元使用一各自源極側選擇閘(SGS) (例如，第一至第三SGS 331至333)耦合至一源極線(SRC)335，且使用一各自汲極側選擇閘(SGD) (例如，第一至第三SGD 326至328)耦合至一各自資料線(例如，第一至第三位元線(BL) BL0至BL2 320至322)。儘管在圖3之實例中繪示為具有8個階層(例如，使用字線(WL) WL0至WL7 310至317)及三個資料線(BL0至BL2 320至322)，然其他實例可視需要包含具有更多或更少個階層或資料線之記憶體單元串。
在諸如例示性記憶體陣列300之一NAND架構半導體記憶體陣列中，可藉由感測與含有一選定記憶體單元302之一特定資料線相關聯的一電流或電壓變動而存取該選定記憶體單元之狀態。可使用一或多個驅動器來存取(例如，藉由一控制電路、一或多個處理器、數位邏輯等)記憶體陣列300。在一實例中，一或多個驅動器可藉由將一特定電位驅動至一或多個資料線(例如，位元線BL0至BL2)、存取線(例如，字線WL0至WL7)或選擇閘(此取決於期望對一特定記憶體單元或記憶體單元組執行之操作之類型)而啟動該特定記憶體單元或記憶體單元組。
為將資料程式化或寫入至一記憶體單元，一程式化電壓(Vpgm) (例如，一或多個程式化脈衝等)可施加至選定字線(例如，WL4)因此施加至耦合至選定字線之各記憶體單元之一控制閘(例如，耦合至WL4之記憶體單元之第一至第三控制閘(CG) 341至343)。程式化脈衝可例如在15 V或15 V附近開始，且在某些實例中可在各程式化脈衝施加期間增大量值。在程式化電壓施加至選定字線時，一電位(諸如一接地電位(例如，Vss))可施加至目標用於程式化之記憶體單元之資料線(例如，位元線)及基板(及因此源極與汲極之間之通道)，而導致自通道至目標記憶體單元之浮動閘的一電荷轉移(例如，直接注入或Fowler-Nordheim (FN)穿隧等)。
相比之下，一通過電壓(Vpass)可施加至具有目標非用於程式化之記憶體單元的一或多個字線，或一抑制電壓(例如，Vcc)可施加至具有目標非用於程式化之記憶體單元的資料線(例如，位元線)，以例如抑制電荷自通道轉移至此等非目標記憶體單元之浮動閘。通過電壓可為可變的，此例如取決於經施加通過電壓與目標用於程式化之一字線之近接性。抑制電壓可包含相對於一接地電位(例如，Vss)之一供應電壓(Vcc)，諸如來自一外部源或供應器(例如，一電池、一AC轉DC轉換器等)之一電壓。
作為一實例，若一程式化電壓(例如，15 V或更大)施加至一特定字線(諸如WL4)，則10 V之一通過電壓可施加至一或多個其他字線(諸如WL3、WL5等)以抑制非目標記憶體單元之程式化，或保存儲存於目標非用於程式化之此等記憶體單元上之值。隨著一經施加程式化電壓與非目標記憶體單元之間之距離的增加，避免程式化非目標記憶體單元所需之通過電壓可降低。例如，在15 V之一程式化電壓施加至WL4時，10 V之一通過電壓可施加至WL3及WL5，8 V之一通過電壓可施加至WL2及WL6，7 V之一通過電壓可施加至WL1及WL7等。在其他實例中，通過電壓或字線之數目等可更高或更低、或更多或更少。
耦合至資料線(例如，第一、第二或第三位元線(BL0至BL2) 320至322)之一或多者的感測放大器360可藉由感測一特定資料線上之一電壓或電流而偵測各自資料線中之各記憶體單元之狀態。
在施加一或多個程式化脈衝(例如，Vpgm)之間，可執行一驗證操作以判定一選定記憶體單元是否已達到其預期程式化狀態。若選定記憶體單元已達到其預期程式化狀態，則可抑制其進一步程式化。若選定記憶體單元尚未達到其預期程式化狀態，則可施加額外程式化脈衝。若選定記憶體單元在特定數目個程式化脈衝(例如，一最大數目)之後尚未達到其預期程式化狀態，則可將選定記憶體單元或與此選定記憶體單元相關聯之一串、區塊或頁面標記為有缺陷。
為抹除一記憶體單元或一記憶體單元群組(例如，通常按區塊或子區塊執行抹除)，一抹除電壓(Vers) (例如，通常為Vpgm)可施加至目標用於抹除之記憶體單元之基板(及因此源極與汲極之間之通道) (例如，使用一或多個位元線、選擇閘等)，同時目標記憶體單元之字線保持在諸如一接地電位(例如，Vss)之一電位，而導致自目標記憶體單元之浮動閘至通道之一電荷轉移(例如，直接注入或Fowler-Nordheim (FN)穿隧等)。
圖4繪示一記憶體裝置400之一例示性方塊圖，其包含具有複數個記憶體單元404之一記憶體陣列402及提供與記憶體陣列402之通信或對記憶體陣列402執行一或多個記憶體操作的一或多個電路或組件。記憶體裝置400可包含一列解碼器412、一行解碼器414、感測放大器420、一頁面緩衝器422、一選擇器424、一輸入/輸出(I/O)電路426及一記憶體控制單元430。
記憶體陣列402之記憶體單元404可配置成區塊，諸如第一及第二區塊402A、402B。各區塊可包含子區塊。例如，第一區塊402A可包含第一及第二子區塊402A0 、402An ，且第二區塊402B可包含第一及第二子區塊402B0 、402Bn 。各子區塊可包含若干實體頁面，各頁面包含若干記憶體單元404。儘管在本文中繪示為具有兩個區塊，各區塊具有兩個子區塊，且各子區塊具有若干記憶體單元404，然在其他實例中，記憶體陣列402可包含更多或更少個區塊、子區塊、記憶體單元等。在其他實例中，記憶體單元404可配置成若干列、行、頁面、子區塊、區塊等，且使用例如存取線406、第一資料線410或一或多個選擇閘、源極線等進行存取。
記憶體控制單元430可根據在控制線432上接收之一或多個信號或指令(包含例如指示一所要操作(例如，寫入、讀取、抹除等)之一或多個時脈信號或控制信號)或在一或多個位址線416上接收之位址信號(A0至AX)來控制記憶體裝置400之記憶體操作。記憶體裝置400外部之一或多個裝置可控制控制線432上之控制信號或位址線416上之位址信號的值。記憶體裝置400外部之裝置之實例可包含(但不限於)一主機、一記憶體控制器、一處理器或圖4中未繪示之一或多個電路或組件。
記憶體裝置400可使用存取線406及第一資料線410來將資料傳送至(例如，寫入或抹除)記憶體單元404之一或多者或自記憶體單元404之一或多者傳送(例如，讀取)資料。列解碼器412及行解碼器414可自位址線416接收位址信號(A0至AX)且對其等進行解碼，可判定待存取哪些記憶體單元404，且可將信號提供至存取線406 (例如，複數個字線(WL0至WLm)之一或多者)或第一資料線410 (例如，複數個位元線(BL0至BLn)之一或多者)之一或多者，諸如上文描述。
記憶體裝置400可包含感測電路，諸如感測放大器420，其經組態以使用第一資料線410判定(例如，讀取)記憶體單元404上之資料之值，或判定待寫入至記憶體單元404之資料之值。例如，在一選定串之記憶體單元404中，感測放大器420之一或多者可回應於在記憶體陣列402中流動通過選定串而至資料線410之一讀取電流而讀取選定記憶體單元404中之一邏輯位準。
記憶體裝置400外部之一或多個裝置可使用I/O線(DQ0至DQN) 408、位址線416 (A0至AX)或控制線432與記憶體裝置400通信。輸入/輸出(I/O)電路426可根據例如控制線432及位址線416而使用I/O線408將資料之值傳送進入或離開記憶體裝置400，諸如進入或離開頁面緩衝器422或記憶體陣列402。頁面緩衝器422可在將資料程式化至記憶體陣列402之相關部分中之前儲存自記憶體裝置400外部之一或多個裝置接收的資料，或可在將資料傳輸至記憶體裝置400外部之一或多個裝置之前儲存自記憶體陣列402讀取的資料。
行解碼器414可接收位址信號(A0至AX)且將其等解碼成一或多個行選擇信號(CSEL1至CSELn)。選擇器424 (例如，一選擇電路)可接收行選擇信號(CSEL1至CSELn)且在頁面緩衝器422中選擇表示待自記憶體單元404讀取或程式化至記憶體單元404中之資料之值的資料。可使用第二資料線418在頁面緩衝器422與I/O電路426之間傳送選定資料。
記憶體控制單元430可自一外部源或供應器(例如，一內部或外部電池、一AC轉DC轉換器等)接收正及負供應信號，諸如一供應電壓(Vcc) 434及一負供應(Vss) 436 (例如，一接地電位)。在某些實例中，記憶體控制單元430可包含用以在內部提供正或負供應信號的一調節器428。
圖5繪示實施用於一記憶體陣列(例如，記憶體陣列120)之一區塊報廢策略的一例示性方法500之一流程圖。在下文描述之實例實施例中，記憶體陣列120係一NAND快閃記憶體陣列，如上文詳細論述。然而，方法500以及下文描述之其他方法可應用於其他記憶體陣列、裝置或系統。
在其中使用一NAND快閃記憶體陣列之實例實施例中，方法500可由記憶體控制器115藉由在記憶體裝置110之記憶體管理器125及陣列控制器135之任一者或兩者中執行之操作執行，及/或由記憶體裝置400之記憶體控制單元430執行。除本文中明確描述之模組或結構以外的其他模組或結構可執行方法500及下文在其他實例實施例中描述之其他方法。
在方法500之實例實施例中，讀取一第一記憶體區塊(例如，記憶體區塊201、402) (操作502)，且關於是否遇到超過一第一錯誤臨限值之一或多個讀取錯誤進行一判定(操作504)。在一些實例實施例中，藉由記憶體控制器115自一主機105接收之一讀取命令(或類似命令)起始操作502。在其他實例實施例中，可藉由記憶體控制器115或一記憶體裝置(例如，記憶體裝置110、400)內之另一單元起始操作502。例如，記憶體控制器115可執行操作502作為一記憶體「清理(scrubbing)」程序之部分，其中記憶體控制器115可讀取先前寫入之記憶體區塊以判定在該等記憶體區塊中發現之讀取錯誤是否超過某一臨限值，且若如此，則可抹除並重寫該等記憶體區塊以減少在後續讀取操作期間遇到之讀取錯誤之數目。在一些實例實施例中，記憶體控制器115可執行一或多個錯誤處置技術(諸如改變第一記憶體區塊之一或多個記憶體單元之讀取電壓(例如，控制閘(CG)電壓)，多次重試讀取操作及類似者)以復原資料。
亦在方法500中，若讀取錯誤之數目未超過第一錯誤臨限值，則可免除方法500之剩餘操作，此係因為第一記憶體區塊可被視為具有可接受數目個讀取錯誤。若反之，讀取錯誤之數目超過第一錯誤臨限值，則繼續進行對第一記憶體區塊之處理，如下文描述。在一實例實施例中，第一錯誤臨限值係記憶體區塊中之全部錯誤可校正之一錯誤臨限值或位準。在另一實例實施例中，第一錯誤臨限值係第一記憶體區塊中之錯誤之至少一者無法校正之一錯誤臨限值或位準。在實例實施例中，可使用陣列控制器135之ECC組件140來判定第一記憶體區塊中之讀取錯誤是可校正還是無法校正，如上文論述。
假定讀取錯誤之數目超過第一錯誤臨限值，則記憶體控制器115可(例如，使用記憶體管理器125)將可復原(例如，可校正)之資料自第一記憶體區塊複製至一第二記憶體區塊(例如，記憶體區塊201、402) (操作506)。例如，若第一記憶體區塊之全部資料可校正，則可將全部資料複製至第二記憶體區塊。若少於第一記憶體區塊之全部資料可校正，則可僅將可校正之資料之部分(例如，少於第一記憶體區塊之全部頁面中之資料)複製至第二記憶體區塊。在其他實例實施例中，可將第一記憶體區塊之全部資料複製至第二記憶體區塊，即使一些資料無法校正。在一些實例實施例中，可藉由記憶體管理器135之管理表130追蹤此資訊。
在一實例實施例中，記憶體管理器125可在將可復原資料自第一記憶體區塊複製至第二記憶體區塊之前自記憶體區塊之一「自由集區」(例如，當前未指派以由主機105存取之一記憶體區塊集區或群組)擷取第二記憶體區塊。亦在實例實施例中，記憶體管理器125可暫時或臨時報廢第一記憶體區塊，或以其他方式將其解除使用狀態(操作508)，因此防止藉由主機105存取第一記憶體區塊。
在自第一記憶體區塊複製可復原資料(操作506)且解除第一記憶體區塊(操作508)之使用狀態之後，陣列控制器135可反覆測試第一記憶體區塊(操作510)以判定是否應報廢第一記憶體區塊(操作512)。在下文更詳細描述之實例實施例中，陣列控制器135可在測試期間判定第一記憶體區塊之頁面之任一者是否展現超過一第二錯誤臨限值之若干讀取錯誤(操作512)。圖3中描繪第一記憶體區塊之一頁面之至少一部分之一實例，如上文描述。下文結合圖6描述反覆測試第一記憶體區塊之一些實例實施例。在一實例實施例中，第二錯誤臨限值可為全部讀取錯誤可校正之一錯誤臨限值。在各種實例實施例中，第二錯誤臨限值可與第一錯誤臨限值相同或不同。
若第一記憶體區塊之頁面皆未展現超過第二錯誤臨限值之若干讀取錯誤，則記憶體控制器115可(例如，使用記憶體管理器125)諸如藉由使第一記憶體區塊返回至自由集區514而使記憶體區塊可供使用(操作514)。若反之，第一記憶體區塊之頁面之一或多者展現超過第二錯誤臨限值之若干讀取錯誤，則記憶體控制器115可永久報廢第一記憶體區塊(操作516)，因此防止藉由主機105使用第一記憶體區塊。
雖然圖5中依一特定順序呈現操作502至516，但操作502至516之其他執行順序可為可行的，包含同時、並行或重疊執行操作502至516之兩者或更多者。例如，將資料自第一記憶體區塊複製至第二記憶體區塊(操作506)可發生在解除第一記憶體區塊(操作508)之使用狀態之後或與其同時發生。
在一實例實施例中，圖5之操作506至516可執行為背景操作，或在記憶體裝置110正在期間記憶體裝置110未處理來自主機105之對記憶體陣列120之存取請求的一背景模式中操作時執行。例如，在其中記憶體裝置110支援eMMC™標準之一實例實施例中，操作506至516可執行作為背景操作(BKOPS)。
圖6繪示在圖5之例示性區塊報廢策略方法500中測試一記憶體區塊之一例示性方法600之一流程圖。在一實例實施例中，圖6之操作602至614用作反覆測試第一記憶體區塊(例如，記憶體區塊201、402)之一實例(圖5之操作510)。
在方法600中，在一或多次反覆之各者開始時，記憶體控制器115可(例如，經由陣列控制器135)引起抹除第一記憶體區塊(操作602)且接著程式化或寫入第一記憶體區塊(操作604)。在一些實例實施例中，作為一單一區塊層級抹除來完成抹除第一記憶體區塊。亦在實例實施例中，雖然第一記憶體區塊之各位元組、字或其他可單獨定址之位置可攜載個別資料，但實際寫入操作可在一逐頁面基礎上或甚至在一整個區塊基礎上發生。在其他實例實施例中，寫入資料可按第一記憶體區塊之其他增量發生。如上文指示，寫入第一記憶體區塊之一頁面亦可包含：寫入ECC資料以有利於對相關聯於該頁面之位元錯誤的讀取及相關聯校正。
在一實例實施例中，寫入至第一記憶體區塊之各頁面之資料可採取任何數目個形式。例如，由於資料之一抹除可導致將資料全部讀取為1，故寫入至各頁面之資料可全部為0、交替1與0、或任何其他型樣。再者，在一些實例實施例中，寫入至各頁面之資料可隨反覆而變化。
在各次反覆期間，在程式化第一記憶體區塊604 (操作604)之後，陣列控制器135可讀取第一記憶體區塊之各頁面(操作606)，且可採用由該頁面儲存之ECC碼來校正讀取資料中之位元錯誤(例如，使用ECC組件140)。在一項實例實施例中，可使用通常預期提供顯著電壓臨限值邊限(margin)以呈現最低原始位元錯誤率(RBER)的一標稱或預設讀取電壓(例如，一控制閘(CG)電壓)讀取頁面一次。在其他實例實施例中，頁面可採用一增強讀取模式，在此期間可使用一或多個不同讀取電壓在各次反覆期間讀取各頁面一或多次。例如，可各自使用關於某一標稱或預設讀取電壓位準之一不同讀取電壓讀取頁面多次，使得可在判定是應報廢還是保留第一記憶體區塊時使用提供最大讀取窗預算(read window budget，RWB)及因此最低RBER之一特定讀取電壓。
基於各頁面之讀取，記憶體控制器115可藉由陣列控制器135及ECC組件140判定各頁面之讀取錯誤是否超過第二錯誤臨限值(操作608)。在其中在一反覆期間僅讀取各頁面一次之一實例實施例中，記憶體控制器115可在該單一讀取操作期間判定一頁面之讀取錯誤在該單一讀取操作期間超過第二錯誤臨限值。在其中諸如藉由使用一或多個讀取電壓讀取各頁面多次之實例實施例中，若在一特定反覆期間針對每一讀取操作超過第二錯誤臨限值，則記憶體控制器115可判定一頁面之讀取錯誤超過第二錯誤臨限值。此一實例可有助於防止記憶體區塊之一過度報廢(有時稱為「過度殺傷」)，其不必要地限制可供主機105使用之記憶體區塊之數目。在其他實例中，若在一特定反覆期間之至少某最小數目個(諸如一個、兩個等等)讀取操作期間超過第二錯誤臨限值，則記憶體控制器115可判定一頁面之讀取錯誤超過第二錯誤臨限值。
基於在當前反覆期間判定第一記憶體區塊之至少一個頁面含有超過第二錯誤臨限值之讀取錯誤，記憶體控制器115可判定應永久報廢第一記憶體區塊(操作610)且繼續進行至圖5之操作512。否則，基於判定第一記憶體區塊之頁面皆不含有超過第二錯誤臨限值之讀取錯誤，記憶體控制器115可接著判定是否應執行任何更多反覆(操作612)。若如此，則記憶體控制器115可繼續進行抹除(操作602)及程式化(操作604)第一記憶體區塊，且如上文描述般繼續。否則，若不應執行更多反覆，則記憶體控制器115可判定第一記憶體區塊準備好可供使用(操作614)。在一些實例實施例中，在繼續進行至圖5之方法500之操作512之前，記憶體控制器115亦可再一次抹除第一記憶體區塊。可在圖6之方法600中採用任何數目次反覆(例如，一次、兩次、五次、十次等)。
因此，藉由採用上文描述之至少一些實例實施例，可諸如在一背景操作模式期間解除使用狀態(至少暫時)展現一特定位準之讀取錯誤的一記憶體區塊並對其進行測試。基於該測試，可關於讀取錯誤是否更可能為非固有的(且因此不太可能得以補救)或固有的(且因此不代表一永久或慢性故障模式)進行一判定。相應地，可恢復主要具有固有錯誤之記憶體區塊(例如，經由抹除)且使其返回至主動使用狀態，而可永久報廢主要具有非固有錯誤之記憶體區塊以提高記憶體裝置110之整體RBER及效能位準。此等實例實施例可藉由區分可能為一特定操作環境之一暫時結果的讀取錯誤與可能更慢性之讀取錯誤而尤其有益於在諸如行動及汽車應用中所通常遇到的嚴苛環境條件中採用之記憶體裝置。
圖7繪示一例示性機器700之一方塊圖，可在例示性機器700上執行本文中論述之技術(例如，方法論)之任一或多者。在替代實施例中，機器700可操作為一獨立裝置或可連接(例如，網路化)至其他機器。在一網路部署中，機器700可在伺服器-用戶端網路環境中以一伺服器機器、一用戶端機器或該兩者之能力操作。在一實例中，機器700可充當同級間(P2P) (或其他分佈式)網路環境中之一同級機器。機器700可為一個人電腦(PC)、一平板PC、一機上盒(STB)、一個人數位助理(PDA)、一行動電話、一網路器具、一IoT裝置、汽車系統或能夠執行指定由該機器採取之動作之指令(循序或以其他方式)的任何機器。此外，雖然僅繪示一單一機器，但術語「機器」亦應被視為包含個別或聯合執行一指令集(或多個指令集)以執行本文中論述之方法論之任一或多者的任何機器集合，諸如雲端運算、軟體即服務(SaaS)、其他電腦叢集組態。
如本文中描述之實例可包含邏輯、組件、裝置、封裝或機構或可由其等操作。電路係在包含硬體(例如，簡單電路、閘、邏輯等)之有形實體中實施之一電路集合(例如，組)。電路隸屬性可隨時間及基本硬體可變性而隨機應變。電路包含可在操作時單獨或組合執行特定任務的部件。在一實例中，電路之硬體可不變地設計以實行一特定操作(例如，硬接線)。在一實例中，電路之硬體可包含可變連接之實體組件(例如，執行單元、電晶體、簡單電路等)，其等包含經實體修改(例如，磁性地、電性地、不變集中粒子之可移動放置等)以編碼特定操作之指令的一電腦可讀媒體。在連接實體組件時，一硬體組成之基本電性質例如從一絕緣體變成一導體，或反之亦然。指令使參與硬體(例如，執行單元或一載入機構)能夠經由可變連接在硬體中建立電路之部件，以在操作時實行特定任務之部分。因此，電腦可讀媒體在裝置操作時通信耦合至電路之其他組件。在一實例中，實體組件之任一者可用於一個以上電路之一個以上部件中。例如，在操作下，執行單元可在一個時間點用於一第一電路之一第一電路中且由第一電路中之一第二電路再使用，或在一不同時間由一第二電路中之一第三電路再使用。
機器(例如，電腦系統) 700可包含一硬體處理器702 (例如，一中央處理單元(CPU)、一圖形處理單元(GPU)、一硬體處理器核心或其等之任何組合)、一主記憶體704及一靜態記憶體706，一些或全部其等可經由一互連(例如，匯流排) 708彼此通信。機器700可進一步包含一顯示單元710、一文數字輸入裝置712 (例如，一鍵盤)及一使用者介面(UI)導航裝置714 (例如，一滑鼠)。在一實例中，顯示單元710、輸入裝置712及UI導航裝置714可為一觸控螢幕顯示器。機器700可額外地包含一儲存裝置(例如，驅動單元) 716、一信號產生裝置718 (例如，一揚聲器)、一網路介面裝置720及一或多個感測器716，諸如一全球定位系統(GPS)感測器、羅盤、加速度計或其他感測器。機器700可包含一輸出控制器728 (諸如一串列(例如，通用串列匯流排(USB)、平行或其他有線或無線(例如，紅外線(IR)、近場通信(NFC)等))連接)以與一或多個周邊裝置(例如，一印表機、讀卡器等)通信或控制其等。
儲存裝置716可包含一機器可讀媒體722，其上儲存具體實施本文中描述之技術或功能之任一或多者或由其等利用之一或多組資料結構或指令724 (例如，軟體)。指令724在由機器700執行期間亦可完全或至少部分駐留在主記憶體704內、靜態記憶體706內或硬體處理器702內。在一實例中，硬體處理器702、主記憶體704、靜態記憶體706或儲存裝置716之一者或任何組合可構成機器可讀媒體722。
雖然將機器可讀媒體722繪示為一單一媒體，但術語「機器可讀媒體」可包含經組態以儲存一或多個指令724之一單一媒體或多個媒體(例如，一集中式或分佈式資料庫或相關聯快取區及伺服器)。
術語「機器可讀媒體」可包含能夠儲存、編碼或攜載指令以由機器700執行且引起機器700執行本發明之技術之任一或多者，或能夠儲存、編碼或攜載由此等指令使用或與此等指令相關聯之資料結構的任何媒體。非限制性機器可讀媒體實例可包含固態記憶體以及光學及磁性媒體。在一實例中，一集中機器可讀媒體包括具有具不變(例如，靜止)質量之複數個粒子之一機器可讀媒體。因此，集中機器可讀媒體並非暫時傳播信號。集中機器可讀媒體之特定實例可包含：非揮發性記憶體，諸如半導體記憶體裝置(例如，電可程式化唯讀記憶體(EPROM)、電可抹除可程式化唯讀記憶體(EEPROM))及快閃記憶體裝置；磁碟，諸如內部硬碟及可抽換式磁碟；磁光碟；及CD-ROM及DVD-ROM磁碟。
指令724 (例如，軟體、程式、一作業系統(OS)等)或其他資料儲存於儲存裝置721上，其可由記憶體704存取以由處理器702使用。記憶體704 (例如，DRAM)通常為快速的但揮發性的，且因此為與儲存裝置721 (例如，一SSD)不同之一儲存類型，儲存裝置721適於長期儲存，包含在處於一「關斷」狀態時。由一使用者或機器700使用之指令724或資料通常載入於記憶體704中以由處理器702使用。當記憶體704已滿時，可分配來自儲存裝置721之虛擬空間以補充記憶體704；然而，因為儲存器721通常比記憶體704慢，且寫入速度通常不及讀取速度的一半，所以歸因於儲存裝置延時，使用虛擬記憶體可極大地降低使用者體驗(與記憶體704 (例如，DRAM)相反)。此外，使用儲存裝置721用於虛擬記憶體可極大地減少儲存裝置721之可用壽命。
與虛擬記憶體相反，虛擬記憶體壓縮(例如，Linux® 核心特徵「ZRAM」)使用記憶體之部分作為壓縮區塊儲存器以避免對儲存裝置721之分頁。分頁發生在壓縮區塊中，直至有必要將此資料寫入至儲存裝置721。虛擬記憶體壓縮增加記憶體704之可用大小，同時減少儲存裝置721上之耗損。
針對行動電子裝置或行動儲存器最佳化之儲存裝置傳統上包含MMC固態儲存裝置(例如，微安全數位(microSD™)卡等)。MMC裝置包含與一主機裝置之若干平行介面(例如，一8位元平行介面)，且通常為可移除且與主機裝置分離之組件。相比之下，eMMC™裝置附接至一電路板且被視為主機裝置之一組件，其讀取速度可與基於串列ATA™ (串列AT (進階技術)附接或SATA)之SSD裝置媲美。然而，對行動裝置效能之需求持續增長，諸如完全啓用虛擬或擴增實境裝置、利用不斷增長之網路速度等。回應於此需求，儲存裝置已自平行通信介面轉變為串列通信介面。包含控制器及韌體之通用快閃儲存(UFS)裝置使用具有專用讀取/寫入路徑之一低電壓差動傳訊(LVDS)串列介面來與一主機裝置通信，從而進一步推進較大讀取/寫入速度。
進一步可經由網路介面裝置720利用若干傳送協定(例如，訊框中繼、網際網路協定(IP)、傳輸控制協定(TCP)、使用者資料報協定(UDP)、超文本傳送協定(HTTP)等)之任一者使用一傳輸媒體經由一通信網路726傳輸或接收指令724。例示性通信網路可包含一區域網路(LAN)、一廣域網路(WAN)、一分封資料網路(例如，網際網路)、行動電話網路(例如，蜂巢式網路)、簡易老式電話(POTS)網路及無線資料網路(例如，稱為Wi-Fi® 之電氣與電子工程師協會(IEEE) 802.11系列標準、稱為WiMax® 之IEEE 802.16系列標準)、IEEE 802.15.4系列標準、同級間(P2P)網路等。在一實例中，網路介面裝置720可包含一或多個實體插口(例如，乙太網路、同軸或電話插口)或一或多個天線以連接至通信網路726。在一實例中，網路介面裝置720可包含複數個天線以使用單輸入多輸出(SIMO)、多輸入多輸出(MIMO)或多輸入單輸出(MISO)技術之至少一者來無線通信。術語「傳輸媒體」應被視為包含任何無形媒體，其能夠儲存、編碼或攜載用於由機器700執行之指令，且包含數位或類比通信信號或其他無形媒體以有利於此軟體之通信。
上文[實施方式]包含對隨附圖式之參考，隨附圖式形成[實施方式]之一部分。圖式藉由繪示展示其中可實踐本發明之特定實施例。此等實施例在本文中亦稱為「實例」。此等實例可包含除所展示或描述之元件以外之元件。然而，本發明者亦預期其中僅提供所展示或描述之該等元件之實例。此外，本發明者亦預期使用關於一特定實例(或其之一或多個態樣)或關於本文中展示或描述之其他實例(或其等之一或多個態樣)展示或描述之該等元件(或其等之一或多個態樣)之任何組合或排列的實例。
在本文件中，獨立於「至少一個」或「一或多個」之任何其他例項或使用，如專利文件中常見之術語「一(a)」或「一個(an)」用以包含一個或一個以上。在本文件中，使用術語「或」來指代一非排他性或，使得「A或B」可包含「A但非B」、「B但非A」及「A及B」，除非另有指示。在隨附發明申請專利範圍中，使用術語「包含」及「其中」作為各自術語「包括」及「其中」之簡明英語等效物。再者，在以下發明申請專利範圍中，術語「包含」及「包括」係開放式的，即，包含除在一請求項中之此一術語之後列出之元件以外的元件之一系統、裝置、物品或程序仍被視為在該請求項之範疇內。此外，在以下發明申請專利範圍中，術語「第一」、「第二」及「第三」等僅用作標籤，且並不意欲對其等目標強加數字要求。
在各種實例中，本文中描述之組件、控制器、處理器、單元、引擎或表可尤其包含儲存於一實體裝置上之實體電路或韌體。如本文中使用，「處理器」意謂任何類型之運算電路，諸如但不限於一微處理器、一微控制器、一圖形處理器、一數位信號處理器(DSP)或任何其他類型之處理器或處理電路，包含一群組之處理器或多核裝置。
如本文件中使用之術語「水平」定義為平行於諸如下伏於一晶圓或晶粒之一基板之習知平面或表面的一平面，而不管基板在任何時間點之實際定向。術語「垂直」指代正交於如上文定義之水平之一方向。諸如「在…上」、「在…上方」及「在…下方」之介詞係關於在基板之頂表面或曝露表面上之習知平面或表面定義，而不管基板之定向；且同時「在…上」意欲表明一個結構相對於其位於其「上」之另一結構之一直接接觸(在缺少相反的一明確指示之情況下)；術語「在…上方」及「在…下方」明確意欲識別結構(或層、特徵等)之一相對放置，其明確包含但不限於所識別結構之間之直接接觸，除非如此明確識別。類似地，術語「在…上方」及「在…下方」不限於水平定向，此係因為若一結構在某一時間點係所論述之構造之一最外部分，則該結構可在一參考結構「上方」，即使此結構相對於參考結構垂直延伸而非呈一水平定向。
在本文中使用術語「晶圓」及「基板」以大體上指代在其上形成積體電路之任何結構，且亦指代在積體電路製作之各個階段期間之此等結構。因此，不應以一限制意義理解以下[實施方式]，且僅藉由隨附發明申請專利範圍連同此發明申請專利範圍所授權之等效物之全範疇定義各種實施例之範疇。
根據本發明且在本文中描述之各種實施例包含利用記憶體單元之一垂直結構(例如，記憶體單元之NAND串)之記憶體。如本文中使用，方向形容詞將被視為相對於在其上形成記憶體單元之一基板之一表面(即，一垂直結構將被視為延伸遠離基板表面，垂直結構之一底端將被視為最接近基板表面之端且垂直結構之一頂端將被視為最遠離基板表面之端)。
如本文中使用，諸如水平、垂直、法向、平行、正交等之方向形容詞可指代相對定向，且不意欲要求嚴格遵守特定幾何性質，除非另有指明。例如，如本文中使用，一垂直結構無需嚴格正交於一基板之一表面，而是可代替性地大致正交於基板之表面，且可與基板之表面形成一銳角(例如，介於60度與120度之間等)。
在本文中描述之一些實施例中，不同摻雜組態可應用於一源極側選擇閘(SGS)、一控制閘(CG)及一汲極側選擇閘(SGD)，其等之各者在此實例中可由多晶矽形成或至少包含多晶矽，結果使得此等階層(例如，多晶矽等) 可在曝露於一蝕刻溶液時具有不同蝕刻速率。例如，在於一3D半導體裝置中形成一單片支柱之一過程中，SGS及CG可形成凹部，而SGD可保持較少凹入或甚至不凹入。因此，此等摻雜組態可藉由使用一蝕刻溶液(例如，氫氧化四甲基銨(TMCH))而實現選擇性地蝕刻至3D半導體裝置中之不同階層(例如，SGS、CG及SGD)中。
如本文中使用，操作一記憶體單元包含自記憶體單元讀取、寫入至記憶體單元或抹除記憶體單元。將一記憶體單元置於一預期狀態之操作在本文中被稱為「程式化」，且可包含寫入至記憶體單元或自記憶體單元抹除兩者(例如，記憶體單元可經程式化至一抹除狀態)。
根據本發明之一或多個實施例，定位於一記憶體裝置內部或外部之一記憶體控制器(例如，一處理器、控制器、韌體等)能夠判定(例如，選擇、設定、調整、運算、改變、清除、傳達、調適、導出、定義、利用、修改、應用等)一定數量之耗損週期或一耗損狀態(例如，記錄耗損週期、在記憶體裝置之操作發生時對其等進行計數、追蹤其起始之記憶體裝置之操作、評估對應於一耗損狀態之記憶體裝置特性等)。
根據本發明之一或多個實施例，一記憶體存取裝置可經組態以運用各記憶體操作提供耗損週期資訊至記憶體裝置。記憶體裝置控制電路(例如，控制邏輯)可經程式化以補償對應於耗損週期資訊之記憶體裝置效能變化。記憶體裝置可接收耗損週期資訊且回應於耗損週期資訊而判定一或多個操作參數(例如，一值、特性)。
將瞭解，當一元件被稱為「在另一元件上」、「連接至另一元件」或「與另一元件耦合」時，其可直接在另一元件上、與另一元件連接或耦合或可存在中介元件。相比之下，當一元件被稱為「直接在另一元件上」、「直接連接至另一元件」或「直接與另一元件耦合」時，不存在中介元件或層。若兩個元件在圖式中被展示為具有連接其等之一線，則兩個元件可經耦合或直接耦合，除非另有指示。
本文中描述之方法實例可至少部分為機器或電腦實施。一些實例可包含用指令編碼之一電腦可讀媒體或機器可讀媒體，該等指令可操作以組態一電子裝置以執行如上文實例中描述之方法。此等方法之一實施方案可包含程式碼，諸如微程式碼、組合語言碼、一較高階語言碼或類似者。此程式碼可包含用於執行各種方法之電腦可讀指令。程式碼可形成電腦程式產品之部分。此外，程式碼可諸如在執行期間或在其他時間有形地儲存於一或多個揮發性或非揮發性有形電腦可讀媒體上。此等有形電腦可讀媒體之實例可包含但不限於硬碟、可抽換式磁碟、可抽換式光碟(例如，光碟及數位視訊光碟)、卡式磁帶、記憶卡或棒、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、固態磁碟(SSD)、通用快閃儲存(UFS)裝置、嵌入式MMC (eMMC)裝置及類似者。
實例1係一種用於實施用於一快閃記憶體陣列之一記憶體區塊報廢策略的方法，該方法包括：回應於在該快閃記憶體陣列之一第一記憶體區塊中遇到超過一第一錯誤臨限值之一讀取錯誤：臨時解除該第一記憶體區塊之使用狀態，該第一記憶體區塊包括多個記憶體頁面；將該第一記憶體區塊之可復原資料複製至該快閃記憶體陣列之一第二記憶體區塊；在解除該第一記憶體區塊之使用狀態且將該第一記憶體區塊之該可復原資料複製至該第二記憶體區塊之後，在多次反覆之各者期間：抹除該第一記憶體區塊；在該抹除該第一記憶體區塊之後程式化該第一記憶體區塊；在該程式化該第一記憶體區塊之後讀取該第一記憶體區塊之該多個記憶體頁面；且在該讀取該多個記憶體頁面期間判定該多個記憶體頁面之至少一者是否展現超過一第二錯誤臨限值之一讀取錯誤；及回應於在該多次反覆期間該多個記憶體頁面在該多個記憶體頁面之該讀取期間皆未展現超過該第二錯誤臨限值之一讀取錯誤而使該第一記憶體區塊返回至使用狀態。
在實例2中，實例1之標的物視情況包含：回應於該多個記憶體頁面之至少一者在該多次反覆期間展現超過該第二錯誤臨限值之一讀取錯誤而永久報廢該第一記憶體區塊之使用狀態。
在實例3中，實例1至2中任一或多者之標的物視情況包含：其中該第二記憶體區塊包括來自一自由記憶體區塊集區之一記憶體區塊，且該方法進一步包括：在將該第一記憶體區塊之該可復原資料複製至該第二記憶體區塊之後使該第二記憶體區塊回到使用狀態。
在實例4中，實例1至3中任一或多者之標的物視情況包含：其中使該第一記憶體區塊返回至使用狀態包括：使該第一記憶體區塊返回至一自由記憶體區塊集區。
在實例5中，實例1至4中任一或多者之標的物視情況包含：其中該第一錯誤臨限值包括一可校正錯誤臨限值，且該第一記憶體區塊之該可復原資料包括該第一記憶體區塊之全部資料。
在實例6中，實例1至5中任一或多者之標的物視情況包含：其中該第一錯誤臨限值包括一無法校正錯誤臨限值，且該第一記憶體區塊之該可復原資料包括少於該第一記憶體區塊之全部資料。
在實例7中，實例1至6中任一或多者之標的物視情況包含：其中在該第一記憶體區塊中遇到該讀取錯誤發生在採用該第一記憶體區塊之各記憶體單元之控制閘之一預設讀取電壓的一讀取操作期間。
在實例8中，實例1至7中任一或多者之標的物視情況包含：其中在該第一記憶體區塊中遇到該讀取錯誤發生在採用從該第一記憶體區塊之各記憶體單元之該控制閘之一預設讀取電壓偏移的一讀取電壓之一讀取操作期間。
在實例9中，實例1至8中任一或多者之標的物視情況包含：其中該讀取該第一記憶體區塊之該多個記憶體頁面包括：在該多次反覆之一反覆期間改變該多個記憶體頁面之至少一者之一讀取電壓。
在實例10中，實例9之標的物視情況包含：其中在該多次反覆之該反覆期間採用該改變該讀取電壓以增加一讀取窗預算。
在實例11中，實例1至10中任一或多者之標的物視情況包含：自一主機裝置接收一讀取命令以讀取該第一記憶體區塊；回應於接收該讀取命令而對該第一記憶體區塊執行一讀取操作，其中該遇到該讀取錯誤發生在該讀取操作期間。
在實例12中，實例1至11中任一或多者之標的物視情況包含：其中該遇到該讀取錯誤發生在對該第一記憶體區塊執行之一錯誤清理程序期間。
在實例13中，實例1至12中任一或多者之標的物視情況包含：其中該多次反覆發生在期間未處理來自一主機之用於存取該快閃記憶體陣列之命令的一或多個時段期間。
實例14係一種資料儲存系統，其包括：一快閃記憶體陣列，其包括多個記憶體區塊，該多個記憶體區塊之各者包括多個記憶體頁面；一或多個硬體處理器；及一記憶體，其儲存指令，該等指令在由該一或多個硬體處理器之至少一者執行時引起該資料儲存系統執行包括以下各者之操作：回應於在該快閃記憶體陣列之一第一記憶體區塊中遇到超過一第一錯誤臨限值之一讀取錯誤：解除該第一記憶體區塊之使用狀態，該第一記憶體區塊包括多個記憶體頁面；將該第一記憶體區塊之可復原資料複製至該快閃記憶體陣列之一第二記憶體區塊；在解除該第一記憶體區塊之使用狀態且將該第一記憶體區塊之該可復原資料複製至該第二記憶體區塊之後，在多次反覆之各者期間：抹除該第一記憶體區塊；在該抹除該第一記憶體區塊之後程式化該第一記憶體區塊；在該程式化該第一記憶體區塊之後讀取該第一記憶體區塊之該多個記憶體頁面；且在該讀取該多個記憶體頁面期間判定該多個記憶體頁面之至少一者是否展現超過一第二錯誤臨限值之一讀取錯誤；及回應於在該多次反覆期間該多個記憶體頁面在該多個記憶體頁面之該讀取期間皆未展現超過該第二錯誤臨限值之一讀取錯誤而使該第一記憶體區塊返回至使用狀態。
在實例15中，實例14之標的物視情況包含其中：該第一錯誤臨限值包括一無法校正錯誤臨限值；且在該第一記憶體區塊中遇到該讀取錯誤在對該第一記憶體區塊執行一錯誤處置程序之後持續。
在實例16中，實例14至15中任一或多者之標的物視情況包含：其中該讀取該第一記憶體區塊之該多個記憶體頁面包括：在該多次反覆之一反覆期間改變該多個記憶體頁面之至少一者之一讀取電壓。
在實例17中，實例16之標的物視情況包含：其中該讀取該第一記憶體區塊之該多個記憶體頁面包括：在該多次反覆之該反覆期間多次讀取該多個記憶體頁面之各者同時改變該讀取電壓。
在實例18中，實例14至17中任一或多者之標的物視情況包含：其中該快閃記憶體陣列包括一多位階單元NAND記憶體陣列。
在實例19中，實例14至18中任一或多者之標的物視情況包含其中：該快閃記憶體陣列包括一三維NAND記憶體陣列；且該三維NAND記憶體陣列之該多個記憶體頁面之各者包括一垂直定向二維記憶體單元陣列。
實例20係一種儲存指令之非暫時性電腦可讀資料儲存器，該等指令在由一資料儲存系統之一或多個硬體處理器執行時引起該資料儲存系統執行包括以下各者之操作：回應於在一快閃記憶體陣列之一第一記憶體區塊中遇到超過一第一錯誤臨限值之一讀取錯誤：解除該第一記憶體區塊之使用狀態，該第一記憶體區塊包括多個記憶體頁面；將該第一記憶體區塊之可復原資料複製至該快閃記憶體陣列之一第二記憶體區塊；在解除該第一記憶體區塊之使用狀態且將該第一記憶體區塊之該可復原資料複製至該第二記憶體區塊之後，在多次反覆之各者期間：抹除該第一記憶體區塊；在該抹除該第一記憶體區塊之後程式化該第一記憶體區塊；在該程式化該第一記憶體區塊之後讀取該第一記憶體區塊之該多個記憶體頁面；且在該讀取該多個記憶體頁面期間判定該多個記憶體頁面之至少一者是否展現超過一第二錯誤臨限值之一讀取錯誤；及回應於在該多次反覆期間該多個記憶體頁面在該多個記憶體頁面之該讀取期間皆未展現超過該第二錯誤臨限值之一讀取錯誤而使該第一記憶體區塊返回至使用狀態。
上文描述意欲為闡釋性的且非限制性的。例如，上述實例(或其等之一或多個態樣)可彼此結合使用。諸如一般技術者在檢視上文描述之後可使用其他實施例。應瞭解，其將不會用於解釋或限制發明申請專利範圍之範疇或含義。再者，在上文[實施方式]中，各種特徵可群組在一起以簡化本發明。此不應解釋為預期一未主張揭示特徵對於任何請求項係必不可少的。實情係，本發明標的物可在於少於一所特定揭示實施例之全部特徵。因此，以下發明申請專利範圍特此併入至[實施方式]中，其中各請求項獨立作為一單獨實施例，且預期此等實施例可以各種組合或排列彼此組合。應參考隨附發明申請專利範圍連同此發明申請專利範圍所授權之等效物之全範疇判定本發明之範疇。
100‧‧‧環境
105‧‧‧主機裝置/主機
110‧‧‧記憶體裝置
115‧‧‧記憶體控制器
120‧‧‧記憶體陣列
125‧‧‧記憶體管理器
130‧‧‧管理表
135‧‧‧陣列控制器
140‧‧‧錯誤校正碼(ECC)組件
150‧‧‧產品
200‧‧‧3D NAND架構半導體記憶體陣列
201A‧‧‧區塊A
201A0‧‧‧子區塊A0
201An‧‧‧子區塊An
201B‧‧‧區塊B
201B0‧‧‧子區塊B0
201Bn‧‧‧子區塊Bn
205A0至207A0‧‧‧第一至第三A0記憶體串
205An至207An‧‧‧第一至第三An記憶體串
205B0至207B0‧‧‧第一至第三B0記憶體串
205Bn至207Bn‧‧‧第一至第三Bn記憶體串
210A至217A‧‧‧字線(WL) WL00至WL70
210B至217B‧‧‧字線(WL) WL01至WL71
220至222‧‧‧位元線(BL) BL0至BL2
225A0A0‧‧‧汲極側選擇閘(SGD)線SGDA0
225AnAn‧‧‧汲極側選擇閘(SGD)線SGDAn
225B0B0‧‧‧汲極側選擇閘(SGD)線SGDB0
225BnBn‧‧‧汲極側選擇閘(SGD)線SGDBn
226A0至228A0‧‧‧第一至第三A0汲極側選擇閘(SGD)
226An至228An‧‧‧第一至第三An汲極側選擇閘(SGD)
226B0至228B0‧‧‧第一至第三B0汲極側選擇閘(SGD)
226Bn至228Bn‧‧‧第一至第三Bn汲極側選擇閘(SGD)
230A‧‧‧閘極選擇線SGS0
230B‧‧‧閘極選擇線SGS1
231A0至233A0‧‧‧第一至第三A0源極側選擇閘(SGS)
231An至233An‧‧‧第一至第三An源極側選擇閘(SGS)
231B0至233B0‧‧‧第一至第三B0源極側選擇閘(SGS)
231Bn至233Bn‧‧‧第一至第三Bn源極側選擇閘(SGS)
235‧‧‧源極線(SRC)
300‧‧‧NAND架構半導體記憶體陣列
302‧‧‧記憶體單元
305至307‧‧‧第一至第三串
310至317‧‧‧字線(WL) WL0至WL7
320至322‧‧‧第一至第三位元線(BL) BL0至BL2
325‧‧‧汲極側選擇閘(SGD)線
326至328‧‧‧第一至第三汲極側選擇閘(SGD)
330‧‧‧源極側選擇閘(SGS)線
331至333‧‧‧第一至第三源極側選擇閘(SGS)
335‧‧‧源極線(SRC)
341至343‧‧‧第一至第三控制閘(CG)
360‧‧‧感測放大器/裝置
400‧‧‧記憶體裝置
402‧‧‧記憶體陣列/記憶體區塊
402A‧‧‧第一區塊
402A0‧‧‧第一子區塊
402An‧‧‧第二子區塊
402B‧‧‧第二區塊
402B0‧‧‧第一子區塊
402Bn‧‧‧第二子區塊
404‧‧‧記憶體單元
406‧‧‧存取線(字線(WL0至WLm))
408‧‧‧輸入/輸出(I/O)線(DQ0至DQN)
410‧‧‧第一資料線(位元線(BL0至BLn))
412‧‧‧列解碼器
414‧‧‧行解碼器
416‧‧‧位址線
418‧‧‧第二資料線
420‧‧‧感測放大器
422‧‧‧頁面緩衝器
424‧‧‧選擇器
426‧‧‧輸入/輸出(I/O)電路
428‧‧‧調節器
430‧‧‧記憶體控制單元
432‧‧‧控制線
434‧‧‧供應電壓(Vcc)
436‧‧‧負供應(Vss)
500‧‧‧方法
502‧‧‧操作
504‧‧‧操作
506‧‧‧操作
508‧‧‧操作
510‧‧‧操作
512‧‧‧操作
514‧‧‧操作
516‧‧‧操作
600‧‧‧方法
602‧‧‧操作
604‧‧‧操作
606‧‧‧操作
608‧‧‧操作
610‧‧‧操作
612‧‧‧操作
614‧‧‧操作
700‧‧‧機器
702‧‧‧硬體處理器
704‧‧‧主記憶體
706‧‧‧靜態記憶體
708‧‧‧互連(匯流排)
710‧‧‧顯示單元
712‧‧‧文數字輸入裝置
714‧‧‧使用者介面(UI)導航裝置
716‧‧‧儲存裝置(驅動單元)/感測器
718‧‧‧信號產生裝置
720‧‧‧網路介面裝置
721‧‧‧儲存裝置/儲存器
722‧‧‧機器可讀媒體
724‧‧‧指令
726‧‧‧通信網路
728‧‧‧輸出控制器
A0至AX‧‧‧位址信號
CSEL1至CSELn‧‧‧行選擇信號
在不一定按比例繪製之圖式中，相似元件符號可描述不同視圖中之類似組件。具有不同字母下標之相似元件符號可表示類似組件之不同例項。圖式大體上藉由實例而非限制方式繪示本文件中論述之各種實施例。
圖1繪示包含一記憶體裝置之一環境之一實例。
圖2至圖3繪示一3D NAND架構半導體記憶體陣列之一實例之示意圖。
圖4繪示一例示性記憶體模組之一方塊圖。
圖5繪示實施用於一記憶體陣列之一區塊報廢策略的一例示性方法之一流程圖。
圖6繪示在圖5之例示性區塊報廢策略方法中測試一記憶體區塊的一例示性方法之一流程圖。
圖7係繪示可在其上實施一或多個實施例之一機器之一實例之一方塊圖。

Claims (20)

  1. 一種用於實施用於一快閃記憶體陣列之一記憶體區塊報廢策略的方法，該方法包括： 回應於在該快閃記憶體陣列之一第一記憶體區塊中遇到超過一第一錯誤臨限值之一讀取錯誤： 臨時解除該第一記憶體區塊之使用狀態，該第一記憶體區塊包括多個記憶體頁面； 將該第一記憶體區塊之可復原資料複製至該快閃記憶體陣列之一第二記憶體區塊； 在該解除該第一記憶體區塊之使用狀態及該將該第一記憶體區塊之該可復原資料複製至該第二記憶體區塊之後，在多次反覆之各者期間： 抹除該第一記憶體區塊； 在該抹除該第一記憶體區塊之後程式化該第一記憶體區塊； 在該程式化該第一記憶體區塊之後讀取該第一記憶體區塊之該多個記憶體頁面；及 在該讀取該多個記憶體頁面期間判定該多個記憶體頁面之至少一者是否展現超過一第二錯誤臨限值之一讀取錯誤；及 回應於在該多次反覆期間該多個記憶體頁面在該多個記憶體頁面之該讀取期間皆未展現超過該第二錯誤臨限值之一讀取錯誤而使該第一記憶體區塊返回至使用狀態。
  2. 如請求項1之方法，其進一步包括： 回應於該多個記憶體頁面之至少一者在該多次反覆期間展現超過該第二錯誤臨限值之一讀取錯誤而永久報廢該第一記憶體區塊之使用狀態。
  3. 如請求項1之方法，其中該第二記憶體區塊包括來自一自由記憶體區塊集區之一記憶體區塊，且該方法進一步包括： 在該將該第一記憶體區塊之該可復原資料複製至該第二記憶體區塊之後使該第二記憶體區塊回到使用狀態。
  4. 如請求項1之方法，其中該使該第一記憶體區塊返回至使用狀態包括：使該第一記憶體區塊返回至一自由記憶體區塊集區。
  5. 如請求項1之方法，其中該第一錯誤臨限值包括一可校正錯誤臨限值，且該第一記憶體區塊之該可復原資料包括該第一記憶體區塊之全部資料。
  6. 如請求項1之方法，其中該第一錯誤臨限值包括一無法校正錯誤臨限值，且該第一記憶體區塊之該可復原資料包括少於該第一記憶體區塊之全部資料。
  7. 如請求項1之方法，其中該在該第一記憶體區塊中遇到該讀取錯誤發生在採用該第一記憶體區塊之各記憶體單元之控制閘之一預設讀取電壓的一讀取操作期間。
  8. 如請求項1之方法，其中該在該第一記憶體區塊中遇到該讀取錯誤發生在採用從該第一記憶體區塊之各記憶體單元之該控制閘之一預設讀取電壓偏移的一讀取電壓之一讀取操作期間。
  9. 如請求項1之方法，其中該讀取該第一記憶體區塊之該多個記憶體頁面包括：在該多次反覆之一反覆期間改變該多個記憶體頁面之至少一者之一讀取電壓。
  10. 如請求項9之方法，其中採用該改變該讀取電壓以在該多次反覆之該反覆期間增加一讀取窗預算。
  11. 如請求項1之方法，其進一步包括： 自一主機裝置接收一讀取命令以讀取該第一記憶體區塊； 回應於接收該讀取命令而對該第一記憶體區塊執行一讀取操作，其中該遇到該讀取錯誤發生在該讀取操作期間。
  12. 如請求項1之方法，其中該遇到該讀取錯誤發生在對該第一記憶體區塊執行之一錯誤清理程序期間。
  13. 如請求項1之方法，其中該多次反覆發生在期間未處理來自一主機之用於存取該快閃記憶體陣列之命令的一或多個時段期間。
  14. 一種資料儲存系統，其包括： 一快閃記憶體陣列，其包括多個記憶體區塊，該多個記憶體區塊之各者包括多個記憶體頁面； 一或多個硬體處理器；及 一記憶體，其儲存指令，該等指令在由該一或多個硬體處理器之至少一者執行時引起該資料儲存系統執行包括以下各者之操作： 回應於在該快閃記憶體陣列之一第一記憶體區塊中遇到超過一第一錯誤臨限值之一讀取錯誤： 解除該第一記憶體區塊之使用狀態，該第一記憶體區塊包括多個記憶體頁面； 將該第一記憶體區塊之可復原資料複製至該快閃記憶體陣列之一第二記憶體區塊； 在解除該第一記憶體區塊之使用狀態及該將該第一記憶體區塊之該可復原資料複製至該第二記憶體區塊之後，在多次反覆之各者期間： 抹除該第一記憶體區塊； 在該抹除該第一記憶體區塊之後程式化該第一記憶體區塊； 在該程式化該第一記憶體區塊之後讀取該第一記憶體區塊之該多個記憶體頁面；及 在該讀取該多個記憶體頁面期間判定該多個記憶體頁面之至少一者是否展現超過一第二錯誤臨限值之一讀取錯誤；及 回應於在該多次反覆期間該多個記憶體頁面在該多個記憶體頁面之該讀取期間皆未展現超過該第二錯誤臨限值之一讀取錯誤而使該第一記憶體區塊返回至使用狀態。
  15. 如請求項14之資料儲存系統，其中： 該第一錯誤臨限值包括一無法校正錯誤臨限值；及 該在該第一記憶體區塊中遇到該讀取錯誤在對該第一記憶體區塊執行一錯誤處置程序之後持續。
  16. 如請求項14之資料儲存系統，其中該讀取該第一記憶體區塊之該多個記憶體頁面包括：在該多次反覆之一反覆期間改變該多個記憶體頁面之至少一者之一讀取電壓。
  17. 如請求項16之資料儲存系統，其中該讀取該第一記憶體區塊之該多個記憶體頁面包括：在該多次反覆之該反覆期間多次讀取該多個記憶體頁面之各者同時改變該讀取電壓。
  18. 如請求項14之資料儲存系統，其中該快閃記憶體陣列包括一多位階單元NAND記憶體陣列。
  19. 如請求項14之資料儲存系統，其中： 該快閃記憶體陣列包括一三維NAND記憶體陣列；及 該三維NAND記憶體陣列之該多個記憶體頁面之各者包括一垂直定向二維記憶體單元陣列。
  20. 一種儲存指令之非暫時性電腦可讀資料儲存器，該等指令在由一資料儲存系統之一或多個硬體處理器執行時引起該資料儲存系統執行包括以下各者之操作： 回應於在一快閃記憶體陣列之一第一記憶體區塊中遇到超過一第一錯誤臨限值之一讀取錯誤： 解除該第一記憶體區塊之使用狀態，該第一記憶體區塊包括多個記憶體頁面； 將該第一記憶體區塊之可復原資料複製至該快閃記憶體陣列之一第二記憶體區塊； 在該解除該第一記憶體區塊之使用狀態及該將該第一記憶體區塊之該可復原資料複製至該第二記憶體區塊之後，在多次反覆之各者期間： 抹除該第一記憶體區塊； 在該抹除該第一記憶體區塊之後程式化該第一記憶體區塊； 在該程式化該第一記憶體區塊之後讀取該第一記憶體區塊之該多個記憶體頁面；及 在該讀取該多個記憶體頁面期間判定該多個記憶體頁面之至少一者是否展現超過一第二錯誤臨限值之一讀取錯誤；及 回應於在該多次反覆期間該多個記憶體頁面在該多個記憶體頁面之該讀取期間皆未展現超過該第二錯誤臨限值之一讀取錯誤而使該第一記憶體區塊返回至使用狀態。
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