KR102410930B1 - 리플로우-보호 - Google Patents

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KR102410930B1
KR102410930B1 KR1020217031367A KR20217031367A KR102410930B1 KR 102410930 B1 KR102410930 B1 KR 102410930B1 KR 1020217031367 A KR1020217031367 A KR 1020217031367A KR 20217031367 A KR20217031367 A KR 20217031367A KR 102410930 B1 KR102410930 B1 KR 102410930B1
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세바스티안 안드레 진
팅 뤄
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마이크론 테크놀로지, 인크.
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Abstract

조립 동안 사전 로딩된 데이터의 오염을 감소시키는 디바이스 및 기술이 본 명세서에 개시된다. 메모리 디바이스는 사전 로딩된 데이터를 포함하는 수신 데이터를 리플로우-보호 모드에서 메모리 어레이에 최대 임계량까지 저장하고, 초기 데이터가 임계량을 초과한 후에 리플로우-보호 모드로부터 정상-동작 모드로 이행하는 동작을 수행할 수 있다.

Description

리플로우-보호{REFLOW PROTECTION}
우선권 출원
본 출원은 전문이 참조에 의해 본 명세서에 원용되는 2017년 8월 29일자로 출원된 미국 특허 출원 제15/689,989호에 대해 우선권을 주장한다.
메모리 디바이스는 전형적으로 컴퓨터 또는 다른 전자 디바이스에서 내부 반도체 집적 회로로서 제공된다. 휘발성 및 비휘발성 메모리를 포함하여 다양한 유형의 메모리가 있다.
휘발성 메모리는 그 데이터를 유지하기 위해 전력을 필요로 하며, 특히 랜덤 액세스 메모리(RAM), 동적 랜덤 액세스 메모리(DRAM) 또는 동기식 동적 랜덤 액세스 메모리(SDRAM)를 포함한다.
비휘발성 메모리는 전력이 공급되지 않을 때 저장된 데이터를 보유할 수 있으며, 특히 플래시 메모리, 판독 전용 메모리(ROM), 전기 소거 가능한 프로그램 가능 ROM(EEPROM), 정적 RAM(SRAM), 소거 가능한 프로그램 가능 ROM(EPROM), 상 변화 랜덤 액세스 메모리(PCRAM), 저항성 랜덤 액세스 메모리(RRAM), 자기 저항 랜덤 액세스 메모리(MRAM), 또는 3D XPoint™ 메모리와 같은 저항 가변 메모리를 포함한다.
플래시 메모리는 광범위한 전자 기기 적용을 위한 비휘발성 메모리로서 이용된다. 플래시 메모리 디바이스는 전형적으로 높은 메모리 밀도, 높은 신뢰성 및 낮은 전력 소비를 허용하는 하나의 트랜지스터, 부동 게이트 또는 전하 트랩 메모리 셀의 하나 이상의 그룹을 포함한다.
2개의 일반적인 유형의 플래시 메모리 어레이 아키텍처는 이후에 각각의 기본 메모리 셀 구성이 배열되는 논리 형태로 명명되는 NAND 및 NOR 아키텍처를 포함한다. 메모리 어레이의 메모리 셀은 전형적으로 매트릭스로 배열된다. 예에서, 어레이의 행에서의 각각의 부동 게이트 메모리 셀의 게이트는 액세스 라인(예를 들어, 워드 라인)에 결합된다. NOR 아키텍처에서, 어레이의 열에서의 각각의 메모리 셀의 드레인은 데이터 라인(예를 들어, 비트 라인)에 결합된다. NAND 아키텍처에서, 어레이의 스트링에서의 각각의 메모리 셀의 드레인은 소스 라인과 비트 라인 사이에서 직렬로 소스 대 드레인으로 함께 결합된다.
NOR 및 NAND 아키텍처 반도체 메모리 어레이 모두는 이들의 게이트에 결합된 워드 라인을 선택하는 것에 의해 특정 메모리 셀을 활성화시키는 디코더를 통해 액세스된다. NOR 아키텍처 반도체 메모리 어레이에서, 활성화되면, 선택된 메모리 셀은 이것들의 데이터 값을 비트 라인에 배치하고, 특정 셀이 프로그래밍되는 상태에 의존하여 상이한 전류가 흐르게 한다. NAND 아키텍처 반도체 메모리 어레이에서, 높은 바이어스 전압이 드레인측 선택 게이트(SGD) 라인에 인가된다. 각각의 그룹의 선택되지 않은 메모리 셀의 게이트에 결합된 워드 라인은 각각의 그룹의 선택되지 않은 메모리 셀을 패스 트랜지스터(예를 들어, 이것들의 저장된 데이터 값에 의해 제한되지 않는 방식으로 전류를 통과시키는)로서 동작시키도록 특정 통과 전압(예를 들어, Vpass)에서 구동된다. 전류는 이어서 소스 라인으로부터 각각의 직렬 결합 그룹을 통해 비트 라인으로 흐르고, 각각의 그룹의 선택된 메모리 셀에 의해서만 제한되며, 선택된 메모리 셀의 현재 인코딩된 데이터 값을 비트 라인에 배치한다.
전통적인 메모리 어레이는 반도체 기판의 표면 상에 배열된 2차원(2D) 구조이다. 주어진 영역에 대한 메모리 용량을 증가시키고 비용을 감소시키기 위해, 개별 메모리 셀의 크기는 감소되었다. 그러나, 개별 메모리 셀의 크기에서의 감소, 그러므로 2D 메모리 어레이의 메모리 밀도에 대한 기술적 한계가 존재한다. 이에 응답하여, 메모리 밀도를 더 증가시키고 메모리 비용을 더 낮추기 위해 3D NAND 아키텍처 반도체 메모리 디바이스와 같은 3-차원(3D) 메모리 구조가 개발되고 있다.
이러한 3D NAND 디바이스는 소스에 근접한 하나 이상의 소스측 선택 게이트(SGS)와 비트 라인에 근접한 하나 이상의 드레인측 선택 게이트(SGD) 사이에 직렬로 결합된(예를 들어, 드레인 대 소스) 기억 셀(storage cell)의 스트링을 종종 포함한다. 예에서, SGS 또는 SGD는 하나 이상의 전계 효과 트랜지스터(FET) 또는 금속 산화물 반도체(MOS) 구조 디바이스 등을 포함할 수 있다. 일부 예에서, 스트링은 각각의 워드 라인을 포함하는 다수의 수직 이격 계층을 통해 수직으로 연장될 것이다. 반도체 구조(예를 들어, 폴리실리콘 구조)는 스트링의 기억 소자를 위한 채널을 형성하기 위해 기억 셀의 스트링에 인접하여 연장될 수 있다. 수직 스트링의 예에서, 폴리실리콘 구조는 수직으로 연장되는 필라(vertically extending pillar)의 형태일 수 있다. 일부 예에서, 스트링은 "접힐" 수 있으며, 그러므로 U자 형상 필라에 관하여 배열될 수 있다. 다른 예에서, 다수의 수직 구조는 기억 셀 스트링의 적층된 어레이를 형성하도록 서로 적층될 수 있다.
메모리 어레이 또는 디바이스는 솔리드 스테이트 드라이브(SSD), 범용 플래시 스토리지(UFS™) 디바이스, 멀티미디어 카드(MMC) 솔리드 스테이트 기억 장치, 임베디드 MMC 디바이스(eMMC™) 등과 같은 메모리 시스템의 저장 볼륨을 형성하도록 함께 조합될 수 있다. SSD는 특히 예를 들어 성능, 크기, 중량, 견고성, 동작 온도 범위 및 전력 소비에 대하여 가동성 부품을 갖는 전통적인 하드 드라이브 이상의 장점을 갖는 컴퓨터의 주 기억 장치로서 사용될 수 있다. 예를 들어, SSD는 탐색 시간, 대기 시간, 또는 자기 디스크 드라이브(예를 들어, 전자 기계 등)와 관련된 다른 지연 시간을 감소시켰을 수 있다. SSD는 플래시 메모리 셀과 같은 비휘발성 메모리 셀을 사용하여, 내부 배터리 공급 요건을 제거하고, 그러므로 드라이브를 보다 다양하고 콤팩트하게 하는 것이 가능하다.
SSD는 다수의 다이 또는 논리 유닛(예를 들어, 논리 유닛 번호 또는 LUN)을 포함하는 다수의 메모리 디바이스를 포함할 수 있고, 메모리 디바이스를 동작시키거나 또는 외부 시스템과 접속하는데 필요한 논리 기능을 수행하는 하나 이상의 프로세서 또는 다른 제어기를 포함할 수 있다. 이러한 SSD는 다수의 메모리 어레이 및 그 위의 주변 회로망을 포함하여 하나 이상의 플래시 메모리 다이를 포함할 수 있다. 플래시 메모리 어레이는 다수의 물리적 페이지로 조직된 메모리 셀의 다수의 블록을 포함할 수 있다. 많은 예에서, SSD는 또한 DRAM 또는 SRAM(또는 다른 형태의 메모리 다이 또는 다른 메모리 구조)을 포함할 것이다. SSD는 메모리 디바이스와 호스트 사이의 데이터(예를 들어, 사용자 데이터와, 오류 데이터 및 어드레스 데이터 등과 같은 관련 무결성 데이터)를 전송하기 위한 판독 또는 기록 동작, 또는 메모리 디바이스로부터 데이터를 소거하는 소거 동작과 같은 메모리 동작과 관련하여 호스트로부터 명령어를 수신할 수 있다.
메모리 어레이에서의 각각의 메모리 셀은 하나 또는 다수의 프로그래밍된 상태로 개별적으로 또는 집합적으로 프로그래밍될 수 있다. 예를 들어, 싱글-레벨 셀(SLC)은 1 비트의 데이터를 나타내는 2개의 프로그래밍된 상태(예를 들어, 1 또는 0) 중 하나를 나타낼 수 있다. 다른 예에서, 메모리 셀은 2개보다 많은 프로그래밍된 상태 중 하나를 나타내어, 각각의 셀이 하나보다 많은 2진 숫자(예를 들어, 1보다 많은 비트)를 나타낼 수 있음에 따라서 메모리 셀의 수를 증가시킴이 없이 고밀도 메모리의 제조를 가능하게 한다. 이러한 셀은 멀티 스테이트 메모리 셀, 멀티 디지트 셀, 또는 멀티-레벨 셀(MLC)로서 지칭될 수 있다. 특정 예에서, MLC는 셀당 2 비트의 데이터(예를 들어, 4개의 프로그래밍된 상태 중 하나)를 저장할 수 있는 메모리 셀로 지칭될 수 있고, 트리플-레벨 셀(TLC)은 셀당 3 비트의 데이터(예를 들어, 8개의 프로그래밍된 상태 중 하나)를 저장할 수 있는 메모리 셀로 지칭될 수 있으며, 쿼드-레벨 셀(QLC)은 셀당 4 비트의 데이터를 저장할 수 있다. MLC는 셀당 하나보다 많은 비트의 데이터를 저장할 수 있는(즉, 2개보다 많은 프로그래밍된 상태를 나타낼 수 있는) 임의의 메모리 셀을 지칭하기 위해 본 명세서에서 보다 넓은 맥락에서 사용된다.
메모리 셀은 메모리 디바이스의 조립, 메모리 디바이스를 포함하는 전자 디바이스 또는 인쇄 회로 기판(PCB)의 조립, 또는 메모리 셀과 관련된 다른 제조 공정 동안 고온에 노출될 수 있다. 예를 들어, 메모리 디바이스는 240℃를 초과할 수 있는 온도를 갖는 적외선(IR) 리플로우 작업을 사용하여 PCB에 부착될 수 있다. 메모리 셀을 높은 온도에 노출시키는 것은 메모리 셀의 임계 전압을 바꾸어, 저장된 데이터에서 오류를 유발할 수 있다. SLC 메모리 셀은 전형적으로 MLC 메모리 셀(예를 들어, MLC, TLC, QLC 메모리 셀 등)보다 더 높은 임계 온도 여유(temperature margin)을 가진다. 따라서, 조립 전에 메모리 디바이스에 로딩된 펌웨어와 같은, 고온의 일부 인가 전에 메모리 셀에 사전 로딩된 데이터는 SLC 데이터로서 메모리 셀에 저장될 수 있다.
특정 메모리 디바이스는 SanDisk Technologies LLC에 양도된 Mekhanik 등의 미국 특허 제9,229,806호(본 명세서에서, '806 특허)에 개시된 바와 같이 별도의 SLC 및 MLC 부분을 가진다. '806 특허는 메모리 디바이스에서 오류율(error rate)을 검출한다. 오류율이 임계치보다 클 때, IR 리플로우 프로세스는 완료된 것으로 가정되고, 사전 로딩된 데이터는 메모리 디바이스의 SLC 부분으로부터 메모리 디바이스의 MLC 부분으로 이동될 수 있다. 그러나, 이러한 방법은 메모리뿐만 아니라 필요에 따라 메모리의 SLC 및 MLC 부분에서 오류율을 검출하고, 오류율이 이러한 임계치 미만인 동안 임계치와의 비교를 요구한다.
반드시 축척대로 도시된 것은 아닌 도면에서, 유사한 도면 부호는 상이한 도면에서 유사한 구성 요소를 설명할 수 있다. 다른 문자 접미사를 갖는 유사한 도면 부호는 유사한 구성 요소의 다른 예를 나타낼 수 있다. 도면은 일반적으로 본 문서에서 논의된 다양한 실시형태를 예로서 제한없이 도시한다.
도 1은 메모리 디바이스를 포함하는 환경의 예를 도시한다.
도 2 및 도 3은 3D NAND 아키텍처 반도체 메모리 어레이의 예의 개략도를 도시한다.
도 4는 메모리 모듈의 예시적인 블록도를 도시한다.
도 5A 및 도 5B는 싱글-레벨 및 멀티-레벨 셀에 대한 예시적인 전하 분포를 도시한다.
도 6은 메모리 디바이스의 예시적인 블록도를 도시한다.
도 7은 메모리 디바이스를 관리하기 위한 예시적인 방법을 도시한다.
도 8은 하나 이상의 실시형태가 구현될 수 있는 머신의 예를 도시하는 블록도이다.
본 발명자들은 특히 특정 예에서 오류율의 계산없이, 임계치와 계산된 오류율의 비교없이, 메모리의 별도의 물리적인 SLC 및 MLC 부분을 요구함이 없이, 조립 또는 제조 전에 온도-취약성 데이터의 크기 또는 양의 표시를 수신함이 없이, 조립 또는 제조가 발생하였거나 완료되었다는 별도의 표시를 수신함이 없이, 또는 사전 로딩된 데이터의 별도의 검증을 수신함이 없이 특정 예에서 조립 또는 제조 동안, 메모리 셀에 대한 온도-취약성 데이터의 강력한 보호를 인식하였다.
제조 또는 조립 동안, 전자 부품은 재료의 성형 또는 경화 동안, 보드 또는 다른 구성 요소에 하나 이상의 구성 요소의 부착 또는 실장, 솔더링 등과 같은 고온에 노출된다. 예를 들어, 메모리 디바이스는 다수의 다이 또는 논리 유닛뿐만 아니라 하나 이상의 메모리 제어기, 프로세서, 또는 다른 논리 유닛 및 인터페이스를 포함할 수 있다. 특정 예에서, 각각의 다이 및 메모리 제어기는 개별적으로 제조되고, 이어서 메모리 디바이스에 조립된다. 메모리 디바이스의 조립은 열을 수반하는 다수의 프로세스를 포함할 수 있다. 또한, 메모리 디바이스는 전자 디바이스의 구성 요소로서 부착되거나 포함될 수 있다.
예에서, 메모리 디바이스는 리플로우 솔더링(예를 들어, 적외선(IR) 리플로우 솔더링)과 같은 열을 사용하여 전자 디바이스의 보드(또는 다른 구성 요소) 또는 다른 접점에 부착될 수 있다. 메모리 디바이스의 리플로우 솔더링 동안, 솔더 페이스트는 솔더링을 필요로 하는 메모리 디바이스의 영역(예를 들어, 접점)에 도포될 수 있다(솔더 페이스트, 또는 솔더 레지스트 또는 솔더 마스크 등의 선택적인 도포를 사용하는 것과 같이 솔더링을 필요로 하지 않는 영역에는 도포되지 않는다). 솔더 페이스트가 도포되면, 메모리 디바이스는 부착을 위하여 적소에 배치되고 가열될 수 있다. 리플로우 프로세스는 메모리 디바이스, 보드, 또는 다른 구성 요소에 대한 열적 손상을 피하기 위해 신중하게 제어되는 다수의 단계를 포함할 수 있다. 리플로우 프로세스의 예는 예열; 열 소크(thermal soak); 리플로우(예를 들어, 솔더 페이스트가 용융되어 솔더 조인트를 생성하게 함); 및 냉각을 포함한다. 특정 예에서, 단일 메모리 디바이스는 접속을 보장하기 위한 여분의 프로세스 단계 로서, 또는 다른 구성 요소가 메모리 디바이스, 보드 또는 메모리 디바이스와 관련된 다른 구성 요소에 부착됨에 따라서 여러번 가열될 수 있다.
그러나, 메모리 디바이스의 물리적 구성 요소 또는 패키징이 리플로우 솔더링 동안 손상되지 않더라도, 메모리 디바이스에 저장된 데이터는 가열 동안 시프팅될(예를 들어, 누수될) 수 있거나 또는 오염될 수 있다. 소거/프로그램 사이클이 분포 오류(distribution error)가 평탄화되어 넓어지게 할 수 있는데 반하여, 특정 예에서, IR 리플로우는 저장된 데이터의 전압 분포가 기존의 임계 전압으로부터 좁아지게(예를 들어, 누수, 왼쪽 자리 이동(shift left) 등) 할 수 있다. 임계 전압 사이의 보다 작은 갭(예를 들어, 싱글-레벨 셀(SLC)에 대한 멀티-레벨 셀(MLC)에서 발견되는 것과 같은)은 열 관련 판독 오류 및 데이터 오염에 더 민감하다.
따라서, 메모리 어레이를 포함하는 메모리 디바이스 또는 메모리 디바이스를 포함하는 전자 디바이스의 제조 또는 조립 전에 메모리 어레이에 저장된 데이터는 열 관련 오염의 대상일 수 있다. 특정 예에서, 메모리 어레이(예를 들어, NAND 메모리 어레이, 3-차원(3D) NAND 메모리 어레이 등)에 있는 메모리 셀은 싱글-레벨 셀(SLC) 또는 멀티-레벨 셀(MLC)(2-레벨 셀, 트리플-레벨 셀(TLC), 쿼드-레벨 셀(QLC) 등을 포함하는)로서 동작될 수 있다. 다른 예에서, 메모리 어레이는 SLC와 MLC의 조합을 포함할 수 있거나, 또는 SLC 또는 MLC로서 전용된 메모리 어레이의 상이한 부분(예를 들어, 블록, 페이지, 다이 등)을 포함할 수 있다. 그러나, 특정 예에서, 이러한 조합은 주어진 저장된 정보 또는 사용 조건 또는 시나리오를 위해 메모리 어레이의 저장 능력(예를 들어, 용량)을 완전히 이용하는데 실패할 수 있다.
하나의 예에서, 메모리 어레이를 포함하는 메모리 디바이스를 포함하는 호스트 디바이스를 포함하는 전자 디바이스의 리플로우 솔더링, 가열 또는 조립이 완료되었다는 표시(예를 들어, 플래그, 명령어 등)를 호스트 디바이스가 메모리 디바이스에 제공할 때까지, 데이터는 싱글-레벨 또는 리플로우-보호 모드(예를 들어, SLC로서)에서 메모리 어레이에 저장되어, 메모리 어레이의 저장 능력을 더욱 완전히 이용하도록 싱글-레벨 또는 리플로우-보호 모드로부터 정상-동작 또는 멀티-레벨 모드(예를 들어, MLC, TLC, QLC, "정상" 모드 등으로서)로의 메모리 디바이스의 동작을 이행(transition)할 수 있다. 예를 들어, 제1 호스트 디바이스(예를 들어, 전자 디바이스를 위한 사전 로딩된 데이터와 같은 정보로 하나 이상의 메모리 어레이를 프로그래밍하도록 구성된 디바이스)가 로딩되고, 제2 호스트 디바이스의 리플로우, 조립, 또는 제조 전에 사전 로딩된 데이터가 메모리 어레이에 기록되었다는 것을 검증하는 UFS 2.1 표준이 제조 상태 인식(Production State Awareness)을 위해 제공된다. 검증 후에, 메모리 디바이스가 리플로우 또는 조립된 후, 다음의 기록에서 정상-동작으로 이행될 것으로 예상되는 경우에, 호스트 디바이스는 로딩이 완료되었음을 메모리 디바이스에 통지한다. 그러나 로딩이 완료되었음을 호스트가 통지한 후에 임의의 데이터가 기록되면, 드라이브는 리플로우 또는 조립 전에 이행될 수 있고 데이터가 오염될 수 있다. 또한, 일부 제조업체 또는 사용자는 사전 로딩된 데이터가 기록되었거나, 조립이 완료되었거나, 또는 별도의 또는 중복 시스템 또는 방법을 원한다는 표시를 메모리 디바이스에 제공하는 것을 거절한다.
따라서, 본 발명자들은 특정 조건이 주어진 사용 조건에 대해 가정될 수 있거나, 메모리 어레이의 저장 능력을 완전히 이용하기 위해 사용될 수 있는 정보(예를 들어, 사전 로딩된 데이터)가 조립 전에 수신될 수 있는 동시에, 완성된 조립체에 대한 별도의 표시를 수신함이 없이 조립 동안 저장된 데이터를 보호한다는 것을 인식하였다. 특정 예에서, 메모리 디바이스는 최종 조립에 앞서 특정 수의 파워 사이클을 겪을 것이고, 메모리 디바이스는 다수의 파워 사이클(예를 들어, 제조업체, 메모리 디바이스, 전자 디바이스, 전형적인 사용 상황 등에 따라 3, 4, 5 또는 그 이상) 후에 리플로우-보호 모드로부터 정상-동작 모드로 이행될 수 있다고 가정될 수 있다. 다른 예에서, 임계량은 비율(예를 들어, 3:1의 MLC 대 SLC의 비율 등) 또는 하나 이상의 다른 사전 설정된 양을 포함할 수 있다. 특정 예에서, 메모리 어레이의 MLC 부분은 MLC를 유지할 수 있고, 메모리 어레이의 SLC 부분은 SLC를 유지할 수 있다. 이러한 구성은 메모리 어레이의 능력을 감소시킬 수 있지만, 동작시에 더 견고할 수 있다. 수신 데이터를 리플로우-보호 모드에서 기록하라는 명령이 메모리 어레이의 SLC 부분의 용량을 초과하곤 하였으면, 오류 메시지는 복귀될 수 있으며, 호스트 디바이스는 정상-동작 모드로 명령을 제공할 수 있다.
다른 예에서, 조립 전에 사전 로딩된 데이터(예를 들어, 커널, 사전-로딩된 소프트웨어 또는 명령 등)를 메모리 디바이스에 제공하도록 구성된 호스트 디바이스는 조립 후에 메모리 디바이스를 포함하도록 구성된 전자 디바이스와 다를 수 있다. 특정 예에서, 메모리 디바이스는 사전 로딩된 데이터를 제공하는 호스트 디바이스와 다른 디바이스로부터 데이터를 수신한 후에 리플로우-보호 모드로부터 정상-동작 모드로 이행될 수 있다. 예에서, 명령 디스크립터 블록(command descriptor block)이 호스트 어드레스를 포함하면, 메모리 디바이스는 검출된 호스트 어드레스 변경을 이용하여 모드들 사이에서 이행될 수 있다.
예에서, 사전 로딩된 데이터의 양은 수신되거나(예를 들어, 제조자, 사용자 등으로부터) 가정될 수 있고, 임계량은 그 양 이상으로(예를 들어, 3 GB, 5 GB, 7 GB, 등) 설정될 수 있거나, 또는 그렇지 않으면 예를 들어, 메모리 디바이스의 유형, 사전 로딩된 데이터의 유형, 사전 로딩된 데이터에서의 디스크립터, 또는 메모리 디바이스를 포함하도록 구성된 전자 디바이스의 표시에 기초하여 수동으로 또는 자동으로 구성 가능할 수 있다. 데이터는 리플로우-보호 모드(예를 들어, SLC로서)에서 임계량 미만으로 메모리 디바이스에 저장될 수 있다. 임계량이 초과되었으면, 데이터가 멀티-레벨 모드(예를 들어, MLC로서)에서 메모리 디바이스에 저장될 수 있는 경우에, 메모리 디바이스는 리플로우-보호 모드로부터 정상-동작 모드로 이행될 수 있다. 예에서, 메모리 디바이스는 임계량을 초과하였을 데이터를 메모리 어레이에 기록하라는 명령을 수신할 때 이행될 수 있다. 다른 예에서, 데이터를 기록하라는 명령이 임계량을 초과하는 저장된 데이터를 초래하게 되면, 메모리 제어기는 복귀 오류를 제공하고, 이어서 이행될 수 있다. 다른 예에서, 메모리 제어기는 리플로우-보호 모드에서 수신 데이터를 저장하고, 이어서 명령의 실행 후에 임계량이 초과되었는지를 테스트하도록 구성될 수 있다.
다른 예에서, 임계량은 수신되거나 가정된 수의 논리 블록 어드레싱(LBA) 어드레스를 포함할 수 있다. 예를 들어, 데이터는 초기 수의 LBA 어드레스를 사용하여 리플로우-보호 모드에서 메모리 디바이스에 저장될 수 있다. 메모리 디바이스가 초기 수(또는 초기 세트)의 LBA와 차이가 나는(또는 이와 다른) LBA 어드레스에 데이터를 기록하라는 명령을 수신할 때, 메모리 디바이스는 정상-동작 모드로 이행될 수 있다. 다른 예에서, 특정 명령과 같은 하나 이상의 다른 트리거 또는 이행이 사용될 수 있거나, 또는 일정 기간(예를 들어, 5초 등) 동안 리셋을 홀딩하는 것과 같은 정상-동작 이외의 동작이 사용될 수 있다.
예에서, 호스트 디바이스는 싱글-레벨 모드로부터 멀티-레벨 모드로 이행되기 위해 명령 또는 플래그를 메모리 디바이스에 전송하는 대신에, 임계량을 초과하도록 더미 파일(dummy file)을 기록하거나 또는 임계량보다 크게 더미 파일을 기록할 수 있다(이는 추후에 정상-동작 모드에서의 백그라운드 동작 동안 삭제될 수 있다). 다른 예에서, 임계량이 다수의 파워 사이클, LBA 어드레스, 또는 하나 이상의 다른 임계량이면, 전자 디바이스의 수명 또는 사용자 경험에 큰 영향을 미침이 없이, 전자 디바이스는 일단 조립이 완료되면 임계량을 초과하는 동작을 수행하거나, 또는 전자 디바이스는 임계량이 초과될 때까지 조립 후에 싱글-레벨 모드에서 유지될 수 있다.
예에서, 메모리 디바이스가 다수의(예를 들어, 2개보다 많은) 메모리 다이를 포함하면, 메모리 제어기는 SLC로서 메모리 다이의 서브 세트 상에서 리플로우-보호 모드에서 다수의 메모리 다이의 서브 세트(8개의 메모리 다이 중 1개, 8개의 메모리 다이 중 2개 등)에 사전 로딩된 데이터를 저장하도록 구성될 수 있다. 수신 데이터가 더 이상 메모리 다이의 서브 세트에 포함될 수 없을 때, 메모리 제어기는 수신 데이터를 다수의 메모리 다이 또는 남은 메모리 다이에 MLC로서 저장하는 것을 포함하여 정상-동작으로 이행될 수 있다.
특정 예에서, SLC로서 리플로우-보호 모드에서 메모리 어레이에 저장된 데이터(예를 들어, 사전 로딩된 데이터 등)는 MLC로서 정상-동작 모드에서 메모리 어레이에 재배치될 수 있다. 예에서, 메모리 디바이스가 리플로우-보호 모드로부터 정상-동작 모드로 이행되면, 리플로우-보호 모드에서 데이터를 저장하는데 사용된 메모리 셀은 드라이브 용량을 완전히 이용하는 것과 같이 SLC로부터 MLC(예를 들어, 2-레벨 셀, TLC, QLC 등)로 재할당될 수 있다, 다른 예에서, 메모리 어레이는 전자 디바이스, 사용 조건 등에 의존하여 SLC 및 MLC의 다른 조합으로서 구성될 수 있다.
예에서, 메모리 제어기는 리플로우-보호 모드 동안 정상 매체 관리를 일시 중지시키도록 구성될 수 있다. 예를 들어, 데이터 마이그레이션(data migration), 웨어 레벨링(wear leveling), 가비지 컬렉션(garbage collection), 배드 볼록 관리 또는 기타 오류 정정 또는 데이터 관리 동작과 같은 백그라운드 동작은 정상-동작이 재개될 때까지 일시 중지될 수 있다. 예에서, 임계량의 데이터가 수신되고 메모리 제어기가 리플로우-보호 모드로부터 정상-동작 모드로 이행되면, 백그라운드 동작이 재활성화될 수 있고, 메모리 제어기는 메모리 어레이에서의 데이터가 하나 이상의 리플로우 프로세스(예를 들어, 3X 리플로우 등)를 겪는 것처럼, 오류 또는 오염의 경우에 이전에 드라이브에 저장된 데이터를 관리할 수 있다.
모바일 전자 디바이스(예를 들어, 스마트 폰, 태블릿 등)와 같은 전자 디바이스, 자동차 애플리케이션(예를 들어, 자동차 센서, 제어 유닛, 운전자 보조 시스템, 승객 안전 또는 안락 시스템 등)에서 사용하기 위한 전자 디바이스, 및 인터넷에 연결된 전자 기기 또는 디바이스(예를 들어, 사물 인터넷(IoT) 디바이스 등)는 특히 전자 디바이스의 유형, 사용 환경, 성능 기대치 등에 따라 변하는 스토리지 요구를 가진다.
전자 디바이스는 몇몇 주요 구성 요소로 분류될 수 있다: 프로세서(예를 들어, 중앙 처리 유닛(CPU) 또는 다른 메인 프로세서); 메모리(예를 들어, 동적 RAM(DRAM), 모바일 또는 저전력 2배속 동기식 DRAM(DDR SDRAM) 등과 같은 하나 이상의 휘발성 또는 비휘발성 랜덤 액세스 메모리(RAM) 메모리 디바이스); 및 기억 장치(예를 들어, 플래시 메모리, 판독 전용 메모리(ROM), SSD, MMC, 또는 다른 메모리 카드 구조 또는 조립체 등과 같은 비휘발성 메모리(NVM) 디바이스). 특정 예에서, 전자 디바이스는 사용자 인터페이스(예를 들어, 디스플레이, 터치 스크린, 키보드, 하나 이상의 버튼 등), 그래픽 처리 유닛(GPU), 전력 관리 회로, 기저 대역 프로세서 또는 하나 이상의 트랜시버 회로 등을 포함할 수 있다.
도 1은 통신 인터페이스를 통해 통신하도록 구성된 호스트 디바이스(105) 및 메모리 디바이스(110)를 포함하는 환경(100)의 예를 도시한다. 호스트 디바이스(105) 또는 메모리 디바이스(110)는 제품(150)의 처리, 통신 또는 제어를 지원하도록 사물 인터넷(IoT) 디바이스(예를 들어, 냉장고 또는 다른 전자 기기, 센서, 모터 또는 액추에이터, 이동 통신 디바이스, 자동차, 드론 등)와 같은 다양한 제품(150)에 포함될 수 있다.
메모리 디바이스(110)는 메모리 제어기(115), 및 예를 들어 다수의 개별 메모리 다이(예를 들어, 3-차원(3D) NAND 다이의 스택)를 포함하는 메모리 어레이(120)를 포함한다. 3D 아키텍처 반도체 메모리 기술에서, 수직 구조는 적층되어, 계층의 수, 물리적 페이지, 따라서 메모리 디바이스(예를 들어, 기억 장치)의 밀도를 증가시킨다. 예에서, 메모리 디바이스(110)는 호스트 디바이스(105)의 이산 메모리 또는 기억 장치 구성 요소일 수 있다. 다른 예에서, 메모리 디바이스(110)는 적층된 또는 그렇지 않으면 호스트 디바이스(105)의 하나 이상의 다른 구성 요소가 포함된 집적 회로(예를 들어, 시스템 온 칩(SOC) 등)일 수 있다.
하나 이상의 통신 인터페이스는 메모리 디바이스(110)와, SATA(Serial Advanced Technology Attachment) 인터페이스, PCI(Peripheral Component Interconnect Express) 인터페이스, 범용 직렬 버스(USB) 인터페이스, 범용 플래시 스토리지(UFS) 인터페이스, eMMC™ 인터페이스 또는 하나 이상의 다른 커넥터 또는 인터페이스와 같은 호스트 디바이스(105)의 하나 이상의 다른 구성 요소 사이에서 데이터를 전송하도록 사용될 수 있다. 호스트 디바이스(105)는 호스트 시스템, 전자 디바이스, 프로세서, 메모리 카드 리더, 또는 메모리 디바이스(110)의 외부에 있는 하나 이상의 다른 전자 디바이스를 포함할 수 있다. 일부 예에서, 호스트(105)는 도 5의 머신(500)를 참조하여 논의된 구성 요소의 일부 또는 전부를 갖는 머신일 수 있다.
메모리 제어기(115)는 호스트(105)로부터 명령을 수신할 수 있고, 메모리 어레이의 메모리 셀, 플레인(plane), 서브 블록, 블록, 또는 페이지 중 하나 이상에(예를 들어, 기록 또는 소거) 또는 이로부터(예를 들어, 판독) 데이터를 전송하는 것과 같이 메모리 어레이와 통신할 수 있다. 메모리 제어기(115)는 특히 하나 이상의 구성 요소 또는 집적 회로를 포함하여 회로망 또는 펌웨어를 포함할 수 있다. 예를 들어, 메모리 제어기(115)는, 메모리 어레이(120)에 걸친 액세스를 제어하고 호스트(105)와 메모리 디바이스(110) 사이에 변환 계층(translation layer)을 제공하도록 구성된 하나 이상의 메모리 제어 유닛, 회로 또는 구성 요소를 포함할 수 있다. 메모리 메모리(115)는 메모리 어레이(120)로 또는 이로부터 데이터를 전송하도록 하나 이상의 입력/출력(I/O) 회로, 라인 또는 인터페이스를 포함할 수 있다. 메모리 제어기(115)는 메모리 관리자(125) 및 어레이 제어기(135)를 포함할 수 있다.
메모리 관리자(125)는 특히 다양한 메모리 관리 기능과 관련된 다수의 구성 요소 또는 집적 회로와 같은 회로망 또는 펌웨어를 포함할 수 있다. 본 설명의 목적을 위해, 예시적인 메모리 동작 및 관리 기능은 NAND 메모리와 관련하여 설명될 것이다. 당업자는 다른 형태의 비휘발성 메모리가 유사한 메모리 동작 또는 관리 기능을 가질 수 있다는 것을 인식할 것이다. 이러한 NAND 관리 기능은 웨어 레벨링(예를 들어, 가비지 컬렉션 또는 매립(reclamation)), 오류 검출 또는 정정, 블록 폐기, 또는 하나 이상의 다른 메모리 관리 기능을 포함한다. 메모리 관리자(125)는 호스트 명령(예를 들어, 호스트로부터 수신된 명령)을 디바이스 명령(예를 들어, 메모리 어레이의 동작과 관련된 명령 등)으로 분석하거나 또는 포맷할 수 있거나, 또는 메모리 디바이스(110)의 어레이 제어기(135) 또는 하나 이상의 다른 구성 요소를 위한 디바이스 명령(예를 들어, 다양한 메모리 관리 기능을 달성하는)을 생성할 수 있다.
메모리 관리자(125)는 메모리 디바이스(110)의 하나 이상의 구성 요소와 관련된 다양한 정보(예를 들어, 메모리 제어기(115)에 결합된 메모리 어레이 또는 하나 이상의 메모리 셀과 관련된 다양한 정보)를 유지하도록 구성된 관리 테이블(130)의 세트를 포함할 수 있다. 예를 들어, 관리 테이블(130)은 메모리 제어기(115)에 결합된 메모리 셀의 하나 이상의 블록에 대한 블록 에이지(block age), 블록 소거 카운트, 오류 이력, 또는 하나 이상의 오류 카운트(예를 들어, 기록 동작 오류 카운트, 판독 비트 오류 카운트, 판독 동작 오류 카운트, 소거 오류 카운트 등)에 관한 정보를 포함할 수 있다. 특정 예에서, 오류 카운트 중 하나 이상에 대해 검출된 오류의 수가 임계치보다 높으면, 비트 오류는 정정 불가능한 비트 오류로서 지칭될 수 있다. 관리 테이블(130)은 특히 정정 가능하거나 정정 불가능한 비트 오류의 카운트를 유지할 수 있다.
어레이 제어기(135)는 특히 메모리 제어기(115)에 결합된 메모리 디바이스(110)의 하나 이상의 메모리 셀에 데이터를 기록하거나, 이로부터 데이터를 판독하거나, 또는 이를 소거하는 것과 관련된 메모리 동작을 제어하도록 구성된 회로망 또는 구성 요소를 포함할 수 있다. 메모리 동작은 예를 들어 (예를 들어, 웨어 레벨링, 오류 검출 또는 정정 등과 관련하여) 호스트(105)로부터 수신되거나 또는 메모리 관리자(125)에 의해 내부적으로 생성된 호스트 명령에 기초할 수 있다.
어레이 제어기(135)는 오류 정정 코드(ECC) 구성 요소(140)를 포함할 수 있으며, 이는 특히 메모리 제어기(115)에 결합된 메모리 디바이스(110)의 하나 이상의 메모리 셀에 데이터를 기록하거나 또는 이로부터 데이터를 판독하는 것과 관련된 오류를 검출하거나 또는 정정하도록 구성된 ECC 엔진 또는 다른 회로망을 포함할 수 있다. 메모리 제어기(115)는 다양한 동작 또는 데이터의 저장과 관련된 오류 발생(예를 들어, 비트 오류, 동작 오류 등)을 능동적으로 검출하고 이로부터 복구되는 동시에, 호스트(105)와 메모리 디바이스(110) 사이에서 전송되는 데이터의 무결성을 유지하거나, 또는 저장된 데이터의 무결성을 유지하도록(예를 들어, 중복 RAID 스토리지 등을 사용하여) 구성될 수 있으며, 추후 오류를 방지하도록 결함 메모리 리소스(예를 들어, 메모리 셀, 메모리 어레이, 페이지, 블록 등)을 제거(예를 들어, 폐기)할 수 있다.
메모리 어레이(120)는 예를 들어 다수의 디바이스, 플레인, 서브 블록, 블록 또는 페이지에 배열된 몇몇 메모리 셀을 포함할 수 있다. 하나의 예로서, 48 GB TLC NAND 메모리 디바이스는 페이지당 18,592 바이트(B)의 데이터(16,384 + 2208 바이트), 블록당 1536 페이지, 플레인당 548 블록, 및 디바이스당 4 이상의 플레인을 포함할 수 있다. 다른 예로서, 32 GB MLC 메모리 디바이스(셀당 2 비트의 데이터를 저장하는(즉, 4개의 프로그램 가능 상태))는 페이지당 18,592 바이트(B)의 데이터(16,384 + 2208 바이트), 블록당 1024 페이지, 플레인당 548 블록, 디바이스당 4 플레인을 포함할 수 있지만, 대응하는 TLC 메모리 디바이스로서 절반의 필요한 기록 시간과 2배의 프로그램/소거(P/E) 사이클을 가진다. 다른 예는 다른 수 또는 배열을 포함할 수 있다. 일부 예에서, 메모리 디바이스 또는 그 일부는 SLC 모드 또는 원하는 MLC 모드(예를 들어, TLC, QLC 등)로 선택적으로 동작될 수 있다.
동작시에, 데이터는 전형적으로 페이지에서 NAND 메모리 디바이스(110)에 기록되거나 이로부터 판독되고, 블록에서 소거된다. 그러나, 하나 이상의 메모리 동작(예를 들어, 판독, 기록, 소거 등)은 필요에 따라 메모리 셀의 더 크거나 더 작은 메모리 그룹에서 수행될 수 있다. NAND 메모리 디바이스(110)의 데이터 전송 크기는 전형적으로 페이지로서 지칭되는데 반하여, 호스트의 데이터 전송 크기는 일반적으로 섹터로서 지칭된다.
데이터의 페이지가 사용자 데이터의 다수의 바이트(예를 들어, 데이터의 다수의 섹터를 포함하는 데이터 페이로드) 및 이것들의 대응하는 메타데이터를 포함할 수 있을지라도, 페이지의 크기는 종종 사용자 데이터를 저장하도록 사용된 바이트의 수만을 지칭한다. 예로서, 4 KB의 페이지 크기를 갖는 데이터의 페이지는 4 KB의 사용자 데이터(예를 들어, 512 B의 섹터 크기를 가정하는 8개의 섹터)뿐만 아니라, 무결성 데이터(예를 들어, 오류 검출 또는 정정 코드 데이터), 어드레스 데이터(예를 들어, 논리 어드레스 데이터 등)과 같은 사용자 데이터에 대응하는 메타데이터, 또는 사용자 데이터와 관련된 다른 메타데이터의 다수의 바이트(예를 들어, 32 B, 54 B, 224 B 등)를 포함할 수 있다.
상이한 유형의 메모리 셀 또는 메모리 어레이(120)는 상이한 페이지 크기를 제공할 수 있거나, 또는 이와 관련된 상이한 양의 메타데이터를 요구할 수 있다. 예를 들어, 상이한 메모리 디바이스 유형은 상이한 비트 오류율을 가질 수 있으며, 이는 데이터의 페이지의 무결성을 보장하기 위해 필요한 상이한 양의 메타데이터로 이어질 수 있다(예를 들어, 보다 높은 비트 오류율을 갖는 메모리 디바이스는 보다 낮은 비트 오류율을 갖는 메모리 디바이스보다 많은 바이트의 오류 정정 코드 데이터를 요구할 수 있다). 예로서, 멀티-레벨 셀(MLC) NAND 플래시 디바이스는 대응하는 싱글-레벨 셀(SLC) NAND 플래시 디바이스보다 높은 비트 오류율을 가질 수 있다. 이와 같이, MLC 디바이스는 오류 데이터에 대해 대응하는 SLC 디바이스보다 보다 많은 메타데이터 바이트를 요구할 수 있다.
도 2는 블록(예를 들어, 블록 A(201A), 블록 B(201B) 등) 및 서브 블록(예를 들어, 서브 블록 A0(201A0), 서브 블록 An(201An), 서브 블록 B0(201B0), 서브 블록 Bn(201Bn) 등)에서 조직된, 메모리 셀의 다수의 스트링(예를 들어, 제1 내지 제3 A0 메모리 스트링(205A0-207A0), 제1 내지 제3 An 메모리 스트링(205An-207An), 제1 내지 제3 B0 메모리 스트링(205B0-207B0), 제1 내지 제3 Bn 메모리 스트링(205Bn-207Bn) 등)을 포함하는 3D NAND 아키텍처 반도체 메모리 어레이(200)의 예시적인 개략도를 도시한다. 메모리 어레이(200)는 블록, 디바이스 또는 메모리 디바이스의 다른 유닛에서 전형적으로 발견되곤 하는 더 많은 수의 유사한 구조의 일부를 나타낸다.
메모리 셀의 각각의 스트링은 소스 라인(SRC)(235) 또는 소스측 선택 게이트(SGS)(예를 들어, 제1 내지 제3 A0 SGS(231A0-233A0), 제1 내지 제3 An SGS(231An-233An), 제1 내지 제3 B0 SGS(231B0-233B0), 제1 내지 제3 Bn SGS(231Bn-233Bn) 등)과 드레인측 선택 게이트(SGD)(예를 들어, 제1 내지 제3 A0 SGD(226A0-228A0), 제1 내지 제3 An SGD(226An-228An), 제1 내지 제3 B0 SGD(226B0-228B0), 제1 내지 제3 Bn SGD(226Bn-228Bn) 등) 사이에서 소스로부터 드레인으로 Z 방향으로 적층된 다수의 계층의 전하 저장 트랜지스터(예를 들어, 부동 게이트 트랜지스터, 전하 트랩 구조 등)를 포함한다. 3D 메모리 어레이에서의 메모리 셀의 각각의 스트링은 데이터 라인(예를 들어, 비트 라인(BL)(BL0-BL2 220-222))으로서 X 방향을 따라서, 그리고 물리적 페이지로서 Y 방향을 따라서 배열될 수 있다.
물리적 페이지 내에서, 각각의 계층은 메모리 셀의 행을 나타내고, 메모리 셀의 각각의 스트링은 열을 나타낸다. 서브 블록은 하나 이상의 물리적 페이지를 포함할 수 있다. 블록은 다수의 서브 블록(또는 물리적 페이지)(예를 들어, 128, 256, 384 등)을 포함할 수 있다. 비록 본 명세서에서 2개의 블록을 갖는 것으로 도시되어 있을지라도, 각각의 블록은 2개의 서브 블록을 가지며, 각각의 서브 블록은 단일 물리적 페이지를 가지며, 각각의 물리적 페이지는 메모리 셀의 3개의 스트링을 가지며, 각각의 스트링은 메모리 셀의 8개의 계층을 가지며, 다른 예에서, 메모리 어레이(200)는 더욱 많거나 더욱 적은 블록, 서브 블록, 물리적 페이지, 메모리 셀의 스트링, 메모리 셀 또는 계층을 포함할 수 있다. 예를 들어, 메모리 셀의 각각의 스트링은 필요에 따라 더욱 많거나 더욱 적은 계층(예를 들어, 16, 32, 64, 128 등)뿐만 아니라 전하 저장 트랜지스터(예를 들어, 선택 게이트, 데이터 라인 등)를 포함할 수 있다. 예로서, 48 GB TLC NAND 메모리 디바이스는 페이지당 18,592 바이트(B)의 데이터(16,384 + 2208 바이트), 블록당 1536 페이지, 플레인당 548 블록 및 디바이스당 4 이상의 플레인을 포함할 수 있다.
메모리 어레이(200)에서의 각각의 메모리 셀은 액세스 라인(예를 들어, 워드 라인(WL) WL00-WL70(210A-217A), WL01-WL71(210B-217B) 등)에 결합된(예를 들어, 전기적으로 또는 달리 동작 가능하게 접속된) 제어 게이트(CG)를 포함하며, 액세스 라인은 필요에 따라 특정 계층 또는 계층의 일부에 걸쳐 제어 게이트(CG)를 집합적으로 결합한다. 3D 메모리 어레이에서의 특정 계층, 따라서 스트링에서의 특정 메모리 셀은 각각의 액세스 라인을 사용하여 액세스되거나 제어될 수 있다. 선택 게이트의 그룹은 다양한 선택 라인을 사용하여 액세스될 수 있다. 예를 들어, 제1 내지 제3 A0 SGD(226A0-228A0)은 A0 SGD 라인 SGDA0(225A0)을 사용하여 액세스될 수 있으며, 제1 내지 제3 An SGD(226An-228An)은 An SGD 라인 SGDAn(225An)을 사용하여 액세스될 수 있으며, 제1 내지 제3 B0 SGD(226B0-228B0)는 B0 SGD 라인 SGDB0(225B0)을 사용하여 액세스될 수 있으며, 제1 내지 제3 Bn SGD(226Bn-228Bn)는 Bn SGD 라인 SGDBn(225Bn)을 사용하여 액세스될 수 있다. 제1 내지 제3 A0 SGS(231A0-233A0) 및 제1 내지 제3 An SGS(231An-233An)은 게이트 선택 라인 SGS0(230A)을 사용하여 액세스될 수 있고, 제1 내지 제3 B0 SGS(231B0-233B0) 및 제1 내지 제3 Bn SGS(231Bn-233Bn)는 게이트 선택 라인 SGS1(230B)을사용하여 액세스될 수 있다.
예에서, 메모리 어레이(200)는 각각의 메모리 셀의 제어 게이트(CG) 또는 어레이의 각각의 계층의 선택 게이트(또는 CG 또는 선택 게이트의 일부)를 결합하도록 구성된 다수의 레벨의 반도체 재료(예를 들어, 폴리실리콘 등)를 포함할 수 있다. 어레이에서의 메모리 셀의 특정 스트링은 비트 라인(BL) 및 선택 게이트 등의 조합을 사용하여 액세스되거나, 선택되거나 또는 제어될 수 있고, 특정 스트링에서의 하나 이상의 계층에 있는 특정 메모리 셀은 하나 이상의 액세스 라인(예를 들어, 워드 라인)을 사용하여 액세스되거나, 선택되거나 또는 제어될 수 있다.
도 3은 스트링(예를 들어, 제1 내지 제3 스트링(305-307)) 및 계층(예를 들어, 각각의 워드라인(WL) WL0-WL7(310-317), 드레인측 선택 게이트(SGD) 라인(325), 소스측 선택 게이트(SGS) 라인(330) 등)의 2차원 어레이에 배열된 복수의 메모리 셀(302), 및 감지 증폭기 또는 디바이스(360)를 포함하는 NAND 아키텍처 반도체 메모리 어레이(300)의 일부의 예시적인 개략도를 도시한다. 예를 들어, 메모리 어레이(300)는 도 2에 도시된 바와 같이 3D NAND 아키텍처 반도체 메모리 디바이스의 메모리 셀의 하나의 물리적 페이지의 일부의 예시적인 개략도를 예시할 수 있다.
메모리 셀의 각각의 스트링은 각각의 소스측 선택 게이트(SGS)(예를 들어, 제1 내지 제3 SGS(331-333))를 사용하여 소스 라인(SRC)에, 그리고 각각의 드레인측 선택 게이트(SGD)(예를 들어, 제1 내지 제3 SGD(326-328))를 사용하여 각각의 데이터 라인(예를 들어, 제1 내지 제3 비트 라인(BL) BL0-BL2(320-322))에 결합된다. 도 3의 예에서 8개의 계층(예를 들어, 워드 라인(WL) WL0-WL7(310-317)을 사용하는) 및 3개의 데이터 라인(BL0-BL2(326-328))으로 도시되었을지라도, 다른 예는 필요에 따라 더욱 많거나 더욱 적은 계층 또는 데이터 라인을 갖는 메모리 셀의 스트링을 포함할 수 있다.
예시적인 메모리 어레이(300)와 같은 NAND 아키텍처 반도체 메모리 어레이에서, 선택된 메모리 셀(302)의 상태는 선택된 메모리 셀을 포함하는 특정 데이터 라인과 관련된 전류 또는 전압 변동을 감지하는 것에 의해 액세스될 수 있다. 메모리 어레이(300)는 하나 이상의 드라이버를 사용하여 (예를 들어, 제어 회로, 하나 이상의 프로세서, 디지털 논리 등에 의해) 액세스될 수 있다. 예에서, 하나 이상의 드라이버는 특정 메모리 셀 또는 메모리 셀의 세트에서 수행되고자 하는 동작의 유형에 의존하여 하나 이상의 데이터 라인(예를 들어, 비트 라인 BL0-BL2), 액세스 라인(예를 들어, 워드 라인 WL0-WL7), 또는 선택 게이트에 특정 전위를 구동하는 것에 의해 특정 메모리 셀 또는 메모리 셀의 세트를 활성화시킬 수 있다.
메모리 셀에 대한 데이터를 프로그래밍하거나 또는 기록하기 위해, 프로그래밍 전압(Vpgm)(예를 들어, 하나 이상의 프로그래밍 펄스 등)은 선택된 워드 라인(예를 들어, WL4)에, 그러므로 선택된 워드 라인에 결합된 각각의 메모리 셀의 제어 게이트(예를 들어, WL4에 결합된 메모리 셀의 제1 내지 제3 제어 게이트(CG)(341-343))에 인가될 수 있다. 프로그래밍 펄스는 예를 들어 15 V 또는 그 부근에서 시작될 수 있으며, 특정 예에서 각각의 프로그래밍 펄스 인가 동안 크기가 증가할 수 있다. 프로그램 전압이 선택된 워드 라인에 인가되는 동안, 접지 전위(예를 들어, Vss)와 같은 전위는 프로그래밍을 위해 표적화된 메모리 셀의 데이터 라인(예를 들어, 비트 라인) 및 기판(그러므로 소스와 드레인 사이의 채널)에 인가되어, 채널로부터 표적 메모리 셀의 부동 게이트로의 전하 이동(예를 들어, 직접 주입 또는 FN(Fowler-Nordheim) 터널링 등)을 초래한다.
대조적으로, 통과 전압(Vpass)은 프로그래밍을 위해 표적화되지 않은 메모리 셀을 갖는 하나 이상의 워드 라인에 인가될 수 있거나, 또는 금지 전압(예를 들어, Vcc)은 예를 들어, 채널로부터 이러한 비표적 메모리 셀의 부동 게이트로 전하가 이동되는 것을 방지하도록 프로그래밍을 위해 표적화되지 않은 메모리 셀을 갖는 데이터 라인(예를 들어, 비트 라인)에 인가될 수 있다. 통과 전압은, 예를 들어, 프로그래밍을 위해 표적화된 워드 라인에 인가된 통과 전압의 근접성에 따라 변할 수 있다. 금지 전압은 접지 전위(예를 들어, Vss)에 대한 외부 소스 또는 공급원(예를 들어, 배터리, AC-DC 컨버터 등)으로부터의 전압과 같은 공급 전압(Vcc)을 포함할 수 있다.
예로서, 프로그래밍 전압(예를 들어, 15V 이상)이 WL4와 같은 특정 워드 라인에 인가되면, 10 V의 통과 전압은 비표적 메모리 셀의 프로그래밍을 금지하거나, 또는 프로그래밍을 위해 표적화되지 않은 이러한 메모리 셀에 저장된 값을 유지하도록 WL3, WL5 등과 같은 하나 이상의 다른 워드 라인에 인가될 수 있다. 인가된 프로그램 전압과 비표적 메모리 셀 사이의 거리가 증가함에 따라서, 비표적 메모리 셀의 프로그래밍을 억제하는데 필요한 통과 전압은 감소될 수 있다. 예를 들어, 15 V의 프로그래밍 전압이 WL4에 인가되는 경우에, 10 V의 통과 전압이 WL3 및 WL5에 인가될 수 있고, 8 V의 통과 전압이 WL2 및 WL6에 인가될 수 있고, 7 V의 통과 전압이 WL1 및 WL7 등에 인가될 수 있다. 다른 예에서, 통과 전압 또는 워드 라인의 수 등은 더 높거나 더 낮거나, 또는 더 많거나 더 적을 수 있다.
데이터 라인(예를 들어, 제1, 제2 또는 제3 비트 라인(BL0-BL2)(320-322))에 결합된 감지 증폭기(360)는 특정 데이터 라인에서의 전압 또는 전류를 감지하는 것에 의해 각각의 데이터 라인에 있는 각각의 메모리 셀의 상태를 검출할 수 있다.
하나 이상의 프로그래밍 펄스(예를 들어, Vpgm)의 인가 사이에서, 선택된 메모리 셀이 그 의도된 프로그래밍된 상태에 도달하였는지를 결정하기 위해 검증 동작이 수행될 수 있다. 선택된 메모리 셀은 그 의도된 프로그래밍된 상태에 도달하였으면 추가 프로그래밍으로부터 금지될 수 있다. 선택된 메모리 셀이 그 의도된 프로그래밍된 상태에 도달하지 않으면, 추가 프로그래밍 펄스가 인가될 수 있다. 선택된 메모리 셀이 특정 수(예를 들어, 최대 수)의 프로그래밍 펄스 후에 그 의도된 프로그래밍된 상태에 도달하지 않았으면, 선택된 메모리 셀, 또는 이러한 선택된 메모리 셀과 관련된 스트링, 블록, 또는 페이지는 결함으로서 마킹될 수 있다.
메모리 셀 또는 메모리 셀의 그룹을 소거하기 위해(예를 들어, 소거는 전형적으로 블록 또는 서브 블록에서 수행된다), 소거 전압(Vers)(예를 들어, 전형적으로 Vpgm)이 소거(예를 들어, 하나 이상의 비트 라인, 선택 게이트 등을 사용하여)를 위해 표적화된 메모리 셀의 기판(그러므로, 소스와 드레인 사이의 채널)에 인가될 수 있는 반면에, 표적 메모리 셀의 워드 라인은 접지 전위(예를 들어, Vss)와 같은 전위에서 유지되어, 표적 메모리 셀의 부동 게이트로부터 채널로의 전하 이동(예를 들어, 직접 주입 또는 Fowler-Nordheim(FN) 터널링 등)을 초래한다.
도 4는 복수의 메모리 셀(404)을 갖는 메모리 어레이(402), 및 메모리 어레이(402)와의 통신을 제공하거나 메모리 어레이 상에서 하나 이상의 메모리 동작을 수행하기 위한 하나 이상의 회로 또는 구성 요소를 포함하는 메모리 디바이스(400)의 예시적인 블록도를 도시한다. 메모리 디바이스(400)는 행 디코더(412), 열 디코더(414), 감지 증폭기(420), 페이지 버퍼(422), 선택기(424), 입력/출력(I/O) 회로(426) 및 메모리 제어 유닛(430)을 포함할 수 있다.
메모리 어레이(402)의 메모리 셀(404)은 제1 및 제2 블록(402A, 402B)과 같은 블록에 배열될 수 있다. 각각의 블록은 서브 블록을 포함할 수 있다. 예를 들어, 제1 블록(402A)은 제1 및 제2 서브 블록(402A0, 402An)을 포함할 수 있고, 제2 블록(402B)은 제1 및 제2 서브 블록(402B0, 402Bn)을 포함할 수 있다. 각각의 서브 블록은 다수의 물리적 페이지를 포함할 수 있고, 각각의 페이지는 다수의 메모리 셀(404)을 포함한다. 비록 여기에서 2개의 블록을 갖는 것으로 도시되었을지라도, 각각의 블록은 2개의 서브 블록을 가지며, 각각의 서브 블록은 다수의 메모리 셀(404)을 가지며, 다른 예에서, 메모리 어레이(402)는 더욱 많거나 더욱 적은 블록, 서브 블록, 메모리 셀 등을 포함할 수 있다. 다른 예에서, 메모리 셀(404)은 다수의 행, 열, 페이지, 서브 블록 등에 배열될 수 있고, 예를 들어, 액세스 라인(406), 제1 데이터 라인(410), 또는 하나 이상의 선택 게이트, 소스 라인 등을 사용하여 액세스될 수 있다.
메모리 제어 유닛(430)은, 예를 들어, 원하는 동작(예를 들어, 기록, 판독, 소거 등)을 나타내는 하나 이상의 클록 신호 또는 제어 신호를 포함하는, 제어 라인(432)에서 수신된 하나 이상의 신호 또는 명령, 또는 하나 이상의 어드레스 라인(416)에서 수신된 어드레스 신호(A0-AX)에 따라서 메모리 디바이스(400)의 메모리 동작을 제어할 수 있다. 메모리 디바이스(400)의 외부에 있는 하나 이상의 디바이스는 제어 라인(432)에 대한 제어 신호, 또는 어드레스 라인(416)에 대한 어드레스 신호의 값을 제어할 수 있다. 메모리 디바이스(400)의 외부에 있는 디바이스의 예는 호스트, 메모리 제어기, 프로세서, 또는 도 4에 도시되지 않은 하나 이상의 회로 또는 구성 요소를 포함할 수 있지만 이에 제한되지는 않는다.
메모리 디바이스(400)는 액세스 라인(406) 및 제1 데이터 라인(410)을 사용하여, 메모리 셀(404) 중 하나 이상에(예를 들어, 기록 또는 소거) 또는 이로부터(예를 들어, 판독) 데이터를 전송할 수 있다. 행 디코더(412) 및 열 디코더(414)는 어드레스 라인(416)으로부터 어드레스 신호(A0-AX)를 수신하여 디코딩할 수 있고, 어느 메모리 셀(404)이 액세스될지를 결정할 수 있고, 전술한 바와 같이 액세스 라인(406)(예를 들어, 복수의 워드 라인(WL0-WLm) 중 하나 이상) 또는 제1 데이터 라인(410)(예를 들어, 복수의 비트 라인(BL0-BLn) 중 하나 이상) 중 하나 이상에 신호를 제공할 수 있다.
메모리 디바이스(400)는 제1 데이터 라인(410)을 사용하여 메모리 셀(404)에 대한 데이터의 값을 결정(예를 들어, 판독)하거나 또는 메모리 셀에 기록될 데이터의 값을 결정하도록 구성된 감지 증폭기(420)와 같은 감지 회로망을 포함할 수 있다. 예를 들어, 메모리 셀(404)의 선택된 스트링에서, 감지 증폭기(420) 중 하나 이상은 선택된 스트링을 통하여 데이터 라인(410)으로 메모리 어레이(402)에서 흐르는 판독 전류에 응답하여 선택된 메모리 셀(404)에서의 논리 레벨을 판독할 수 있다.
메모리 디바이스(400)의 외부에 있는 하나 이상의 디바이스는 I/O 라인(DQ0-DQN)(408), 어드레스 라인(416)(A0-AX) 또는 제어 라인(432)을 사용하여 메모리 디바이스(400)와 통신할 수 있다. 출력(I/O) 회로(426)는 예를 들어 제어 라인(432) 및 어드레스 라인(416)에 따라서 I/O 라인(408)을 사용하여 페이지 버퍼(422) 또는 메모리 어레이(402) 안 또는 밖으로와 같은 메모리 디바이스(400)의 안 또는 밖으로 데이터의 값을 전송할 수 있다. 페이지 버퍼(422)는 데이터가 메모리 어레이(402)의 관련 부분으로 프로그래밍되기 전에 메모리 디바이스(400)의 외부에 있는 하나 이상의 디바이스로부터 수신 데이터를 저장할 수 있거나, 또는 데이터가 메모리 디바이스(400)의 외부에 있는 하나 이상의 디바이스로 전송되기 전에 메모리 어레이(402)로부터 판독된 데이터를 저장할 수 있다.
열 디코더(414)는 어드레스 신호(A0-AX)를 수신하여 하나 이상의 열 선택 신호(CSEL1-CSELn)로 디코딩할 수 있다. 선택기(424)(예를 들어, 선택 회로)는 열 선택 신호(CSEL1-CSELn)를 수신하고, 메모리 셀(404)로부터 판독되거나 메모리 셀로 프로그래밍될 데이터의 값을 나타내는 데이터를 페이지 버퍼(422)에서 선택할 수 있다. 선택된 데이터는 제2 데이터 라인(418)을 사용하여 페이지 버퍼(422)와 I/O 회로(426) 사이에서 전송된다.
메모리 제어 유닛(430)은 외부 소스 또는 공급원(예를 들어, 내부 또는 외부 배터리, AC-DC 컨버터 등)으로부터 공급 전압(Vcc)(434) 및 음의 공급 전압(Vss))(436)(예를 들어, 접지 전위)과 같은 양 및 음의 공급 신호를 수신할 수 있다. 특정 예에서, 메모리 제어 유닛(430)은 양 또는 음의 공급 신호를 내부적으로 제공하는 조정기(428)를 포함할 수 있다.
도 5A 및 도 5B는 예시적인 싱글-레벨 셀(SLC) 전하 분포(500) 및 예시적인 멀티-레벨 셀(MLC) 전하 분포(501)를 포함하는 예시적인 전하 분포를 도시한다. 도 5A에서, SLC 전하 분포(500)는 기준점에 의해 분리된 2개의 이용 가능한 상태("1"및 "0")를 도시한다. 셀의 기준점의 값 및 임계 전압(Vt)의 스케일은 특히 메모리 디바이스의 논리 레벨에 의존한다. 도 5B에서, MLC 전하 분포(501)(이 예에서, 2-레벨 셀)는 다수의 기준점에 의해 분리된 4개의 가능한 상태("11", "10", "01" 및 "00")를 도시한다. 전압 분포와 기준점 사이의 여유는 SLC보다 MLC에서 더 좁고, 고온(예를 들어, 180℃보다 높은, 200℃보다 높은, 220℃보다 높은)에 노출될 때 전지 누설 및 전압 시프트로부터의 오염에 더 민감하다.
도 6은 메모리 디바이스(610)를 포함하는 전자 디바이스(600)의 예시적인 블록도를 도시하며, 메모리 디바이스(610)는 메모리 제어기(615) 및 메모리 어레이(620)를 포함한다. 메모리 어레이(620)는, 예를 들어, 리플로우-보호 모드(예를 들어, 싱글-레벨 모드), 및 정상-동작 모드(예를 들어, 멀티-레벨 모드)를 포함하여 다수의 모드로 동작될 수 있다. 리플로우-보호 모드에서, 메모리 어레이(620)는 SLC 블록(602)을 포함하여 다수의 블록을 포함할 수 있다. 예에서, 메모리 어레이(620)에 저장되거나 이에 기록된 데이터의 임계량, 메모리 디바이스(610)에 대한 다수의 파워 사이클, 메모리 디바이스(610)에 의해 사용되거나 기록된 다수의 LBA 어드레스와 같은 임계치, 또는 하나 이상의 다른 임계치 또는 임계 조건이 도달될 때, 메모리 디바이스(610)는 메모리 어레이(620)를 리플로우-보호 모드(예를 들어, 싱글-레벨 메모리 셀(SLC)로서)로부터 정상-동작 모드(예를 들어, 2-레벨 셀, 3-레벨 셀(TLC), 4-레벨 셀(QLC) 등과 같은 멀티-레벨 셀로서)로 이행시킬 수 있다. 예에서, SLC 블록(602)은 TLC 블록 등과 같은 MLC 블록으로 이행될 수 있다.
도 7은 메모리 디바이스를 관리하기 위한 예시적인 방법(700)을 도시한다. (701)에서, 사전 로딩된 데이터를 포함하는 데이터는 리플로우-보호 모드에서 SLC로서 메모리 어레이에 저장되거나 기록될 수 있다. (702)에서, 메모리 어레이에 기록되었거나, 기록되고 있거나, 저장되거나, 또는 리플로우-보호 모드에서 메모리 어레이에 저장되도록 명령받은 데이터의 양은 임계량과 비교될 수 있다. 예에서, 메모리 제어기는 호스트 디바이스로부터 정보를 수신할 수 있고, 예를 들어 사전 로딩된 데이터를 수신하기 전에 수신된 정보를 사용하여 임계량을 확립할 수 있다. 다른 예에서, 임계량은 호스트 디바이스를 참조하지 않고 메모리 제어기에서 설정될 수 있다. 예에서, 임계량의 비교는 호스트 디바이스 또는 사전 로딩된 데이터를 메모리 디바이스에 제공하는 디바이스로부터와 같은 사전 로딩된 데이터의 별도의 검증을 수신함이 없이, 또는 완성된 리플로우 또는 조립체의 별도의 표시를 수신함이 없이 동작 흐름을 결정할 수 있다. 예에서, 메모리 디바이스에 저장된 사전 로딩된 데이터를 포함하는 데이터의 임계량과의 비교는 단독으로 제어될 수 있다.
(702)에서, 메모리 어레이에 기록되었거나, 기록되고 있거나, 저장되거나, 또는 리플로우-보호 모드에서 메모리 어레이에 저장되도록 명령받은 데이터가 임계량을 초과하지 않거나 초과하지 않았으면, 데이터는 (701)에서 SLC로서 메모리 어레이에 계속 저장되거나 기록된다. (702)에서, 메모리 어레이에 기록되었거나, 기록되고 있거나, 저장되거나, 또는 리플로우-보호 모드에서 메모리 어레이에 저장되도록 명령받은 데이터가 임계량을 초과하면, 메모리 어레이는 (703)에서 리플로우-보호 모드로부터 정상-동작 모드로 이행될 수 있고, MLC(예를 들어, 2-레벨 셀, TLC, QLC 등)로서 리플로우-보호 모드로 또는 임계량이 초과된 후에 선택적으로 파워 온(예를 들어, 재시작, 파워 온 재설정 등) 후에 정상-동작(예를 들어, 멀티-레벨 또는 제2 모드)에서 저장된 데이터를 선택적으로 메모리 어레이 상의 동일 또는 다른 위치에 재배치, 재기록 또는 재저장할 수 있다. 임계량 또는 그 이상의 후속 데이터는, 메모리 어레이에 데이터가 기록되었거나, 기록되고 있거나, 저장되거나, 또는 메모리 어레이에 저장되도록 명령받은 데이터가 (702)에서 임계량을 초과한 후에, 선택적으로 임계량이 초과된 후의 파워 온 후와 같이, MLC로서 메모리 어레이에 저장되거나 또는 기록될 수 있다.
다른 예에서, 리플로우-보호 모드 및 정상-동작 모드(예를 들어, 2-레벨 모드, 3-레벨 모드, 4-레벨 모드 등) 대신에, 모드는 제1의 하위-레벨 및 제2의 상위-레벨 모드를 포함할 수 있다. 예에서, 제1 모드는 2-레벨 모드(예를 들어, 2-레벨 셀)를 포함할 수 있고, 제2 모드는 3-레벨 모드(예를 들어, TLC), 4-레벨 모드(예를 들어, QLC) 등을 포함할 수 있다. 예에서, 제1 모드는 3-레벨 모드를 포함할 수 있고, 제2 모드는 4-레벨 모드(또는 더 높은)를 포함할 수 있다.
도 8은 본 명세서에서 논의된 임의의 하나 이상의 기술(예를 들어, 방법론)이 수행될 수 있는 예시적인 머신(800)의 블록도를 도시한다. 대안적인 실시형태에서, 머신(800)은 독립형 디바이스로서 동작할 수 있거나, 또는 다른 머신에 접속(예를 들어, 네트워킹)될 수 있다. 네트워크 전개에서, 머신(800)은 서버 클라이언트 네트워크 환경에서 서버 머신, 클라이언트 머신, 또는 둘 모두의 능력으로 동작할 수 있다. 예에서, 머신(800)은 피어 투 피어(P2P)(또는 다른 분포된) 네트워크 환경에서 피어 머신으로서 동작할 수 있다. 머신(800)은 개인용 컴퓨터(PC), 태블릿 PC, 셋톱 박스(STB), 개인용 정보 단말기(PDA), 이동 전화, 웹 기기, IoT 디바이스, 자동차 시스템, 또는 그 머신에 의해 취해지는 동작을 지정하는 명령(순차적 또는 다른 방식)을 실행할 수 있는 임의의 머신일 수 있다. 또한, 단일 머신 만이 도시되어 있지만, "머신"이라는 용어는 클라우드 컴퓨팅, 서비스형 소프트웨어(software as a Service: SaaS), 기타 컴퓨터 클러스터 구성과 같은 본 명세서에서 논의된 방법론의 하나 이상을 수행하기 위해 명령의 세트(또는 다수의 세트)를 개별적으로 또는 공동으로 실행하는 머신의 임의의 집합체를 포함하는 것으로 또한 취해질 것이다.
본 명세서에 기술된 바와 같은 예는 논리, 구성 요소, 디바이스, 패키지 또는 메커니즘을 포함하거나 이에 의해 동작할 수 있다. 회로망은 하드웨어(예를 들어, 단순 회로, 게이트, 논리 등)를 포함하는 유형의 엔터티에서 구현된 회로의 집합체(예를 들어, 세트)이다. 회로망 자격은 시간이 지남에 따라 유연하고 기본 하드웨어 변동이 있을 수 있다. 회로망은 동작할 때 단독으로 또는 조합하여 특정 과제를 수행할 수 있는 부재를 포함한다. 예에서, 회로망의 하드웨어는 특정 동작(예를 들어, 하드웨어에 내장된)을 수행하도록 불변적으로 설계될 수 있다. 예에서, 회로망의 하드웨어는 특정 동업의 명령을 인코딩하도록 물리적으로 변경된 컴퓨터 판독 가능 매체(예를 들어, 변치않는 대량 입자의 자기적으로, 전기적으로, 이동 가능한 배치, 등)를 포함하는 가변적으로 접속된 물리적 구성 요소(예를 들어, 실행 유닛, 트랜지스터, 단순 회로 등)을 포함할 수 있다. 물리적 구성 요소를 접속하는데 있어서, 하드웨어 구성의 기본적인 전기적 특성은 예를 들어 절연체에서 도체로 또는 그 반대로 변경된다. 명령은 참여 하드웨어(예를 들어, 실행 유닛 또는 로딩 메커니즘)가 동작하고 있을 때 특정 과제의 일부를 수행하기 위해 가변적인 접속을 통해 하드웨어에서 회로망의 부재를 생성하는 것을 가능하게 한다. 따라서, 컴퓨터 판독 가능 매체는 디바이스가 동작할 때 회로망의 다른 구성 요소와 통신 가능하게 결합된다. 예에서, 임의의 물리적 구성 요소는 하나보다 많은 회로망의 하나보다 많은 부재에서 사용될 수 있다. 예를 들어, 동작 하에서, 실행 유닛은 한 시점에서 제1 회로망의 제1 회로에서 사용될 수 있고, 다른 시점에서 제1 회로망의 제2 회로에 의해 또는 제2 회로망의 제3 회로에 의해 재사용될 수 있다.
머신(예를 들어, 컴퓨터 시스템)(800)(예를 들어, 호스트 디바이스(105), 메모리 디바이스(110) 등)은 하드웨어 프로세서(802)(예를 들어, 중앙 처리 유닛(CPU), 그래픽 처리 유닛(GPU), 하드웨어 프로세서 코어, 또는 예를 들어 메모리 제어기(115), 또는 이것들의 임의의 조합 등), 주 메모리(804) 및 정적 메모리(806)를 포함할 수 있으며, 이들 중 일부 또는 전부는 인터링크(예를 들어, 버스)(808)를 통해 서로 통신할 수 있다. 머신(800)은 디스플레이 유닛(810), 영숫자 입력 디바이스(812)(예를 들어, 키보드) 및 사용자 인터페이스(UI) 내비게이션 디바이스(814)(예를 들어, 마우스)를 더 포함할 수 있다. 예에서, 디스플레이 유닛(810), 입력 디바이스(812) 및 UI 내비게이션 디바이스(814)는 터치 스크린 디스플레이일 수 있다. 머신(800)은 기억 장치(예를 들어, 드라이브 유닛)(816), 신호 생성 디바이스(818)(예를 들어, 스피커), 네트워크 인터페이스 디바이스(820), 및 위성 위치 확인 시스템(GPS) 센서, 나침반, 가속도계 또는 기타 센서와 같은 하나 이상의 센서(816)를 추가로 포함할 수 있다. 머신(800)은 하나 이상의 주변 디바이스(예를 들어, 프린터, 카드 리더기 등)와 통신하거나 이를 제어하기 위해 직렬(예를 들어, 범용 직렬 버스(USB), 병렬 또는 다른 유선 또는 무선(예를 들어, 적외선(IR), 근거리 통신(NFC) 등)) 접속과 같은 출력 제어기(828)를 포함할 수 있다.
기억 장치(816)는 본 명세서에 설명된 기술 또는 기능 중 임의의 하나 이상에 의해 구현되거나 이용되는 데이터 구조 또는 명령(824)(예를 들어, 소프트웨어)의 하나 이상의 세트가 저장되는 기계 판독 가능 매체(822)를 포함할 수 있다. 명령(824)은 또한 머신(800)에 의한 그 실행 동안 주 메모리(804) 내에, 정적 메모리(806) 내에, 또는 하드웨어 프로세서(802) 내에 완전히 또는 적어도 부분적으로 상주할 수 있다. 예에서, 하드웨어 프로세서(802), 주 메모리(804), 정적 메모리(806), 또는 기억 장치(816)의 하나 또는 임의의 조합이 기계 판독 가능 매체(822)를 구성할 수 있다.
기계 판독 가능 매체(822)가 단일 매체로서 도시되어 있지만, "기계 판독 가능 매체"라는 용어는 하나 이상의 명령(824)을 저장하도록 구성된 단일 매체 또는 다수의 매체(예를 들어, 중앙 집중형 또는 분산형 데이터베이스, 또는 관련 캐시 및 서버)를 포함할 수 있다.
"기계 판독 가능 매체"라는 용어는, 머신(800)에 의한 실행을 위해 명령을 저장하거나, 인코딩하거나 또는 운반할 수 있거나, 머신(800)이 본 개시 내용의 기술 중 임의의 하나 이상을 수행하게 하거나, 또는 이러한 명령에 의해 사용되거나 이와 관련된 데이터 구조를 저장하거나, 인코딩하거나 또는 운반할 수 있는 임의의 매체를 포함할 수 있다. 비제한적 기계 판독 가능 매체의 예는 솔리드 스테이트 메모리, 및 광학 및 자기 매체를 포함할 수 있다. 예에서, 대량 기계 판독 가능 매체는 불변(예를 들어, 휴지) 질량을 갖는 복수의 입자를 구비한 기계 판독 가능 매체를 포함한다. 따라서, 대량 기계 판독 가능 매체는 일시적 전파 신호가 아니다. 대량 기계 판독 가능 매체의 특정 예는 반도체 메모리 디바이스(예를 들어, 전기 프로그램 가능 판독 전용 메모리(EPROM), 전기 소거 가능한 프로그램 가능 판독 전용 메모리(EEPROM))) 및 플래시 메모리 디바이스와 같은 비휘발성 메모리; 내부 하드 디스크 및 착탈식 디스크와 같은 자기 디스크; 광 자기 디스크; 및 CD-ROM 및 DVD-ROM 디스크를 포함할 수 있다.
명령(824)(예를 들어, 소프트웨어, 프로그램, 운영 체제(OS) 등) 또는 다른 데이터는 기억 장치(821)에 저장되고, 프로세서(802)에 의한 사용을 위해 메모리(804)에 의해 액세스될 수 있다. 메모리(804)(예를 들어, DRAM)는 전형적으로 빠르지 만 휘발성이며, 그러므로 "오프" 상태에 있는 동안을 포함하여 장기 저장에 적합한 기억 장치(821)(예를 들어, SSD)와는 다른 유형의 기억 장치이다. 사용자 또는 머신(800)에 의해 사용되는 명령(824) 또는 데이터는 전형적으로 프로세서(802)에 의한 사용을 위해 메모리(804)에 로딩된다. 메모리(804)가 충만되었을 때, 기억 장치(821)로부터의 가상 공간이 메모리(804)를 보충하기 위해 할당될 수 있으며; 그러나, 기억 장치(821)가 전형적으로 메모리(804)보다 느리고 기록 속도가 전형으로 판독 속도보다 적어도 2배 느리기 때문에, 가상 메모리의 사용은 기억 장치 대기 시간으로 인해 사용자 경험을 (메모리(804)(예를 들어 DRAM)와 대비하여) 크게 감소시킬 수 있다. 또한, 가상 메모리를 위한 기억 장치(821)의 사용은 기억 장치(821)의 가용 수명을 크게 감소시킬 수 있다.
가상 메모리와 대조적으로, 가상 메모리 압축(예를 들어, Linux® 커널 특징 "ZRAM")은 기억 장치(821)로의 페이징(paging)을 피하도록 메모리의 일부를 압축된 블록 스토리지로서 사용한다. 페이징은 기억 장치(821)에 이러한 데이터를 기록하는 것이 필요할 때까지 압축 블록에서 일어난다. 가상 메모리 압축은 메모리(804)의 사용 가능한 크기를 증가시키는 동시에 기억 장치(821)에서의 웨어(wear)를 감소시킨다.
모바일 전자 디바이스 또는 모바일 스토리지에 최적화된 기억 장치는 전통적으로 MMC 솔리드 스테이트 기억 장치(예를 들어, Micro Secure Digital(micro SD™) 카드 등)를 포함한다. MMC 디바이스는 호스트 디바이스와의 다수의 병렬 인터페이스(예를 들어, 8 비트 병렬 인터페이스)를 포함하며, 종종 호스트 디바이스로부터 구성 요소를 제거 가능하고 분리 가능하다. 반대로 eMMC™ 디바이스는 회로 보드에 부착되며, 직렬 ATA™(Serial AT(Advanced Technology) Attachment 또는 SATA) 기반 SSD 디바이스에 필적하는 판독 속도를 갖는, 호스트 디바이스의 구성 요소로 간주된다. 그러나, 모바일 디바이스 성능에 대한 요구는 가상 또는 증강 현실 디바이스를 완전히 활성화하고 증가하는 네트워크 속도를 이용하는 것 등과 같이 계속 증가하고 있다. 이러한 요구에 부응하여, 기억 장치는 병렬로부터 직렬 통신 인터페이스로 시프팅되었다. 제어기 및 펌웨어를 포함하는 범용 플래시 스토리지(UFS) 디바이스는 전용 판독/기록 경로를 갖는 저전압 차동 신호(LVDS) 직렬 인터페이스를 사용하여 호스트 디바이스와 통신하여, 판독/기록 속도를 더욱 빠르게 향상시킨다.
명령(824)은 다수의 전송 프로토콜(예를 들어, 프레임 릴레이, 인터넷 프로토콜(IP), 전송 제어 프로토콜(TCP), 사용자 데이터그램 프로토콜(UDP), 하이퍼텍스트 전송 프로토콜(HTTP) 등) 중 임의의 하나를 이용하여 네트워크 인터페이스 디바이스(820)를 통해 전송 매체를 사용하여 통신 네트워크(826)를 통해 전송되거나 수신될 수 있다. 예시적인 통신 네트워크는 특히 근거리 통신망(LAN), 광역 통신망(WAN), 패킷 데이터 네트워크(예를 들어, 인터넷), 이동 전화 네트워크(예를 들어, 셀룰러 네트워크), 기존 전화 서비스(POTS) 네트워크, 무선 데이터 네트워크(예를 들어, Wi-Fi®로서 알려진 전기 전자 기술자 협회(IEEE) 802.11 표준 계열, WiMax®로서 공지된 IEEE 802.16 표준 계열), IEEE 802.15.4 표준 계열, P2P 네트워크를 포함할 수 있다. 예에서, 네트워크 인터페이스 디바이스(820)는 통신 네트워크(826)에 접속하기 위한 하나 이상의 물리적 잭(예를 들어, 이더넷, 동축, 또는 전화 잭) 또는 하나 이상의 안테나를 포함할 수 있다. 예에서, 네트워크 인터페이스 디바이스(820)는 단일 입력 다중 출력(SIMO), 다중 입력 다중 출력(MIMO), 또는 다중 입력 단일 출력(MISO) 기술 중 적어도 하나를 사용하여 무선으로 통신하기 위해 복수의 안테나를 포함할 수 있다. "전송 매체"라는 용어는 머신(800)에 의한 실행을 위해 명령을 저장하거나, 인코딩하거나 또는 운반할 수 있는 임의의 무형 매체를 포함하도록 취해질 것이, 이러한 소프트웨어의 통신을 용이하게 하기 위해 디지털 또는 아날로그 통신 신호 또는 다른 무형 매체를 포함한다.
상기 상세한 설명은 상세한 설명의 일부를 형성하는 첨부 도면에 대한 참조를 포함한다. 도면은 예시로서 본 발명이 실시될 수 있는 특정 실시형태를 도시한다. 이들 실시형태는 본 명세서에서 "예"로서 또한 지칭된다. 이러한 예는 도시되거나 설명된 것 외에 소자를 포함할 수 있다. 그러나, 본 발명자들은 또한 도시되거나 설명된 소자들만이 제공되는 예를 고려한다. 더욱이, 본 발명자들은 또한 특정 예(또는 하나 이상의 그 양태)에 대하여 또는 본 명세서에 도시되거나 기술된 다른 예(또는 그 하나 이상의 양태)에 대하여 도시되거나 설명된 소자(또는 하나 이상의 그 양태)의 임의의 조합 또는 순열을 사용하는 예를 고려한다.
이 문서에서, 단수 표현 용어는 특허 문서에서 공통적으로 사용되는 바와 같이 "적어도 하나" 또는 "하나 이상의" 임의의 다른 예 또는 사용과 무관하게 하나 또는 하나보다 많은 것을 포함하도록 사용된다. 이 문서에서, "또는"이라는 용어는 달리 명시되지 않는 한 비배타적이거나, 또는 "A 또는 B"가 "A는 아니지만 B", "B는 아니지만 A" 및 "A 및 B"를 포함할 수 있도록 사용된다. 첨부된 청구범위에서, "구비하는" 및 "여기에서(in which)"라는 용어는 각각의 용어 "포함하는" 및 "여기에서(wherein)"라는 각각의 용어의 평범한 영어의 동등한 의미로서 사용된다. 또한, 다음의 청구범위에서, "구비하는" 및 "포함하는"이라는 용어는 개방형이며, 즉 청구범위에서 이러한 용어 뒤에 열거된 것 외에 소자를 포함하는 시스템, 디바이스, 물품 또는 프로세스는 그 청구항의 범위에 속하는 것으로 여전히 간주된다. 또한, 다음의 청구범위에서, "제1", "제2" 및 "제3" 등의 용어는 단지 라벨로서 사용되며, 이들의 물체에 수치적 요건을 부과하도록 의도되지 않는다.
다양한 예에서, 본 명세서에 설명된 구성 요소, 제어기, 프로세서, 유닛, 엔진, 또는 테이블은 특히 물리적 디바이스에 저장된 물리적 회로 또는 펌웨어를 포함할 수 있다. 본 명세서에 사용된 "프로세서"는 프로세서 또는 멀티 코어 디바이스의 그룹을 포함하여, 마이크로프로세서, 마이크로제어기, 그래픽 프로세서, 디지털 신호 프로세서(DSP), 또는 임의의 다른 유형의 프로세서 또는 처리 회로와 같은, 그러나 이에 제한되지 않는 임의의 유형의 컴퓨터의 회로를 의미한다.
이 문서에서 사용된 "수평"이라는 용어는 임의의 시점에 기판의 실제 배향에 관계없이, 웨이퍼 또는 다이 밑에 있는 것과 같은 기판의 통상적인 평면 또는 표면에 평행한 평면으로서 정의된다. "수직"이라는 용어는 상기 정의된 바와 같이 수평에 직각인 방향을 지칭한다. "온(on)", "오버(over)" 및 "언더(under)"와 같은 전치사는 기판의 배향에 관계없이 기판의 상단 또는 노출된 표면 상에 있는 통상적인 평면 또는 표면에 대하여 정의되며; "온"은 "~상에" 있는 다른 구조에 대한 하나의 구조의 직접적인 접촉을 제안하도록 의도된 반면에(반대되는 설명적 표시가 없는 경우에); "오버" 및 "언더"라는 용어는 구체적으로 식별되지 않으면 식별된 구조 사이의 직접적인 접촉을 명시적으로 포함하지만 이에 한정되지 않는 구조(또는 층, 특징 등)의 상대적 배치를 식별하도록 의도된다. 유사하게, "오버" 및 "언더"라는 용어는, 이러한 구조가 수평 배향이 아니라 언급된 구조에 대해 수직으로 연장되더라도, 구조가 언급된 구조, 그렇다면 일부 시점에 논의중인 구성의 최외측 부분 "위에" 있을 수 있음에 따라서 수평 배향으로 제한되지 않는다.
"웨이퍼" 및 "기판"이라는 용어는 본 명세서서, 일반적으로 집적 회로가 형성되는 임의의 구조 및 집적 회로 제조의 다양한 단계 동안 이러한 구조를 지칭하기 위해 사용된다. 그러므로, 다음의 상세한 설명은 제한적인 의미로 취해지지 않아야 하며, 다양한 실시형태의 범위는 이러한 청구범위가 부여되는 등가물의 전체 범위와 함께 첨부된 청구범위에 의해서만 한정된다.
본 개시 내용에 따르고 본 명세서에 기술된 다양한 실시형태는 메모리 셀의 수직 구조(예를 들어, 메모리 셀의 NAND 스트링)를 이용하는 메모리를 포함한다. 본 명세서에서 사용되는 바와 같이, 방향성 형용사는 메모리 셀이 그 위에 형성되는 기판의 표면에 대해 취해질 것이다(즉, 수직 구조는 기판 표면으로부터 멀어지게 연장되는 것으로서 취해질 것이고, 수직 구조의 하단부는 기판 표면에 가장 가까운 단부로서 취해질 것이며, 수직 구조의 상단부는 기판 표면으로부터 가장 먼 단부로서 간주될 것이다).
본 명세서에서 사용되는 바와 같이, 수평, 수직, 법선, 평행, 직각 등과 같은 방향성 형용사는 상대적 배향을 지칭할 수 있고, 달리 언급되지 않는 한 특정 기하학적 특성에 대한 엄격한 준수를 요구하도록 의도되지 않는다. 예를 들어, 본 명세서에서 사용되는 바와 같이, 수직 구조는 기판의 표면에 엄격하게 직각일 필요는 없지만, 대신 기판의 표면에 대체로 직각일 수 있고, 기판의 표면과 예각(예를 들어, 60 내지 120°등)을 형성할 수 있다.
본 명세서에 설명된 일부 실시형태에서, 상이한 도핑 구성이 소스측 선택 게이트(SGS), 제어 게이트(CG), 및 드레인측 선택 게이트(SGD)에 도포될 수 있으며, 이들 각각은 이러한 예에서 폴리실리콘으로 형성되거나 적어도 폴리실리콘을 포함할 수 있어서, 그 결과, 에칭 용액에 노출될 때 이러한 계층(예를 들어, 폴리실리콘 등)이 상이한 에칭 속도를 가질 수 있다. 예를 들어, 3D 반도체 디바이스에서 모놀리식 필라를 형성하는 프로세스에서, SGS 및 CG는 오목부를 형성할 수 있는 반면에, SGD는 덜 오목화되거나 심지어 오목화되지 않을 수 있다. 그러므로, 이러한 도핑 구성은 에칭 용액(예를 들어, 테트라메틸암모늄 하이드록사이드(TMCH))을 사용하는 것에 의해 3D 반도체 디바이스에서 별개의 계층(예를 들어, SGS, CG 및 SGD)으로의 선택적 에칭을 가능하게 할 수 있다.
본 명세서에서 사용된 바와 같이, 메모리 셀을 동작시키는 것은 메모리 셀로부터의 판독, 메모리 셀에의 기록 또는 메모리 셀로부터의 소거를 포함한다. 의도된 상태로 메모리 셀을 배치하는 동작은 본 명세서에서 "프로그래밍"으로서 지칭되며, 메모리 셀에 기록하거나 이로부터 소거하는 것을 포함할 수 있다(예를 들어, 메모리 셀은 소거된 상태로 프로그래밍될 수 있다).
본 개시 내용의 하나 이상의 실시형태에 따르면, 메모리 디바이스의 내부 또는 외부에 위치된 메모리 제어기(예를 들어, 프로세서, 제어기, 펌웨어 등)는 웨어 사이클의 양, 또는 웨어 상태(예를 들어, 이러한 것이 발생함에 따라서 메모리 디바이스의 웨어 사이클의 기록, 동작의 카운팅, 초기화하는 메모리 디바이스의 동작의 추적, 웨어 상태에 대응하는 메모리 디바이스 특성의 평가 등)를 결정(예를 들어, 선택, 설정, 조정, 컴퓨팅, 변경, 제거, 통신, 적응, 도출, 한정, 활용, 변경. 적용 등)할 수 있다.
본 개시 내용의 하나 이상의 실시형태에 따르면, 메모리 액세스 디바이스는 각각의 메모리 동작마다 메모리 디바이스에 웨어 사이클 정보를 제공하도록 구성될 수 있다. 메모리 디바이스 제어 회로망(예를 들어, 제어 논리)은 웨어 사이클 정보에 대응하는 메모리 디바이스 성능 변화를 보상하도록 프로그래밍될 수 있다. 메모리 디바이스는 웨어 사이클 정보를 수신하고, 웨어 사이클 정보에 응답하여 하나 이상의 동작 파라미터(예를 들어, 값, 특성)를 결정할 수 있다.
소자가 다른 소자 "상에 있거나", "에 접속되거나" 또는 "결합된" 것으로 언급될 때, 이는 다른 소자에 상에 있거나, 직접 접속되거나, 결합될 수 있거나, 또는 중간 소자가 존재할 수 있다는 것을 이해할 것이다. 대조적으로, 소자가 다른 소자 "바로 위에 있거나" 또는 이에 "직접 접속되거나" 또는 "직접 결합되었"다고 언급된 때, 중간 소자 또는 층이 존재하지 않는 것으로 이해되어야 할 것이다. 2개의 소자가 도면에서 이들을 접속하는 선으로 도시되었으면, 달리 지시되지 않는 한, 2개의 소자는 결합되거나 직접 결합될 수 있다.
본 명세서에 기술된 방법 예는 적어도 부분적으로 구현된 머신 또는 컴퓨터일 수 있다. 일부 예는 상기 예에서 설명된 바와 같은 방법을 수행하도록 전자 디바이스를 구성하기 위해 동작 가능한 명령으로 인코딩된 컴퓨터 판독 가능 매체 또는 기계 판독 가능 매체를 포함할 수 있다. 이러한 방법의 구현은 마이크로코드, 어셈블리 언어 코드, 고급 언어 코드 등과 같은 코드를 포함할 수 있다. 이러한 코드는 다양한 방법을 수행하기 위한 컴퓨터 판독 가능 명령을 포함할 수 있다. 코드는 컴퓨터 프로그램 제품의 일부를 형성할 수 있다. 또한, 코드는 실행 동안 또는 다른 시간과 같은 하나 이상의 휘발성 또는 비휘발성 유형의 컴퓨터 판독 가능 매체에 유형적으로 저장될 수 있다. 이러한 유형의 컴퓨터 판독 가능 매체의 예는 하드 디스크, 착탈식 자기 디스크, 착탈식 광 디스크(예를 들어, 콤팩트 디스크 및 디지털 비디오 디스크), 자기 카세트, 메모리 카드 또는 스틱, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 솔리드 스테이트 드라이브(SSD), 범용 플래시 스토리지 디바이스(UFS), 임베디드(eMMC) 디바이스 등을 포함할 수 있만 이에 제한되지 않는다.
실시예 1은 조립 동안 사전 로딩된 데이터의 오염을 감소시키도록 구성된 메모리 디바이스로서, 메모리 디바이스는 메모리 셀의 다수의 블록의 그룹을 갖는 메모리 어레이; 및 메모리 어레이에 동작 가능하게 결합된 메모리 제어기를 포함하고, 메모리 제어기는 사전 로딩된 데이터를 포함하는 수신 데이터를 리플로우-보호 모드에서 메모리 어레이에 최대 임계량까지 저장하는 단계; 및 수신 데이터가 임계량을 초과한 후에 리플로우-보호 모드로부터 정상-동작 모드로 이행하는 단계를 포함하는 동작을 수행한다.
실시예 2에서, 실시예 1의 주제는, 메모리 제어기가 수신 데이터를 리플로우-보호 모드에서 메모리 어레이에 싱글-레벨 셀(SLC)로서 기록하고, 수신 데이터를 정상-동작 모드에서 멀티-레벨 셀(MLC)로서 기록하도록 구성되는 것을 선택적으로 포함한다.
실시예 3에서, 실시예 2의 주제는, 수신 데이터가 임계량을 초과한 후에, 메모리 제어기가 리플로우-보호 모드에서 SLC로서 저장된 수신 데이터를 메모리 어레이에 MLC로서 기록하도록 구성되는 것을 선택적으로 포함한다.
실시예 4에서, 실시예 1 내지 실시예 3 중 임의의 하나 이상의 주제는, 메모리 제어기가 정상-동작 모드에서 백그라운드 동작을 수행하고, 리플로우-보호 모드에서 백그라운드 동작을 일시 중지시키도록 구성되고, 백그라운드 동작이 데이터 마이그레이션을 포함하는 것을 선택적으로 포함한다.
실시예 5에서, 실시예 1 내지 실시예 4 중 임의의 하나 이상의 주제는, 리플로우-보호 모드가 정상-동작 모드보다 큰 임계 온도 여유를 가지며, 임계량이 메모리 디바이스를 포함하도록 구성된 전자 디바이스를 위한 커널 및 사전-로딩된 소프트웨어를 포함하는 사전 로딩된 데이터의 양보다 크며, 상기 메모리 제어기가 메모리 디바이스를 포함하는 전자 디바이스의 조립 동안 사전 로딩된 데이터의 오염을 감소시키도록 사전 로딩된 데이터를 리플로우-보호 모드에서 메모리 어레이에 SLC로서 저장하도록 구성되는 것을 선택적으로 포함한다.
실시예 6에서, 실시예 5의 주제는, 임계량이 사전 로딩된 데이터의 양보다 크기 때문에, 메모리 디바이스가 전자 디바이스의 조립 후에 짧은 시간 동안 리플로우-보호 모드에서 수신 데이터를 저장하고, 이어서 완성된 조립체의 호스트 디바이스로부터 별도의 표시를 수신함이 없이, 수신 데이터가 임계량을 초과한 후, 전자 디바이스의 조립 후 정상-동작 모드로 이행하도록 구성되는 것을 선택적으로 포함한다.
실시예 7에서, 실시예 5 내지 6 중 어느 하나 이상의 주제는, D) NAND 메모리 어레이를 선택적으로 포함한다.
실시예 8에서, 실시예 1 내지 실시예 7 중 어느 하나 이상의 주제는, 메모리 제어기가 사전 로딩된 데이터를 수신하기 전에 호스트 디바이스로부터 임계량을 수신하도록 구성되는 것을 선택적으로 포함한다.
실시예 9에서, 실시예 1 내지 8 중 임의의 하나 이상의 주제는, 기가 바이트(GB)의 데이터를 선택적으로 포함한다.
실시예 10에서, 실시예 1 내지 실시예 9 중 임의의 하나 이상의 주제는, 메모리 제어기가 사전 로딩된 데이터의 별도의 검증을 수신함이 없이 리플로우-보호 모드로부터 정상-동작 모드로 이행하도록 구성되는 것을 선택적으로 포함한다.
실시예 11에서, 실시예 1 내지 실시예 10 중 어느 하나 이상의 주제는, 메모리 제어기가 완성된 조립체의 별도의 표시를 수신함이 없이 리플로우-보호 모드로부터 정상-동작 모드로 이행하도록 구성되는 것을 선택적으로 포함한다.
실시예 12는 조립 동안 사전 로딩된 데이터의 오염을 감소시키기 위해 메모리 디바이스를 관리하기 위한 방법으로서, 상기 방법은 메모리 어레이의 메모리 제어기에 의해 수행되는 다수의 동작을 포함하고, 메모리 어레이는 메모리 셀의 다수의 블록의 그룹을 가지며, 상기 동작은 사전 로딩된 데이터를 포함하는 수신 데이터를 리플로우-보호 모드에서 메모리 어레이에 최대 임계량까지 저장하는 단계; 수신 데이터가 임계량을 초과한 후에 리플로우-보호 모드로부터 정상-동작 모드로 이행하는 단계를 포함한다.
실시예 13에서, 실시예 12의 주제는, 동작이, 수신 데이터를 리플로우-보호 모드에서 메모리 어레이에 싱글-레벨 셀(SLC)로서 기록하는 단계; 및 수신 데이터를 정상-동작 모드에서 메모리 어레이에 멀티-레벨 셀(MLC)로서 기록하는 단계를 포함하고, 사전 로딩된 데이터가 메모리 디바이스를 포함하도록 구성된 전자 디바이스를 위한 커널 및 사전-로딩된 소프트웨어를 포함하고, 수신 데이터를 리플로우-보호 모드에서 SLC로서 기록하는 단계는 메모리 디바이스를 포함하는 전자 디바이스의 조립 동안 사전 로딩된 데이터의 오염을 감소시키는 것을 포함하는 것을 선택적으로 포함한다.
실시예 14에서, 실시예 13의 주제는, 리플로우-보호 모드로부터 정상-동작 모드로 이행하는 단계가 리플로우-보호 모드에서 SLC로서 저장된 수신 데이터를 메모리 어레이에 MLC로서 기록하는 단계를 포함하는 것을 선택적으로 포함한다.
실시예 15에서, 실시예 12 내지 실시예 14 중 임의의 하나 이상의 주제는, 동작이, 정상-동작 모드에서 메모리 디바이스에 대한 백그라운드 동작을 수행하는 단계; 및 리플로우-보호 모드에서 백그라운드 동작을 일시 중지시키는 단계를 포함하며, 백그라운드 동작이 데이터 마이그레이션을 포함하는 것을 선택적으로 포함한다.
실시예 16에서, 실시예 12 내지 15 중 임의의 하나 이상의 주제는, 동작이 사전 로딩된 데이터를 수신하기 전에 호스트 디바이스로부터 임계량을 수신하는 단계를 포함하는 것을 선택적으로 포함한다.
실시예 17에서, 실시예 12 내지 실시예 16 중 어느 하나 이상의 주제는, 리플로우-보호 모드로부터 정상-동작 모드로 이행하는 단계는 사전 로딩된 데이터의 별도의 검증을 수신하지 않거나 또는 완성된 조립체의 별도의 표시를 수신하지 않는 것을 포함하는 것을 선택적으로 포함한다.
실시예 18은 장치 판독 가능 저장 매체로서, 메모리 디바이스의 메모리 제어기에 의해 실행될 때, 메모리 제어기가 조립 동안 사전 로딩된 데이터의 오염을 감소시키는 동작을 수행하게 하는 명령을 제공하며, 동작은 사전 로딩된 데이터를 포함하는 수신 데이터를 리플로우-보호 모드에서 메모리 어레이에 최대 임계량까지 저장하는 단계; 수신 데이터가 임계량을 초과한 후 리플로우-보호 모드로부터 정상-동작 모드로 이행하는 단계를 포함한다.
실시예 19에서, 실시예 18의 주제는, 동작이, 메모리 디바이스를 포함하는 전자 디바이스의 조립 동안 사전 로딩된 데이터의 오염을 감소시키기 위해, 수신 데이터를 리플로우-보호 모드에서 싱글-레벨 셀(SLC)로서 메모리 어레이에 기록하는 단계로서, 사전 로딩된 데이터가 전자 디바이스를 위한 커널 및 사전-로딩된 소프트웨어를 포함하는, 상기 단계; 및 수신 데이터를 정상-동작 모드에서 메모리 어레이에 멀티-레벨 셀(MLC)로서 기록하는 단계를 포함하는 것을 선택적으로 포함한다.
실시예 20에서, 실시예 18 내지 실시예 19 중 어느 하나 이상의 주제는, 리플로우-보호 모드로부터 정상-동작 모드로 이행하는 동작이 리플로우-보호 모드에서 SLC로서 저장된 수신 데이터를 메모리 어레이에 MLC로서 기록하는 것을 포함하는 것을 선택적으로 포함한다.
실시예 21에서, 실시예 18 내지 실시예 20 중 어느 하나 이상의 주제는, 동작이, 정상-동작 모드에서 메모리 디바이스에 대한 백그라운드 동작을 수행하는 단계; 및 리플로우-보호 모드에서 백그라운드 동작을 일시 중지하는 단계로서, 백그라운드 동작이 데이터 마이그레이션을 포함하는, 상기 단계를 포함하는 것을 선택적으로 포함한다.
실시예 22에서, 실시예 18 내지 실시예 21 중 어느 하나 이상의 주제는, 동작이, 사전 로딩된 데이터를 수신하기 전에 호스트 디바이스로부터 임계량을 수신하는 단계를 포함하는 것을 선택적으로 포함한다.
실시예 23에서, 실시예 18 내지 22 중 임의의 하나 이상의 주제는, 리플로우-보호 모드로부터 정상-동작 모드로 이행하는 동작이 사전 로딩된 데이터의 별도의 검증을 수신하지 않거나 또는 완성된 조립체에 대한 별도의 표시를 수신하지 않는 것을 선택적으로 포함한다.
실시예 24는 메모리 디바이스의 제어기에 의해 실행될 때, 메모리 디바이스의 전압 판독 레벨 교정을 최적화하는 명령을 제공하는 장치 판독 가능 저장 매체이며, 명령은 제어기가 실시예 1 내지 실시예 23의 기술 중 임의의 기술에 따라서 동작을 수행하게 한다.
실시예 25는 실시예 1 내지 실시예 23의 방법 또는 기술 중 임의의 방법 또는 기술을 수행하기 위한 각각의 수단을 포함하는 장치이다.
실시예 26은 실시예 1 내지 실시예 23 중 임의의 것의 동작을 수행하는 시스템, 장치 또는 디바이스이다.
실시예 27은 실시예 1 내지 실시예 23 중 임의의 것의 동작을 수행하거나 구현하는 명령을 구현하는 유형의 기계 판독 가능 매체이다.
실시예 28은 실시예 1 내지 실시예 23 중 임의의 것의 동작을 수행하는 방법이다.
상기 설명은 예시적인 것이며 제한적인 것은 아니다. 예를 들어, 전술한 예(또는 그 하나 이상의 양태)는 서로 조합하여 사용될 수 있다. 상기 설명을 검토할 때 당업자에 의한 것과 같은 다른 실시형태가 사용될 수 있다. 이러한 것이 청구항의 범위 또는 의미를 해석하거나 제한하도록 사용되지 않을 것이라는 것이 양해와 함께 제출된다. 또한, 상기 상세한 설명에서, 다양한 특징이 함께 그룹화되어 본 개시 내용을 간소화할 수 있다. 이러한 것은 미청구된 개시 특징이 모든 청구항에 필수적이라는 것을 의도하는 것으로 해석되어서는 안된다. 오히려, 본 발명의 주제는 특정 개시된 실시형태의 모든 특징보다 적을 수 있다. 그러므로, 이하의 청구범위는 상세한 설명에 통합되며, 각각의 청구항은 그 자체가 별도의 실시형태에 기초하고, 이러한 실시형태는 다양한 조합 또는 순열로 서로 조합될 수 있는 것으로 고려된다. 본 발명의 범위는 이러한 청구범위가 부여되는 등가물의 전체 범위와 함께 첨부된 청구범위를 참조하여 결정되어야 한다.

Claims (19)

  1. 조립 동안 데이터 오염을 감소시키도록 구성된 메모리 디바이스로서, 상기 메모리 디바이스는,
    메모리 셀의 다수의 블록의 그룹들을 갖는 메모리 어레이; 및
    수신 데이터가 임계량을 초과하거나 메모리 제어기 수단이 임계 수의 파워 사이클을 초과할 때까지 제1 모드에서 상기 수신 데이터를 상기 메모리 어레이에 저장하고, 상기 수신 데이터가 상기 임계량을 초과하거나 상기 메모리 제어기 수단이 상기 임계 수의 파워 사이클을 초과한 후에 상기 제1 모드로부터 제2 모드로 이행하기 위한 상기 메모리 제어기 수단을 포함하고,
    상기 제1 모드는 제1 임계 온도 여유(threshold temperature margin) 또는 제1 셀당 저장 밀도를 갖고,
    상기 제2 모드는 상기 제1 임계 온도 여유보다 작은 제2 임계 온도 여유 또는 상기 제1 셀당 저장 밀도보다 큰 제2 셀당 저장 밀도를 갖는, 메모리 디바이스.
  2. 제1항에 있어서, 상기 메모리 제어기 수단은 상기 메모리 어레이에 동작 가능하게 결합된 메모리 제어기를 포함하며, 상기 메모리 제어기는,
    수신 데이터가 상기 임계량을 초과하거나 상기 메모리 제어기가 상기 임계 수의 파워 사이클을 초과할 때까지 상기 제1 임계 온도 여유를 갖는 상기 제1 모드에서 상기 수신 데이터를 상기 메모리 어레이에 저장하는 단계; 및
    상기 수신 데이터가 상기 임계량을 초과하거나 상기 메모리 제어기가 상기 임계 수의 파워 사이클을 초과한 후에 상기 제1 모드로부터 상기 제2 임계 온도 여유를 갖는 상기 제2 모드로 이행하는 단계를 포함하는 동작을 수행하는, 메모리 디바이스.
  3. 제1항에 있어서, 상기 메모리 제어기 수단은 상기 메모리 어레이에 동작 가능하게 결합된 메모리 제어기를 포함하며, 상기 메모리 제어기는,
    수신 데이터가 상기 임계량을 초과하거나 상기 메모리 제어기가 상기 임계 수의 파워 사이클을 초과할 때까지 상기 제1 셀당 저장 밀도를 갖는 상기 제1 모드에서 상기 수신 데이터를 상기 메모리 어레이에 저장하는 단계; 및
    상기 수신 데이터가 상기 임계량을 초과하거나 상기 메모리 제어기가 상기 임계 수의 파워 사이클을 초과한 후에 상기 제1 모드로부터 상기 제2 셀당 저장 밀도를 갖는 상기 제2 모드로 이행하는 단계를 포함하는 동작을 수행하는, 메모리 디바이스.
  4. 제1항에 있어서, 상기 메모리 제어기 수단은 상기 메모리 어레이에 동작 가능하게 결합된 메모리 제어기를 포함하며, 상기 메모리 제어기는,
    수신 데이터가 상기 임계량을 초과할 때까지 상기 제1 임계 온도 여유를 갖는 상기 제1 모드에서 상기 수신 데이터를 상기 메모리 어레이에 저장하는 단계; 및
    상기 수신 데이터가 상기 임계량을 초과한 후에 상기 제1 모드로부터 상기 제2 임계 온도 여유를 갖는 상기 제2 모드로 이행하는 단계를 포함하는 동작을 수행하는, 메모리 디바이스.
  5. 제4항에 있어서, 상기 제1 모드에서 상기 수신 데이터를 저장하는 단계는 사전 로딩된 데이터를 저장하는 단계를 포함하고,
    상기 임계량은 사전 로딩된 데이터의 양보다 크고,
    상기 사전 로딩된 데이터는 상기 메모리 디바이스를 포함하도록 구성된 전자 디바이스를 위한 커널 및 사전-로딩된 소프트웨어를 포함하고,
    상기 제1 모드는 리플로우-보호 모드(reflow-protection mode)를 포함하고,
    상기 제2 모드는 정상-동작 모드를 포함하고,
    상기 제1 모드에서 상기 수신 데이터를 저장하는 단계는 상기 메모리 디바이스를 포함하도록 구성된 상기 전자 디바이스의 조립 후에 시간 동안 상기 리플로우-보호 모드에서, 사전 로딩된 데이터를 포함하는 상기 수신 데이터를 저장하는 단계를 포함하고,
    상기 제1 모드로부터 상기 제2 모드로 이행하는 단계는, 완성된 조립체의 호스트 디바이스로부터 별도의 표시를 수신함이 없이, 상기 수신 데이터가 상기 임계량을 초과한 후 상기 리플로우-보호 모드로부터 상기 정상-동작 모드로 이행하는 단계를 포함하는, 메모리 디바이스.
  6. 제5항에 있어서, 상기 메모리 제어기는 상기 사전 로딩된 데이터를 수신하기 전에 호스트 디바이스로부터 상기 임계량을 수신하도록 구성된, 메모리 디바이스.
  7. 제2항 내지 제6항 중 어느 한 항에 있어서, 상기 메모리 제어기는 상기 제1 모드에서 상기 수신 데이터를 싱글-레벨 셀(SLC)로서 상기 메모리 어레이에 기록하고, 상기 제2 모드에서 수신 데이터를 멀티-레벨 셀(MLC)로서 상기 메모리 어레이에 기록하도록 구성되고,
    상기 MLC는 적어도 2-레벨 셀, 트리플-레벨 셀(TLC), 또는 쿼드-레벨 셀(QLC)을 포함하며, 상기 메모리 어레이는 3-차원(3D) NAND 메모리 어레이를 포함하는, 메모리 디바이스.
  8. 제7항에 있어서, 상기 수신 데이터가 상기 임계량을 초과한 후에, 상기 메모리 제어기는 상기 제1 모드에서 SLC로서 저장된 상기 수신 데이터를 상기 메모리 어레이에 MLC로서 기록하도록 구성되는, 메모리 디바이스.
  9. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 임계량은 5 기가 바이트(GB)의 데이터인, 메모리 디바이스.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 임계 수의 파워 사이클은 3과 5 사이의 파워 사이클의 수를 포함하는, 메모리 디바이스.
  11. 조립 동안 데이터 오염을 감소시키기 위해 메모리 디바이스를 관리하기 위한 방법으로서, 메모리 어레이를 포함하는 메모리 디바이스의 메모리 제어기에 의해 수행되는 다수의 동작을 포함하고, 상기 메모리 어레이는 메모리 셀의 다수의 블록의 그룹들을 갖고, 상기 동작은,
    수신 데이터가 임계량을 초과하거나 상기 메모리 제어기가 임계 수의 파워 사이클을 초과할 때까지 제1 모드에서 상기 수신 데이터를 상기 메모리 어레이에 저장하는 단계;
    상기 수신 데이터가 상기 임계량을 초과하거나 상기 메모리 제어기가 상기 임계 수의 파워 사이클을 초과한 후에 상기 제1 모드로부터 제2 모드로 이행하는 단계를 포함하고,
    상기 제1 모드는 제1 임계 온도 여유 또는 제1 셀당 저장 밀도를 갖고,
    상기 제2 모드는 상기 제1 임계 온도 여유보다 작은 제2 임계 온도 여유 또는 상기 제1 셀당 저장 밀도보다 큰 제2 셀당 저장 밀도를 갖는, 메모리 디바이스를 관리하기 위한 방법.
  12. 제11항에 있어서, 상기 제1 모드에서 수신 데이터를 상기 메모리 어레이에 저장하는 단계는 상기 수신 데이터가 상기 임계량을 초과하거나 상기 메모리 제어기가 상기 임계 수의 파워 사이클을 초과할 때까지 상기 제1 임계 온도 여유를 갖는 상기 제1 모드에서 수신 데이터를 상기 메모리 어레이에 저장하는 단계를 포함하고,
    상기 제1 모드로부터 상기 제2 모드로 이행하는 단계는 상기 수신 데이터가 상기 임계량을 초과하거나 상기 메모리 제어기가 상기 임계 수의 파워 사이클을 초과한 후에 상기 제1 모드로부터 상기 제2 임계 온도 여유를 갖는 상기 제2 모드로 이행하는 단계를 포함하는, 메모리 디바이스를 관리하기 위한 방법.
  13. 제11항에 있어서, 상기 제1 모드에서 수신 데이터를 상기 메모리 어레이에 저장하는 단계는 상기 수신 데이터가 상기 임계량을 초과하거나 상기 메모리 제어기가 상기 임계 수의 파워 사이클을 초과할 때까지 상기 제1 셀당 저장 밀도를 갖는 상기 제1 모드에서 수신 데이터를 상기 메모리 어레이에 저장하는 단계를 포함하고,
    상기 제1 모드로부터 상기 제2 모드로 이행하는 단계는 상기 수신 데이터가 상기 임계량을 초과하거나 상기 메모리 제어기가 상기 임계 수의 파워 사이클을 초과한 후에 상기 제1 모드로부터 상기 제2 셀당 저장 밀도를 갖는 상기 제2 모드로 이행하는 단계를 포함하는, 메모리 디바이스를 관리하기 위한 방법.
  14. 제11항에 있어서, 상기 제1 모드에서 수신 데이터를 상기 메모리 어레이에 저장하는 단계는 상기 수신 데이터가 상기 임계량을 초과할 때까지 상기 제1 임계 온도 여유를 갖는 상기 제1 모드에서 수신 데이터를 상기 메모리 어레이에 저장하는 단계를 포함하고,
    상기 제1 모드로부터 상기 제2 모드로 이행하는 단계는 상기 수신 데이터가 상기 임계량을 초과한 후에 상기 제1 모드로부터 상기 제2 임계 온도 여유를 갖는 상기 제2 모드로 이행하는 단계를 포함하는, 메모리 디바이스를 관리하기 위한 방법.
  15. 제14항에 있어서, 상기 제1 모드에서 상기 수신 데이터를 저장하는 단계는 사전 로딩된 데이터를 저장하는 단계를 포함하고,
    상기 임계량은 사전 로딩된 데이터의 양보다 크고,
    상기 사전 로딩된 데이터는 상기 메모리 디바이스를 포함하도록 구성된 전자 디바이스를 위한 커널 및 사전-로딩된 소프트웨어를 포함하고,
    상기 제1 모드는 리플로우-보호 모드를 포함하고,
    상기 제2 모드는 정상-동작 모드를 포함하고,
    상기 제1 모드에서 상기 수신 데이터를 저장하는 단계는 상기 메모리 디바이스를 포함하도록 구성된 상기 전자 디바이스의 조립 후에 시간 동안 상기 리플로우-보호 모드에서, 사전 로딩된 데이터를 포함하는 상기 수신 데이터를 저장하는 단계를 포함하고,
    상기 제1 모드로부터 상기 제2 모드로 이행하는 단계는, 완성된 조립체의 호스트 디바이스로부터 별도의 표시를 수신함이 없이, 상기 수신 데이터가 상기 임계량을 초과한 후 상기 리플로우-보호 모드로부터 상기 정상-동작 모드로 이행하는 단계를 포함하는, 메모리 디바이스를 관리하기 위한 방법.
  16. 제15항에 있어서, 상기 동작은,
    상기 사전 로딩된 데이터를 수신하기 전에 호스트 디바이스로부터 상기 임계량을 수신하는 단계를 포함하는, 메모리 디바이스를 관리하기 위한 방법.
  17. 제11항 내지 제16항 중 어느 한 항에 있어서, 상기 동작은,
    상기 제1 모드에서 상기 수신 데이터를 싱글-레벨 셀(SLC)로서 상기 메모리 어레이에 기록하는 단계; 및
    상기 제2 모드에서 수신 데이터를 멀티-레벨 셀(MLC)로서 상기 메모리 어레이에 기록하는 단계를 포함하고,
    상기 MLC는 적어도 2-레벨 셀, 트리플-레벨 셀(TLC), 또는 쿼드-레벨 셀(QLC)을 포함하며,
    상기 메모리 어레이는 3-차원(3D) NAND 메모리 어레이를 포함하는, 메모리 디바이스를 관리하기 위한 방법.
  18. 제11항 내지 제16항 중 어느 한 항에 있어서, 상기 임계량은 5 기가 바이트(GB)의 데이터인, 메모리 디바이스를 관리하기 위한 방법.
  19. 제11항 내지 제13항 중 어느 한 항에 있어서, 상기 임계 수의 파워 사이클은 3과 5 사이의 파워 사이클의 수를 포함하는, 메모리 디바이스를 관리하기 위한 방법.
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