TW201917726A - 半導體記憶裝置以及半導體記憶裝置的操作方法 - Google Patents

半導體記憶裝置以及半導體記憶裝置的操作方法 Download PDF

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Abstract

本發明公開了一種半導體記憶裝置以及半導體記憶裝置的操作方法。一種半導體記憶裝置包括記憶單元。該半導體裝置包括：電流供電電路，其被配置為透過改變流過所述記憶單元的電流量來改變所述記憶單元的電阻狀態，基於記憶單元的狀態來將記憶單元兩端的電壓位準限制或不限制為鉗位電壓的位準。

Description

半導體記憶裝置以及半導體記憶裝置的操作方法
各種實施例總體而言涉及一種半導體技術，更具體地，涉及一種半導體記憶裝置和該半導體記憶裝置的操作方法。
電子裝置可以包括大量電子組件。在電子裝置中，電腦系統可以包括由半導體構成的許多電子元件。電腦系統可以包括記憶體裝置。DRAM被廣泛用作通用記憶體裝置，因為其具有的優點在於能夠以高速輸入/輸出資料並且能夠隨機存取。然而，因為DRAM包括各由電容器構成的記憶單元，所以DRAM具有當電源被切斷時丟失所儲存的資料的揮發性特性。為了克服DRAM的這種缺點，已經開發了一種快閃記憶體裝置。因為快閃記憶體裝置包括各由浮柵構成的記憶單元，所以快閃記憶體裝置可以具有即使電源被切斷也能夠保留所儲存的資料的非揮發性特性。然而，快閃記憶體裝置的缺點在於它以明顯比DRAM慢的速度來執行資料登錄/輸出操作，並且難以執行隨機存取。
近來，正在開發具有高操作速度和非揮發性特性的下一代記憶體裝置（諸如相變RAM、磁性RAM、電阻式RAM和鐵電RAM）。下一代記憶體裝置具有的優點在於它們具有非揮發性特性並且能夠以高速操作。具體地，PRAM包括各由硫族化合物構成的記憶單元，並且PRAM可以透過改變每個記憶單元的電阻值來儲存資料。
本專利申請請求於2017年10月17日向韓國智慧財產權局提交的申請號為10-2017-0134521的韓國專利申請的優先權，其全部內容透過引用合併於此。
在一個實施例中，一種半導體記憶裝置可以包括記憶單元。所述半導體記憶裝置可以包括：電流供電電路，其被配置為透過改變流過所述記憶單元的電流量來執行寫入操作，執行重置寫入操作而在重置寫入操作中不限制所述記憶單元兩端的電壓位準，並且在設置寫入操作中將所述記憶單元兩端的電壓位準限制為鉗位電壓的位準。
在一個實施例中，一種半導體記憶裝置可以包括記憶單元。所述半導體記憶裝置可以包括：電流供電電路，其被配置為透過改變流過所述記憶單元的電流量來執行寫入操作，並且基於所述寫入操作是設置寫入操作還是重置寫入操作來將所述記憶單元兩端的電壓位準限制為鉗位電壓的位準。
在一個實施例中，一種用於操作半導體記憶裝置的方法可以包括透過執行預讀取操作來確定記憶單元的電阻狀態。所述方法可以包括基於寫入操作是設置寫入操作還是重置寫入操作來選擇性地將所述記憶單元兩端的電壓位準限制到鉗位電壓的位準。
在一個實施例中，一種半導體記憶裝置可以包括記憶單元。所述半導體記憶裝置可以包括：電流供電電路，其被配置為透過改變流過所述記憶單元的電流量來改變所述記憶單元的電阻狀態，在改變所述記憶單元的電阻狀態之前，基於所述記憶單元的狀態來將所述記憶單元兩端的電壓位準限制或不限制為鉗位位準的位準。
在下文中，將在下面參考所附圖式透過實施例的各種示例來描述半導體記憶裝置及其操作方法。
各種實施例可以涉及一種半導體記憶裝置及其操作方法，該半導體記憶裝置能夠在寫入操作期間透過將位元線選擇性地鉗位（clamp）來執行快速且穩定的寫入操作。
圖1是示出根據一個實施例的半導體記憶裝置1的配置的示例代表的示圖。在圖1中，半導體記憶裝置1可以包括記憶單元110。記憶單元110可以包括電阻元件111和開關元件112。記憶單元110的電阻元件111可以根據在寫入操作期間施加的電流和/或電壓而具有不同的電阻狀態。例如，記憶單元110可以具有高電阻狀態和/或重置狀態，並且可以具有低電阻狀態和/或設置狀態。記憶單元110可以根據電阻狀態而儲存不同的資料。在一個實施例中，記憶單元110可以被改變為不是兩個狀態，而是被改變為多個狀態，並且可以儲存兩個或更多個位元的資料。當等於或大於閾值的電流被施加到記憶單元110時或者當記憶單元110兩端的電壓和/或記憶單元110的兩端的電壓差被施加為等於或高於閾值時，開關元件112可以被導通。當導通時，開關元件112允許無限量的電流流過記憶單元110。開關元件112可以是雙向閾值開關（Ovonic threshold switch, OTS）。
記憶單元110可以耦接在全域位元線GBL與全域字元線GWL之間。記憶單元110可以具有與全域位元線GBL耦接的一端和與全域字元線GWL耦接的另一端。半導體記憶裝置1可以具有分層的位元線和字元線結構。記憶單元110的一端可以與位元線BL耦接，並且位元線BL可以經由行開關160與全域位元線GBL耦接。行開關160可以基於位元線選擇信號BLS來耦接位元線BL和全域位元線GBL。記憶單元110的另一端可以與字元線WL耦接，並且字元線WL可以經由列開關170與全域字元線GWL耦接。列開關170可以基於字元線選擇信號WLS來耦接字元線WL和全域字元線GWL。
圖2是輔助解釋圖1所示的開關元件112的電流特性和電壓特性的曲線圖的示例代表。在圖2中，曲線圖的橫軸可以是電壓，而曲線圖的縱軸可以是以對數刻度表示的電流。當等於或小於閾值電流值Ith的電流流動時或者當記憶單元110兩端的電壓（即，記憶單元110的兩端的電壓差）等於或小於設置閾值電壓VthSET時，開關元件112可以被關斷。當開關元件112處於關斷狀態時，僅有極少量的電流可以流過記憶單元110。如果施加到開關元件112的電流的量增加並且變得比閾值電流值Ith大，或者記憶單元110的兩端的電壓差變得比設置閾值電壓VthSET高，則開關元件112可以被導通。如果開關元件112被導通，則無限大量的電流可以流過記憶單元110。在記憶單元110的電阻狀態為設置狀態時開關元件112可以被導通的閾值電壓可以對應於設置閾值電壓VthSET，而在記憶單元110的電阻狀態為重置狀態時開關元件112可以被導通的閾值電壓可以對應於重置閾值電壓VthRST。用於讀取儲存在記憶單元110中的資料的讀取參考電壓VREAD可以具有在設置閾值電壓VthSET與重置閾值電壓VthRST之間的位準。圖2還示出了鉗位電壓VCL的位準，該鉗位電壓VCL可以比讀取參考電壓VREAD大並且可以比重置閾值電壓VthRST小。
再次參考圖1，半導體記憶裝置1可以包括電流供電電路120、位元線供電部130和字元線供電部140。電流供電電路120可以對記憶單元110執行寫入操作，並且可以改變施加到記憶單元110的電流或者改變記憶單元110兩端的電壓位準和/或記憶單元110的兩端的電壓位準差，以改變記憶單元110的電阻狀態。電流供電電路120可以執行設置寫入操作和重置寫入操作。設置寫入操作可以是將記憶單元110的電阻狀態改變為設置狀態的編程操作，而重置寫入操作可以是將記憶單元110的電阻狀態改變為重置狀態的編程操作。電流供電電路120可以在設置寫入操作期間將設置脈衝施加到記憶單元110，並且可以在重置寫入操作期間將重置脈衝施加到記憶單元110。在一個實施例中，設置脈衝可以具有第一幅值並且可以具有第一脈衝寬度。重置脈衝可以具有比第一幅值大的第二幅值，並且可以具有比第一脈衝寬度短的第二脈衝寬度。
位元線供電部130可以將高電壓VH提供給電流供電電路120。字元線供電部140可以將低電壓VL提供給電流供電電路120。高電壓VH可以具有比低電壓VL高的位準。例如，高電壓VH可以具有與泵浦電壓或編程電壓相對應的電壓位準，並且低電壓VL可以具有與接地電壓或者體偏壓（其具有比接地電壓低的負電壓位準）相對應的電壓位準。電流供電電路120可以被施加來自位元線供電部130的高電壓VH，並且可以被施加來自字元線供電部140的低電壓VL。
電流供電電路120可以包括第一限制電路121和第二限制電路122。第一限制電路121可以經由位元線供電部130而被施加高電壓VH，並且可以與全域位元線GBL耦接。第二限制電路122可以經由字元線供電部140而被施加低電壓VL，並且可以與全域字元線GWL耦接。第一限制電路121可以在寫入操作期間改變施加到記憶單元110的電流量和/或全域位元線GBL的電壓位準。第二限制電路122可以在寫入操作期間改變流過記憶單元110的電流量和/或全域字元線GWL的電壓位準。第一限制電路121和第二限制電路122可以透過改變流過記憶單元110的電流量和/或全域位元線GBL和全域字元線GWL的電壓位準來改變記憶單元110兩端的電壓位準。第一限制電路121和第二限制電路122可以透過改變流過記憶單元110的電流量和/或記憶單元110兩端的電壓而將設置脈衝和重置脈衝施加到記憶單元110。在一個實施例中，第一限制電路121和第二限制電路122中的每一個可以由可變電流源來配置。
在圖1中，半導體記憶裝置1還可以包括寫入控制器150。寫入控制器150可以控制第一限制電路121和第二限制電路122的操作，以用於對記憶單元110的寫入操作。寫入控制器150可以基於設置寫入信號WSET和重置寫入信號WRESET來控制第一限制電路121和第二限制電路122。設置寫入信號WSET可以被致能以用於對記憶單元110的設置寫入操作，並且重置寫入信號WRESET可以被致能以用於對記憶單元110的重置寫入操作。根據是否要對記憶單元110執行設置寫入操作或重置寫入操作，寫入控制器150可以彼此不同地控制第一限制電路121和第二限制電路122。在一個實施例中，寫入控制器150可以將類比電壓和/或數位代碼提供給第一限制電路121和第二限制電路122，並且第一限制電路121和第二限制電路122可以基於類比電壓和/或數位代碼來調節流過記憶單元110的電流量。
在圖1中，半導體記憶裝置1還可以包括感測放大器180。感測放大器180可以與電流供電電路120一起執行對記憶單元110的讀取操作。感測放大器180可以確定記憶單元110的電阻狀態。感測放大器180可以接收讀取信號RD和讀取參考電壓VREAD。讀取信號RD可以被致能以執行對記憶單元110的讀取操作。感測放大器180可以耦接到全域位元線GBL和全域字元線GWL中的一個。在讀取操作期間，電流供電電路120可以調節流過記憶單元110的電流量，並且感測放大器180可以透過將記憶單元110兩端的電壓位準與讀取參考電壓VREAD的位準進行比較來確定記憶單元110的電阻狀態。例如，當記憶單元110兩端的電壓位準比讀取參考電壓VREAD的位準低時，可以確定記憶單元110處於低電阻狀態和/或設置狀態。當記憶單元110兩端的電壓位準比讀取參考電壓VREAD的位準高時，可以確定記憶單元110處於高電阻狀態和/或重置狀態。
圖3是示出根據一個實施例的半導體記憶裝置的記憶單元陣列300的示例代表的示圖。記憶單元陣列300可以是交叉點陣列。記憶單元陣列300可以包括：多個位元線，其被設置為在行方向上延伸；以及多個字元線，其被設置為在列方向上延伸。多個記憶單元可以在多個位元線和多個字元線彼此交叉的點處與位元線和字元線耦接。為了執行對目標記憶單元T的寫入操作，可以選擇與目標記憶單元T耦接的位元線SBL和字元線SWL。可以不選擇未與目標記憶單元T耦接的位元線UBL和字元線UWL。為了將目標記憶單元T寫入為設置狀態或重置狀態，圖1中所示的電流供電電路120可以經由全域位元線GBL和全域字元線GWL而將電流和/或電壓施加到選中的位元線SBL和選中的字元線SWL。從電流供電電路120施加的電流和/或電壓也可以被施加到記憶單元A（其與選中的位元線SBL耦接）和記憶單元B（其與選中的字元線SWL耦接）。在目標記憶單元T的設置閾值電壓和/或重置閾值電壓相對高於記憶單元A和B的設置閾值電壓和/或重置閾值電壓或者目標記憶單元T是故障單元的情況下，透過電流供電電路120施加以改變目標記憶單元T的電阻狀態的電流和/或電壓可以增加，並且可能出現干擾現象（其中相鄰的記憶單元A和B在目標記憶單元T被導通之前或當目標記憶單元T被導通時一起被導通）。干擾現象可能改變記憶單元的電阻值並且使儲存在記憶單元中的資料丟失，並且會使半導體記憶裝置1的可靠性劣化。
再次參考圖1，電流供電電路120可以在寫入操作期間執行鉗位操作以防止干擾現象。在寫入操作期間，電流供電電路120可以將記憶單元110兩端的電壓位準限制為不等於或不高於鉗位電壓的位準。例如，第一限制電路121可以將全域位元線GBL鉗位以防止全域位元線GBL的電壓位準變得等於或高於預定位準。在一個實施例中，第二限制電路122可以將全域字元線GWL鉗位以防止全域字元線GWL的電壓位準變得等於或低於預定位準。鉗位電壓的位準可以是任選的電壓位準，其防止與選中的位元線SBL和選中的字元線SWL（在圖3中，目標記憶單元T耦接到選中的位元線SBL和選中的字元線SWL）耦接的記憶單元A和B透過干擾而被導通。鉗位電壓的位準可以是抑制電壓位準。電流供電電路120可以基於寫入操作是設置寫入操作還是重置寫入操作來選擇性地鉗位記憶單元110兩端的電壓位準。例如，在設置寫入操作期間，電流供電電路120可以將記憶單元110兩端的電壓位準限制為不等於或不高於鉗位電壓的位準。在重置寫入操作期間，電流供電電路120可能不會鉗位記憶單元110兩端的電壓位準。因此，可以施加足以將記憶單元110改變為重置狀態的電流。
圖4a和圖4b是輔助解釋根據一個實施例的半導體記憶裝置1的操作的流程圖的示例代表。下面將參考圖1至圖4b來描述根據一個實施例的半導體記憶裝置1的操作方法。圖4a是輔助解釋半導體記憶裝置1的重置寫入操作的流程圖的示例代表。當重置寫入操作開始時（S411），半導體記憶裝置1可以執行讀取操作以確定記憶單元110的電阻狀態（S412）。讀取操作可以是預讀取操作。預讀取操作可以透過電流供電電路120和感測放大器180來執行。感測放大器180可以確定記憶單元110的當前電阻狀態是設置狀態還是重置狀態（S413）。當記憶單元110的電阻狀態是重置狀態時，由於不需要額外執行重置寫入操作，因此重置寫入操作可以結束。當記憶單元110的電阻狀態是設置狀態時，可以執行重置寫入操作以改變記憶單元110的電阻狀態。電流供電電路120可能不會鉗位記憶單元110兩端的電壓位準（S414）。例如，第一限制電路121可能不限制全域位元線GBL的電壓位準或可以放棄限制全域位元線GBL的電壓位準。電流供電電路120可以透過由寫入控制器150控制而向記憶單元110提供重置脈衝來執行重置寫入操作（S415）。雖然未示出，但是在重置脈衝被施加之後，可以執行驗證讀取操作以判斷記憶單元110的電阻狀態是否被改變。當記憶單元110的電阻狀態被改變為重置狀態時，重置寫入操作可以結束。
圖4b是輔助解釋半導體記憶裝置1的設置寫入操作的流程圖的示例代表。當設置寫入操作開始時（S421），半導體記憶裝置1可以執行預讀取操作以確定記憶單元110的電阻狀態（S422）。感測放大器180可以判斷記憶單元110的當前電阻狀態是設置狀態還是重置狀態（S423）。當記憶單元110的電阻狀態是設置狀態時，由於不需要額外執行設置寫入操作，所以設置寫入操作可以結束。當記憶單元110的電阻狀態是重置狀態時，可以執行設置寫入操作以改變記憶單元110的電阻狀態。電流供電電路120可以鉗位記憶單元110兩端的電壓，使得記憶單元110的兩端之間的電壓不會變得等於或高於鉗位電壓的位準（S424）。例如，透過防止全域位元線GBL的電壓位準上升到等於或高於預定位準，電流供電電路120的第一限制電路121可以將記憶單元110兩端的電壓限制為比鉗位電壓的位準低。電流供電電路120可以透過由寫入控制器150控制而向記憶單元110提供設置脈衝來執行設置寫入操作（S425）。雖然未示出，但是在設置寫入操作被執行之後，可以執行驗證讀取操作以判斷記憶單元110的電阻狀態是否被改變。當記憶單元110的電阻狀態被改變到設置狀態時，設置寫入操作可以結束。
圖5a是用於輔助解釋在記憶單元110的電阻狀態為設置狀態時執行重置編程的操作的波形圖的示例代表，而圖5b是輔助解釋在記憶單元110的電阻狀態為重置狀態時執行設置編程的操作的波形圖的示例代表。下面將參考圖1至圖5b來描述根據一個實施例的半導體記憶裝置1的操作。首先，在圖5a中，如果設置寫入操作被執行，則電流供電電路120和感測放大器180可以執行預讀取操作。在第一時間段T11中，透過電流供電電路120，全域字元線GWL和與記憶單元110耦接的字元線WL的電壓位準可以下降到讀取低電壓VRDL的位準，而全域位元線GBL和與記憶單元110耦接的位元線BL的電壓位準可以逐漸升高。當記憶單元110的電阻狀態為設置狀態時，記憶單元110可以在第二時間段T12中被導通，並且可以出現轉折（snapback）。如果出現轉折，則由於流過記憶單元110的電流量增加，因此位元線BL的電壓位準可能略微下降，而字元線WL的電壓位準可能上升。在第三時間段T13中，位元線BL的電壓位準可以上升到與讀取高電壓VRDH相對應的電壓位準，並且字元線WL的電壓位準可以逐漸升高。例如，在讀取高電壓VRDH與讀取低電壓VRDL之間的電壓位準差可以與讀取參考電壓VREAD的電壓位準相對應。在第三時間段T13之後，記憶單元110的電阻狀態可以被確定為設置狀態，並且預讀取操作可以結束。
由於記憶單元110的電阻狀態為設置狀態，因此可以執行重置寫入操作以改變記憶單元110的電阻狀態。在第四時間段T14中，字元線WL的電壓位準可以透過第二限制電路122降低到寫入低電壓VWTL，而位元線BL的電壓位準可以透過第一限制電路121升高。例如，寫入低電壓VWTL的位準可以比讀取低電壓VRDL的位準低。此時，電流供電電路120可能不會鉗位記憶單元110兩端的電壓位準，以提供足以將記憶單元110改變為重置狀態的電流。第一限制電路121可能不會鉗位全域位元線GBL的電壓位準。在第五時間段T15中，如果記憶單元110兩端的電壓（即，位元線BL和字元線WL的電壓差）變得等於或高於設置閾值電壓VthSET，則記憶單元110可以被導通，並且可能會出現轉折。因此，位元線BL的電壓位準可能略微下降，而字元線WL的電壓位準可能略微上升。在第六時間段T16中，電流供電電路120可以提供重置脈衝，並且第一限制電路121可以將位元線BL的電壓位準保持為重置寫入高電壓VWRST的位準，而第二限制電路122可以將字元線WL的電壓位準保持為寫入低電壓VWTL的位準，從而將位元線BL和字元線WL的電壓位準差保持為重置脈衝的第二幅值。也就是說，記憶單元110兩端的電壓位準可以被保持為重置脈衝的第二幅值。可以施加第二脈衝寬度的重置脈衝，並且重置寫入操作可以在與第二脈衝寬度相對應的時間之後結束。當對設置狀態的記憶單元110執行重置寫入操作時，因為全域位元線GBL未被鉗位而流過記憶單元110的電流量隨著記憶單元110被導通而變大，所以全域位元線GBL的電壓位準可能不會上升到預定位準。因此，電流供電電路120可能不會執行鉗位操作並向記憶單元110施加足夠量的電流，並且記憶單元110兩端的電壓位準被保持為比鉗位電壓的位準低而不會引起對另一個記憶單元的干擾。
接下來，在圖5b中，如果重置寫入操作被執行，則電流供電電路120和感測放大器180可以執行預讀取操作。在第一時間段T21中，全域字元線GWL和與記憶單元110耦接的字元線WL的電壓位準可以下降到讀取低電壓VRDL的位準，而全域位元線GBL和與記憶單元110耦接的位元線BL的電壓位準可以上升。當記憶單元110的電阻狀態為重置狀態時，記憶單元110不被導通，並且可能不會出現轉折。在第二時間段T22中，位元線BL的電壓位準可以被保持為與讀取高電壓VRDH相對應的電壓位準，而字元線WL的電壓位準可以被保持為與讀取低電壓VRDL相對應的電壓位準。在第二時間段T22之後，記憶單元110的電阻狀態可以被確定為重置狀態，並且預讀取操作可以結束。
由於記憶單元110的電阻狀態為重置狀態，因此可以執行設置寫入操作以改變記憶單元110的電阻狀態。在第三時間段T23中，字元線WL的電壓位準可以透過第二限制電路122降低到寫入低電壓VWTL，而位元線BL的電壓位準可以透過第一限制電路121升高。第一限制電路121可以升高位元線BL的電壓位準，直到記憶單元110兩端的電壓（即，位元線BL和字元線WL之間的電壓差）變得等於或高於重置閾值電壓VthRST。此時，電流供電電路120可以將記憶單元110兩端的電壓位準限制為鉗位電壓的位準。因此，位元線BL的電壓位準可能不會升高到變得等於或高於預定位準。在第四時間段T24中，如果記憶單元110兩端的電壓與重置閾值電壓VthRST相對應，則記憶單元110可以被導通，並且可以出現轉折。因此，位元線BL的電壓位準可能下降，而字元線WL的電壓位準可能上升。在第五時間段T25中，電流供電電路120可以提供設置脈衝，並且第一限制電路121可以將位元線BL保持為設置寫入高電壓VWSET，而第二限制電路122可以將字元線WL保持為寫入低電壓VWTL，從而將位元線BL和字元線WL的電壓位準差保持為設置脈衝的第一幅值。也就是說，記憶單元110兩端的電壓位準可以被保持為設置脈衝的第一幅值。可以施加第一脈衝寬度的設置脈衝，並且設置寫入操作可以在與第一脈衝寬度相對應的時間之後結束。由於記憶單元110兩端的電壓位準被鉗位，因此位元線BL的電壓位準可以被限制為比預定電壓位準低。因此，在記憶單元110的兩端之間的電壓位準可以被保持為比鉗位電壓的位準低，從而不會引起對另一個記憶單元的干擾。
圖6是示出包括根據實施例的半導體記憶裝置的記憶卡的示例代表的示意圖。參考圖6，記憶卡系統4100可以包括控制器4110、記憶體4120和介面構件4130。控制器4110和記憶體4120可以被配置為交換命令和/或資料。例如，記憶體4120可以用於儲存要由控制器4110執行的命令和/或使用者資料。
記憶卡系統4100可以將資料儲存在記憶體4120中或者將來自記憶體4120的資料輸出到外部。記憶體4120可以包括根據上述實施例的非揮發性記憶裝置1。
介面構件4130可以控制資料從/向外部的輸入/輸出。記憶卡系統4100可以是多媒體卡（MMC）、安全數位卡（SD）或可擕式資料儲存設備。
圖7是輔助解釋包括根據實施例的半導體記憶裝置的電子裝置的方塊圖的示例代表。參考圖7，電子裝置4200可以包括處理器4210、記憶體4220和輸入/輸出設備4230。處理器4210、記憶體4220和輸入/輸出設備4230可以透過匯流排4246耦接。
記憶體4220可以從處理器4210接收控制信號。記憶體4220可以儲存用於處理器4210的操作的資料和代碼。記憶體4220可以用於儲存要透過匯流排4246存取的資料。記憶體4220可以包括根據上述實施例的非揮發性記憶裝置1。為了詳細實現和修改，可以提供額外的電路和控制信號。
電子裝置4200可以配置需要記憶體4220的各種電子控制裝置。例如，電子裝置4200可以用在電腦系統、無線通信設備中，例如，PDA、膝上型電腦、筆記型電腦、網路平板電腦、無線電話、可擕式電話、數位音樂播放機、MP3播放機、導航儀、固態磁碟（solid state disk, SSD）、家用電器，或能夠在無線環境下傳輸和接收資訊的所有設備。
下面將參考圖7和圖8對電子裝置4200的詳細實現示例和修改示例進行描述。
圖8是示出包括根據實施例的半導體記憶裝置的資料儲存設備的示例代表的方塊圖。參考圖9，可以提供諸如固態磁碟（SSD）4311的資料儲存設備。固態磁碟（SSD）4311可以包括介面4313、控制器4315、非揮發性記憶體4318和緩衝記憶體4319。
固態磁碟4311為藉由使用半導體設備來儲存資訊的設備。當與硬式磁碟機（hard disk drive, HDD）相比時，固態磁碟4311的優點在於速度高，減少機械延遲、故障率、發熱和雜訊發生，並且可以實現小型化和輕量化。固態磁碟4311可以廣泛用於筆記本PC、小筆電、桌上型PC、MP3播放機或可擕式儲存設備中。
控制器4315可以被形成為與介面4313相鄰，並且電耦接到介面4313。控制器4315可以為包括記憶體控制器和緩衝控制器的微處理器。非揮發性記憶體4318可以被形成為與控制器4315相鄰，並且經由連接端子T電耦接到控制器4315。固態磁碟4311的資料儲存容量可以對應於非揮發性記憶體4318。緩衝記憶體4319可以被形成為與控制器4315相鄰，並且電耦接到控制器4315。
介面4313可以耦接到主機4302，並且發揮傳輸和接收諸如資料的電信號的作用。例如，介面4313可以是使用與SATA、IDE、SCSI和/或其組合相同的協定的設備。非揮發性記憶體4318可以經由控制器4315耦接到介面4313。
非揮發性記憶體4318可以發揮儲存透過介面4313接收的資料的作用。非揮發性記憶體4318的每個可以包括根據上述實施例的非揮發性記憶裝置1。非揮發性記憶體4318具有即使固態磁碟4311的電源被切斷也保留其中儲存的資料的特性。
緩衝記憶體4319可以包括揮發性記憶體或非揮發性記憶體。揮發性記憶體可以為DRAM和/或SRAM。非揮發性記憶體可以包括根據上述實施例的半導體記憶裝置1。
當與非揮發性記憶體4318的操作速度相比時，介面4313的資料處理速度可以相對更快。緩衝記憶體4319可以發揮暫時儲存資料的作用。透過介面4313接收的資料可以經由控制器4315暫時儲存在緩衝記憶體4319中，以及然後，根據非揮發性記憶體4318的資料記錄速度而永久地儲存在非揮發性記憶體4318中。
在非揮發性記憶體4318中儲存的資料之中經常使用的資料可以提前被讀取，並被暫時儲存在緩衝記憶體4319中。即，緩衝記憶體4319可以發揮增加有效操作速度和減小固態磁碟4311的錯誤發生率的作用。
圖9是示出包括根據實施例的半導體記憶裝置的電子系統的示例代表的方塊圖。參考圖9，電子系統4400可以包括主體4410、微處理器單元4420、電源單元4430、功能單元4440和顯示控制器單元4450。
主體4410可以是由印刷電路板（PCB）形成的主機板。微處理器單元4420、電源單元4430、功能單元4440和顯示控制器單元4450可以被安裝到主體4410上。顯示單元4460可以設置在主體4410的內部或主體4410的外部。例如，顯示單元4460可以設置在主體4410的表面上，並顯示由顯示控制器單元4450處理的圖像。
電源單元4430可以發揮從外部電池等接收電壓的作用，將電壓分成所需的電壓位準，並將分壓提供給微處理器單元4420、功能單元4440、顯示控制器單元4450等。微處理器單元4420可以從電源單元4430接收電壓，並且控制功能單元4440和顯示單元4460。功能單元4440可以執行電子系統4400的各種功能。例如，在電子系統4400為可擕式電話的情況下，功能單元4440可以包括能夠執行可擕式電話的功能（例如撥號、透過與外部設備4470的通信將圖像輸出到顯示單元4460、將語音輸出到揚聲器等）的各種組件元件。在與相機一起安裝的情況下，功能單元4440還可以發揮相機影像處理器的作用。
在電子系統4400與記憶卡等耦接以擴展容量的情況下，功能單元4440可以為記憶卡控制器。功能單元4440可以透過有線或無線通信單元4480與外部設備4470交換信號。在電子系統4400需要USB等擴展功能的情況下，功能單元4440可以發揮介面控制器的作用。根據上述實施例的半導體記憶裝置1可以被應用為微處理器單元4420和功能單元4440中的至少任意一個。
雖然上面已經描述了各種實施例，但是本領域技術人員將理解，所描述的實施例僅是示例。因此，不應基於所描述的實施例來限制本文描述的半導體記憶裝置及其操作方法。
1‧‧‧半導體記憶裝置
110‧‧‧記憶單元
111‧‧‧電阻元件
112‧‧‧開關元件
120‧‧‧電流供電電路
121‧‧‧第一限制電路
122‧‧‧第二限制電路
130‧‧‧位元線供電部
140‧‧‧字元線供電部
150‧‧‧寫入控制器
160‧‧‧行開關
170‧‧‧列開關
180‧‧‧感測放大器
300‧‧‧記憶單元陣列
4100‧‧‧記憶卡系統
4110‧‧‧控制器
4120‧‧‧記憶體
4130‧‧‧介面構件
4200‧‧‧電子裝置
4210‧‧‧處理器
4220‧‧‧記憶體
4230‧‧‧輸入/輸出設備
4246‧‧‧匯流排
4302‧‧‧主機
4311‧‧‧固態磁碟
4313‧‧‧介面
4315‧‧‧控制器
4318‧‧‧非揮發性記憶體
4319‧‧‧緩衝記憶體
4400‧‧‧電子系統
4410‧‧‧主體
4420‧‧‧微處理器單元
4430‧‧‧電源單元
4440‧‧‧功能單元
4450‧‧‧顯示控制器單元
4460‧‧‧顯示單元
4470‧‧‧外部設備
4480‧‧‧有線或無線通信單元
S411‧‧‧步驟
S412‧‧‧步驟
S413‧‧‧步驟
S414‧‧‧步驟
S415‧‧‧步驟
S421‧‧‧步驟
S422‧‧‧步驟
S423‧‧‧步驟
S424‧‧‧步驟
S425‧‧‧步驟
A‧‧‧記憶單元
B‧‧‧記憶單元
BLS‧‧‧位元線選擇信號
GBL‧‧‧全域位元線
GWL‧‧‧全域字元線
Ith‧‧‧閾值電流值
RD‧‧‧讀取信號
SBL‧‧‧位元線
SWL‧‧‧字元線
T‧‧‧目標記憶單元
T11‧‧‧第一時間段
T12‧‧‧第二時間段
T13‧‧‧第三時間段
T14‧‧‧第四時間段
T15‧‧‧第五時間段
T16‧‧‧第六時間段
T21‧‧‧第一時間段
T22‧‧‧第二時間段
T23‧‧‧第三時間段
T24‧‧‧第四時間段
T25‧‧‧第五時間段
UBL‧‧‧位元線
UWL‧‧‧字元線
VCL‧‧‧鉗位電壓
VH‧‧‧高電壓
VL‧‧‧低電壓
VRDH‧‧‧讀取高電壓
VRDL‧‧‧讀取低電壓
VREAD‧‧‧讀取參考電壓
VthRST‧‧‧重置閾值電壓
VthSET‧‧‧設置閾值電壓
VWRST‧‧‧重置寫入高電壓
VWSET‧‧‧設置寫入高電壓
VWTL‧‧‧寫入低電壓
WL‧‧‧字元線
WLS‧‧‧字元線選擇信號
WRESET‧‧‧重置寫入信號
WSET‧‧‧設置寫入信號
結合所附圖式從下面的詳細描述中能更清晰地理解本公開的主題的上述和其他方面、特徵以及優點，其中： ［圖1］是示出根據一個實施例的半導體記憶裝置的配置的示例代表的示圖。 ［圖2］是輔助解釋圖1中所示的開關元件的電流特性和電壓特性的曲線圖的示例代表。 ［圖3］是示出根據一個實施例的半導體記憶裝置的記憶單元陣列的配置的示例代表的示圖。 ［圖4a和圖4b］是輔助解釋根據一個實施例的半導體記憶裝置的操作的流程圖的示例代表。 ［圖5a和圖5b］是輔助解釋根據一個實施例的半導體記憶裝置的操作的波形圖的示例代表。 ［圖6］是示出根據一個實施例的包括半導體記憶裝置的記憶卡的示例代表的示意圖。 ［圖7］是輔助解釋根據一個實施例的包括半導體記憶裝置的電子裝置的方塊圖的示例代表。 ［圖8］是示出根據一個實施例的包括半導體記憶裝置的資料儲存設備的示例代表的方塊圖。 ［圖9］是示出根據一個實施例的包括半導體記憶裝置的電子系統的示例代表的方塊圖。

Claims (26)

  1. 一種半導體記憶裝置，包括： 記憶單元；以及 電流供電電路，其被配置為透過改變流過所述記憶單元的電流量來執行寫入操作，執行重置寫入操作而不限制所述記憶單元兩端的電壓位準，並且在設置寫入操作中將所述記憶單元兩端的電壓位準限制為鉗位電壓的位準。
  2. 如請求項1所述的半導體記憶裝置， 其中，所述記憶單元耦接在全域位元線與全域字元線之間；以及 其中，所述電流供電電路包括： 第一限制電路，其與所述全域位元線耦接，並且被配置為改變施加到所述記憶單元的電流；以及 第二限制電路，其與所述全域字元線耦接，並且被配置為改變流過所述記憶單元的電流。
  3. 如請求項2所述的半導體記憶裝置，其中，所述第一限制電路改變所述全域位元線的電壓位準，並且所述第二限制電路改變所述全域字元線的電壓位準。
  4. 如請求項2所述的半導體記憶裝置，還包括： 寫入控制器，其被配置為基於重置寫入信號和設置寫入信號來控制所述第一限制電路和所述第二限制電路。
  5. 如請求項2所述的半導體記憶裝置，還包括： 位元線供電部，其被配置為向所述第一限制電路提供高電壓；以及 字元線供電部，其被配置為向所述第二限制電路提供具有比所述高電壓低的位準的低電壓。
  6. 如請求項2所述的半導體記憶裝置，還包括： 行開關，其被配置為基於位元線選擇信號來耦接所述全域位元線和所述記憶單元的一端；以及 列開關，其被配置為基於字元線選擇信號來耦接所述全域字元線和所述記憶單元的另一端。
  7. 一種半導體記憶裝置，包括： 記憶單元；以及 電流供電電路，其被配置為透過改變流過所述記憶單元的電流量來執行寫入操作，以及基於所述寫入操作是設置寫入操作還是重置寫入操作來將所述記憶單元兩端的電壓位準限制為鉗位電壓的位準。
  8. 如請求項7所述的半導體記憶裝置，其中，所述電流供電電路在所述設置寫入操作期間將所述記憶單元兩端的電壓位準限制為所述鉗位電壓的位準，並且執行所述重置寫入操作而不將所述記憶單元兩端的電壓位準限制為所述鉗位電壓的位準。
  9. 如請求項8所述的半導體記憶裝置， 其中，所述記憶單元耦接在全域位元線與全域字元線之間；以及 其中，所述電流供電電路包括： 第一限制電路，其與所述全域位元線耦接，並且被配置為改變施加到所述記憶單元的電流；以及 第二限制電路，其與所述全域字元線耦接，並且被配置為改變流過所述記憶單元的電流。
  10. 如請求項9所述的半導體記憶裝置，其中，所述第一限制電路改變所述全域位元線的電壓位準，並且所述第二限制電路改變所述全域字元線的電壓位準。
  11. 如請求項9所述的半導體記憶裝置，還包括： 寫入控制器，其被配置為基於重置寫入信號和設置寫入信號來控制所述第一限制電路和所述第二限制電路。
  12. 如請求項9所述的半導體記憶裝置，還包括： 位元線供電部，其被配置為向所述第一限制電路提供高電壓；以及 字元線供電部，其被配置為向所述第二限制電路提供具有比所述高電壓低的位準的低電壓。
  13. 如請求項9所述的半導體記憶裝置，還包括： 行開關，其被配置為基於位元線選擇信號來耦接所述全域位元線和所述記憶單元的一端；以及 列開關，其被配置為基於字元線選擇信號來耦接所述全域字元線和所述記憶單元的另一端。
  14. 一種用於操作半導體記憶裝置的方法，包括： 透過執行預讀取操作來確定記憶單元的電阻狀態；以及 基於寫入操作是設置寫入操作還是重置寫入操作來選擇性地將所述記憶單元兩端的電壓位準限制為鉗位電壓的位準。
  15. 如請求項14所述的方法，其中，當在所述設置寫入操作期間透過所述確定步驟確定的所述記憶單元的電阻狀態為設置狀態時，寫入操作結束。
  16. 如請求項14所述的方法，其中，當在所述重置寫入操作期間透過所述確定步驟確定的所述記憶單元的電阻狀態為重置狀態時，寫入操作結束。
  17. 如請求項14所述的方法，其中，在所述設置寫入操作期間，所述選擇性限制步驟將所述記憶單元兩端的電壓位準限制為所述鉗位電壓的位準，並且向所述記憶單元提供設置脈衝。
  18. 如請求項14所述的方法，其中，在所述重置寫入操作期間，所述選擇性限制步驟不將所述記憶單元兩端的電壓位準限制為所述鉗位電壓的位準，並且向所述記憶單元提供重置脈衝。
  19. 一種半導體記憶裝置，包括： 記憶單元；以及 電流供電電路，其被配置為透過改變流過所述記憶單元的電流量來改變所述記憶單元的電阻狀態，基於在改變所述記憶單元的電阻狀態之前所述記憶單元的狀態來將所述記憶單元兩端的電壓位準限制或不限制為鉗位電壓的位準。
  20. 如請求項19所述的半導體記憶裝置，其中，如果在改變所述記憶單元的電阻狀態之前所述記憶單元的狀態為設置狀態，則所述電流供電電路改變所述記憶單元的電阻狀態而不限制所述記憶單元兩端的電壓位準。
  21. 如請求項20所述的半導體記憶裝置，其中，所述電流供電電路在重置寫入操作中改變所述記憶單元的電阻狀態而不限制所述記憶單元兩端的電壓位準。
  22. 如請求項19所述的半導體記憶裝置，其中，如果在改變所述記憶單元的電阻狀態之前所述記憶單元的狀態為重置狀態，則所述電流供電電路將所述記憶單元兩端的電壓位準限制為所述鉗位電壓的位準。
  23. 如請求項22所述的半導體記憶裝置，其中，所述電流供電電路在設置寫入操作中將所述記憶單元兩端的電壓位準限制為所述鉗位電壓的位準。
  24. 如請求項19所述的半導體記憶裝置，其中，在寫入操作期間，流過所述記憶單元的電流量被改變。
  25. 如請求項19所述的半導體記憶裝置，其中，在預讀取操作期間確定在改變所述記憶單元的電阻狀態之前所述記憶單元的狀態。
  26. 如請求項19所述的半導體記憶裝置， 其中，所述記憶單元耦接到全域位元線；以及 其中，所述電流供電電路包括與所述全域位元線耦接的第一限制電路，並且第一限制電路被配置為透過將所述全域位元線鉗位以限制所述記憶單元兩端的電壓位準來改變施加到所述記憶單元的電流。
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