TW201914227A - 類比數位轉換器 - Google Patents

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Abstract

一種類比數位轉換器（“ADC”）。類比數位轉換器包括輸入端子、第一級、第二級、第三級及控制器。輸入端子被配置成接收類比輸入電壓信號。第一級耦合到輸入端子且被配置成將在輸入端子處接收的類比輸入電壓信號轉換成第一數位值及類比殘餘信號。第二級耦合到第一級且被配置成將類比殘餘信號轉換成表示類比殘餘信號的時間值。第三級耦合到第二級且被配置成將時間值轉換成第二數位值。控制器耦合到第一級及第三級且被配置成將第一數位值與第二數位值組合成表示類比輸入電壓信號的數位輸出信號。

Description

類比數位轉換器
本發明的實施例是有關於一種轉換器，且特別是有關於一種類比數位轉換器。
類比數位轉換器（analog-to-digital converter, ADC）被用於各種應用中以將所檢測類比信號轉換成數位信號。通常，數位輸出是與輸入成比例的二進位數字。連續的類比輸入信號被週期性地採樣，且輸出是離散的數位信號。將連續的類比信號轉換成數位信號需要將類比輸入量化，此可能引發錯誤。
測量類比數位轉換器性能的因素包括轉換頻寬（conversion bandwidth）及動態範圍（信噪比（signal-noise-ratio））等。類比數位轉換器的頻寬的特徵主要在於其取樣速率，且類比數位轉換器的動態範圍受例如解析度（在類比輸入值的範圍內輸出的離散的值的數目）、線性及精確度（量化位準與真實類比信號的匹配程度）等因素影響。類比數位轉換器的動態範圍可通過所述類比數位轉換器的有效位元數目來表達。
根據本揭露的實施例，提供一種類比數位轉換器（“ADC”）。所述類比數位轉換器包括輸入端子、第一級、第二級、第三級及控制器。所述輸入端子被配置成接收類比輸入電壓信號。所述第一級耦合到所述輸入端子且被配置成將在所述輸入端子處接收的所述類比輸入電壓信號轉換成第一數位值及類比殘餘信號。所述第二級耦合到所述第一級且被配置成將所述類比殘餘信號轉換成表示所述類比殘餘信號的時間值。所述第三級耦合到所述第二級且被配置成將所述時間值轉換成第二數位值。控制器耦合到所述第一級及所述第三級且被配置成將所述第一數位值與所述第二數位值組合成表示所述類比輸入電壓信號的數位輸出信號。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下公開內容提供用於實作所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及設置形式的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本公開內容可能在各種實例中重複使用參考編號及/或字母。此種重複是出於簡潔及清晰的目的，而並非自身指示所論述各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“下方（beneath）”、“下面（below）”、“下部的（lower）”、“上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向（旋轉90度或處於其他取向），且本文中所用的空間相對性描述語可同樣相應地進行解釋。
類比數位轉換器（“ADC”）將類比信號轉換成數位信號。典型的類比數位轉換器設置形式包括管線式（pipelined）、快閃式（flash）、Δ-Σ式（Delta-Sigma）、積分式（integrating）（斜率式（sloping））、逐次逼近暫存器（successive approximation register， SAR）式等。每一種類比數位轉換器架構均存在相關聯的利與弊。舉例來說，Δ-Σ式類比數位轉換器能夠實現相對高的解析度（16位元及高於16位元），但可實現的頻寬可能有限。逐次逼近暫存器式類比數位轉換器（“SAR ADC”）能夠以相對低的功耗運作，但可能具有有限的解析度。
圖1是說明根據本揭露各種方面的示例性類比數位轉換器的方塊圖。圖1中所示類比數位轉換器100包括接收類比輸入電壓信號Vin 的輸入端子102。輸出端子104提供類比輸入信號的數位表示形式Dout 。第一級10耦合到輸入端子102且將所接收類比輸入電壓信號轉換成第一數位值及類比殘餘信號。第二級20耦合到第一級10且將類比殘餘信號轉換成表示類比殘餘信號的時間值。第三級30耦合到第二級且將時間值轉換成第二數位值，且控制器40將第一數位值與第二數位值組合成在輸出端子104處所提供的表示類比輸入電壓信號的數位輸出信號。
在一些實例中，第一級10將類比輸入信號在電壓域中進行轉換，並提供總共M個輸出位元中的預定數目N1個位元（N1及M是正整數）。在所示實例中，N1個位元是M個輸出位元中的最高有效位（most significant bit， MSB）。在此種實例中，第三級將類比殘餘信號在時域中進行轉換，並輸出M個輸出位元中的預定數目N2個位元（N2是正整數）。舉例來說，N2個位元是M個輸出位中的最低有效位（least significant bit, LSB）。
圖2是說明根據所公開實例的類比數位轉換器方法200的流程圖。在圖2中，在操作210處接收類比輸入電壓信號。在操作212處將類比輸入電壓信號轉換成第一數位值及類比殘餘信號。在一些實施方案中，將類比輸入電壓信號在電壓域中轉換成第一數位值，且在圖2中所示實例中，如操作212及214中所示，將數位輸出的N1個位元在電壓域中進行轉換。
如在操作220中所示，操作212進一步輸出類比殘餘信號，在操作222中將類比殘餘信號轉換成表示類比殘餘信號的時間值，並在操作224中將時間值在時域中轉換成第二數位值，如在操作226中所示輸出數位輸出的N2個位元。在操作230中，將第一數位值及第二數位值組合成表示類比輸入電壓信號的數位輸出信號（例如，M個輸出位元）。
圖3是說明根據所公開實例的類比數位轉換器100的又一些方面的方塊圖。在圖3中所示實施例中，第一級10包括用於輸出數位輸出Dout 的N1 個最高有效位的Δ-Σ逐次逼近暫存器（“SAR”）式類比數位轉換器設置形式。第一級類比數位轉換器10因此在輸入端子102處接收類比輸入信號Vin （如圖3中的X(z) 指示），類比輸入信號Vin 被環路濾波器（loop filter）310過濾並被逐次逼近暫存器式類比數位轉換器312轉換成數位輸出Fout (z) 。逐次逼近暫存器式類比數位轉換器的輸出Fout (z) 包括M 個數位輸出位元的N1 個數位位元，N1 個數位位元被提供到由控制器40實作的輸出級320。逐次逼近暫存器式類比數位轉換器312的輸出Fout (z) 還被數位類比轉換器（digital-to-analog converter, DAC）314接收，數位類比轉換器314將N1 個位元轉換回類比值，所述類比值在求和點316處被接收且與原始類比輸入信號X(z) 進行比較。類比殘餘或量化錯誤信號Qk (z) 被輸出到第二級20，第二級20是圖3中所示實例中的電壓時間轉換器（“VTC”）。
圖4說明圖3中所示第一級10的基於逐次逼近暫存器的類比數位轉換器的實例的又一些方面。圖4中所示基於逐次逼近暫存器的類比數位轉換器10包括二階Δ-Σ式類比數位轉換器，所述二階Δ-Σ式類比數位轉換器包括向對應積分器420提供相應輸出的求和點410。積分器420的輸出被四位元逐次逼近暫存器式子類比數位轉換器（four-bit SAR sub-ADC）430（N1 = 4位元）轉換成數位值，所述數位值被輸出到圖3中所示輸出級320。圖4中所示第一級類比數位轉換器10進一步包括動態元件匹配440，動態元件匹配440還接收N1 個輸出位元，所述N1 個輸出位元被數位類比轉換器450轉換成類比值，數位類比轉換器450的輸出被提供到求和點410。逐次逼近暫存器式子類比數位轉換器430另外將殘餘信號Qk (z) 輸出到電壓時間轉換器第二級20。
圖5說明用於接收輸入電壓Vin 以及參考電壓VRef P 及VRef M 的逐次逼近暫存器式子類比數位轉換器430的實例。逐次逼近暫存器式子類比數位轉換器430包括對輸入電壓信號Vin 進行跟蹤及保持的內部電路。內部電路包括四個電容器511至514，所述四個電容器511至514對應於N1 個輸出位元中的每一個。開關裝置521至524回應於逐次逼近暫存器式開關控制器530將輸入電壓Vin 及參考電壓VRef P 、VRef M 耦合到電容器511至514。殘餘補償電路（residue offset circuit）540進一步包括補償電容器（offset capacitor）542。逐次逼近暫存器式電容器511至514中的每一個與補償電容器542一起保持及輸出殘餘電壓Vres 或量化錯誤Qk (z) 。殘餘電壓Vres 被比較器516作為輸入而接收，且還被輸出到電壓時間轉換器第二級20。
電壓時間轉換器第二級20包括放大器330，放大器330耦合有殘餘電壓Vres /量化錯誤Qk (z) 。如以下所進一步論述，開關裝置332選擇性地將量化錯誤Qk (z) 連接到恒定放電電流IDIS，以選擇性地對量化錯誤Qk (z) 進行放電。放電量化錯誤信號Qk (z) 被放大器330放大，且經放大的信號被跨零檢測器（zero crossing detector, ZCD）334接收。
圖6說明電壓時間轉換器第二級20的實施例。電容器610根據由第一級10輸出的殘餘電壓的位準來充電。換句話說，電容器610充電到殘餘電壓位準。開關裝置332將電容器610連接到恒定放電電流IDIS 以對電容器610進行放電，由此將殘餘電壓Vres 輸入到放大器330的輸入。放大器330的輸出被跨零檢測器334接收以提供殘餘電壓Vres 的時域表示形式。在所示實施例中，跨零檢測器334根據殘餘電壓位準來輸出具有脈衝寬度的脈衝TP 。
如上所述，第一級類比數位轉換器10將類比輸入信號Vin 的第一部分轉換成第一數位信號—數位輸出的N1 個最高有效位。因此，如根據以下方程式[1]所定義，類比輸入信號的其餘部分（即，殘餘信號Vres ）為類比輸入電壓Vin 減去第一級數位類比轉換器電壓。
[1]
放大器的輸出是經放大的殘餘電壓VO ，如方程式[2]中所示，經放大的殘餘電壓VO 是殘餘電壓Vres 加上放大器補償電壓VOS 再減去基於電容器610及放電電流IDIS 的負荷放電之後乘以放大器增益AOL 。
[2]
在方程式[2]的零點交叉處，放電時間TDIS 如方程式[3]中所示。
[3]
因此，可從電容器放電時間TDIS 方程式中移除放大器增益AOL 。因此，通過所說明的設置形式，無論開環放大器的特性如何，放電時間TDIS 均為線性的。此使得能夠使用簡單的開環放大器，且不像典型電壓時間轉換器設置形式中一樣需要回饋環路，在所述典型電壓時間轉換器設置形式中需要使用高增益、較高功耗的閉環放大器。
圖7說明第一級10逐次逼近暫存器式子類比數位轉換器430及電壓時間轉換器第二級20的示例性時序圖。圖7說明與跟蹤及保持功能對應的第一階段φTH 脈衝710。圖7中進一步示出第一級類比數位轉換器10位元循環（first stage ADC 10 bit cycling）脈衝712及數位位元決策脈衝（digital bit decision pulse）714、殘餘電壓放電信號716、殘餘放大器信號718及放大器重置信號720。
各時序圖信號是在圖5中所示控制邏輯530中產生。圖7說明與跟蹤及保持功能對應的第一階段φTH 脈衝710。當φTH 脈衝710為高的時，在電容器511至514的頂板（top plate）上會得到圖5中的信號Vin 。在下一階段期間，φDAC 脈衝712被置位且φDAC 脈衝712控制典型逐次逼近暫存器（SAR）二進位搜索演算法。第三階段φBIT 714使得比較器516能夠進行操作以與逐次逼近暫存器的操作一起地產生數位位元。所產生數位位元鎖存在控制邏輯區塊530中。在第四階段期間，φDIS 信號716變高並接通放電電流開關332。在此階段期間，存儲在電容器511至514的底板（bottom plate）上的殘餘電壓Vres 被放電。同時，脈衝φA 718將放電電流耦合到放大器330的非反相端子。此外，當放電電流開關332被接通時，脈衝信號φCM 720為低的，此會使放大器330的非反相輸入從接地節點gnd解耦。當放大器330檢測到殘餘電壓Vres 已被放電到零時，放大器330的輸出信號使跨零檢測器334產生脈衝TP ，脈衝TP 是存儲在電容器511至514的底板上的原始殘餘電壓Vres 的時間表示形式。
圖8說明第三級30的實例，第三級30包括被配置成將電壓時間轉換器20的輸出轉換成表示殘餘電壓的數位值的時間數位轉換器（“TDC”）。圖8中所示實例使用數位延遲線單元元件來測量由電壓時間轉換器20輸出的脈衝的時間間隔。在一些實施例中，由一系列延遲線單元元件810所接收的START信號（來自電壓時間轉換器20的輸出脈衝TP 的上升緣（rising edge））被實作成電壓受控延遲胞（voltage controlled delay cell）。每一延遲線單元元件810的輸出還被設置為移位暫存器（shift register）的多個正反器（flip-flop）820接收。回應於STOP信號（來自電壓時間轉換器20的輸出脈衝TP 的下降緣（falling edge））鎖存延遲線的狀態，使得能提供類比殘餘信號的數位表示形式。在一些實例中進一步包括延遲鎖定環路（delay locked loop，DLL）以針對製程變化、電源變化、及溫度變化使單元延遲穩定化。
如上所述，類比殘餘信號的數位表示形式包括類比數位轉換器輸出的N2 個位元（最低有效位）。圖3中所示輸出級320被配置成將N1 個位元與N2 個位元組合成提供最終的M 個位元數位輸出。圖9示出輸出級320的實例，輸出級320包括管線修正邏輯功能（pipeline correction logic function）、數位濾波器功能（digital filter function）、及整數倍降低取樣率功能（降頻功能）（decimation function）。輸出級320（及本文中提及的其他控制器裝置）可由例如微處理器、微控制器、特殊應用積體電路（application specific integrated circuit，ASIC）、可程式設計邏輯裝置等任意適合的控制裝置實作。
由第一級10及第三級30所分別輸出的N1個位元及N2個位元在第一求和點910處被接收。在所示實例中，N1個輸出位元首先被延遲單元902接收以將N1個輸出位元延遲成與N2個輸出位元對齊。第一求和點910的輸出被微分器912接收，微分器912的輸出在第二求和點914處被加到N1個位元。組合輸出Cout (z) 被降頻濾波器916接收，降頻濾波器916提供表示類比輸入電壓Vin的M位元數位輸出Dout 。
如以下方程式[4]中所示，第一級10的輸出Fout (z) 是基於信號傳遞函數（signal transfer function）STF(z) 及雜訊傳遞函數（noise transfer function）NTF(z) 。
[4]
時間數位轉換器第三級30的輸出Sout (z) 及組合輸出Cout (z) 是根據方程式[5]及[6]。
[5]
[6]
將方程式[4]及[5]代入方程式[6]會得到方程式[7]。
[7]
如果方程式[7]中的數位濾波器函數Hd (z) （圖9中的濾波器Hd (z) 912）與NTF(z) 相同，則Cout (z) 如方程式[8]中所示。
[8]
因此，本文所公開的各種實施例提供一種可同時獲取高的動態範圍及大的轉換頻寬的類比數位轉換器方法及系統。類比數位轉換器的實例採用電壓域類比數位轉換器（例如Δ-Σ式類比數位轉換器環路連同用於實現低功率及高解析度的逐次逼近暫存器式量化器）與將電壓時間轉換器耦合到時間/數位級聯級的時域類比數位轉換器的組合。所公開實例能夠以良好的功率效率實現深次微米製程技術（deep sub-micron process technology）的可按比例縮放有益效果。
所公開實施例包括一種類比數位轉換器，所述類比數位轉換器包括輸入端子、第一級、第二級、第三級及控制器。輸入端子被配置成接收類比輸入電壓信號。第一級耦合到輸入端子且被配置成將在所述輸入端子處接收的類比輸入電壓信號轉換成第一數位值及類比殘餘信號。第二級耦合到第一級且被配置成將類比殘餘信號轉換成表示所述類比殘餘信號的時間值。第三級耦合到第二級且被配置成將時間值轉換成第二數位值。控制器耦合到第一級及第三級且被配置成將第一數位值與第二數位值組合成表示類比輸入電壓信號的數位輸出信號。
在根據一個實施例中所述的類比數位轉換器，其中上述的第二級是電壓轉時間級，所述電壓轉時間級包括具有用於接收所述類比殘餘信號的輸入端子的開環放大器。
在根據一個實施例中所述的類比數位轉換器，其中上述的電壓轉時間級進一步包括用於接收所述開環放大器的輸出的跨零檢測器。
在根據一個實施例中所述的類比數位轉換器，其中上述的第三級被配置成響應於所述跨零檢測器來產生脈衝，以提供所述類比殘餘信號的時域表示形式。
在根據一個實施例中所述的類比數位轉換器，其中上述的開環放大器不包括回饋環路。
在根據一個實施例中所述的類比數位轉換器，其中上述的電壓轉時間級進一步包括電容裝置，所述電容裝置被配置成基於所述類比殘餘信號來選擇性地充電。
在根據一個實施例中所述的類比數位轉換器，其中上述的電壓轉時間級進一步包括開關裝置，所述開關裝置被配置成將所述類比殘餘信號選擇性地耦合到恒流源。
在根據一個實施例中所述的類比數位轉換器，其中上述的第一級被配置成在電壓域中將所述類比輸入電壓信號轉換成所述第一數位值。
在根據一個實施例中所述的類比數位轉換器，其中上述的第一級包括逐次逼近暫存器式（“SAR”）類比數位轉換器。
在根據一個實施例中所述的類比數位轉換器，其中上述的控制器被配置成對所述第一數位值的輸出進行延遲。
根據又一些所公開實施例，一種類比數位轉換方法包括：接收類比輸入電壓信號；以及將類比輸入電壓信號轉換成第一數位值及類比殘餘信號。將類比殘餘信號轉換成表示所述類比殘餘信號的時間值，且將所述時間值轉換成第二數位值。將第一數位值與第二數位值組合成表示類比輸入電壓信號的數位輸出信號。
在根據一個實施例中所述的類比數位轉換方法，其中上述的類比輸入電壓信號在電壓域中被轉換成所述第一數位值。
在根據一個實施例中所述的類比數位轉換方法，進一步包括使用開環放大器來放大所述類比殘餘信號。
在根據一個實施例中所述的類比數位轉換方法，進一步包括檢測所述類比殘餘信號的過零。
在根據一個實施例中所述的類比數位轉換方法，其中上述的第一數位值包括所述數位輸出信號的最高有效位。
在根據一個實施例中所述的類比數位轉換方法，其中上述的第二數位值包括所述數位輸出信號的最低有效位。
根據另一些所公開實施例，一種類比數位轉換器包括輸入端子及耦合到所述輸入端子的控制器。控制器被配置成：將在輸入端子處接收的類比輸入電壓信號轉換成第一數位值及類比殘餘信號；將類比殘餘信號轉換成表示所述類比殘餘信號的時間值；將時間值轉換成第二數位值；以及將第一數位值與第二數位值組合成表示類比輸入電壓信號的數位輸出信號。
在根據另一個實施例中所述的類比數位轉換器，進一步包括電壓時間轉換器，所述電壓時間轉換器包括具有用於接收所述類比殘餘信號的輸入端子的開環放大器。
在根據另一個實施例中所述的類比數位轉換器，其中上述的開環放大器為固有地線性的。
在根據另一個實施例中所述的類比數位轉換器，其中上述的電壓時間轉換器包括電容元件，所述電容元件被配置成基於所述類比殘餘信號進行充電，且其中所述電壓時間轉換器被配置成將所述電容元件選擇性地耦合到恒流源以選擇性地對所述電容元件進行放電。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本發明的各個方面。所屬領域中的技術人員應知，其可容易地使用本發明作為設計或修改其他工藝及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替、及變更。
10‧‧‧第一級
20‧‧‧第二級
30‧‧‧第三級
40‧‧‧控制器
100‧‧‧類比數位轉換器
102‧‧‧輸入端子
104‧‧‧輸出端子
200‧‧‧類比數位轉換器方法
210、212、214、220、222、224、226、230‧‧‧操作
310‧‧‧環路濾波器
312‧‧‧逐次逼近暫存器式類比數位轉換器
314‧‧‧數位類比轉換器
316、410‧‧‧求和點
320‧‧‧輸出級
330‧‧‧放大器
332‧‧‧開關裝置
334‧‧‧跨零檢測器（ZCD）
420‧‧‧積分器
430‧‧‧逐次逼近暫存器式子類比數位轉換器
440‧‧‧動態元件匹配
450‧‧‧數位類比轉換器
511、512、513、514‧‧‧逐次逼近暫存器式電容器
516‧‧‧比較器
521、522、523、524‧‧‧開關裝置
530‧‧‧控制邏輯
540‧‧‧殘餘補償電路
542‧‧‧補償電容器
610‧‧‧電容器
710‧‧‧φTH脈衝
712‧‧‧第一級ADC位迴圈脈衝
714‧‧‧數位位元決策脈衝
716‧‧‧殘餘電壓放電信號
718‧‧‧殘餘放大器信號
720‧‧‧放大器重置信號
810‧‧‧延遲線單元元件
820‧‧‧正反器
902‧‧‧延遲單元
910‧‧‧第一求和點
912‧‧‧微分器
914‧‧‧第二求和點
916‧‧‧降頻濾波器
AOL ‧‧‧放大器增益
Cout (z)‧‧‧組合輸出
Dout ‧‧‧數位輸出
Fout (z)‧‧‧逐次逼近暫存器式類比數位轉換器的輸出
gnd‧‧‧接地節點
Hd (z)‧‧‧數位濾波器函數
IDIS ‧‧‧恒定放電電流
N1‧‧‧最高有效位
N2‧‧‧最低有效位
Qk (z)‧‧‧量化錯誤信號
Sout (z)‧‧‧輸出
TP‧‧‧輸出脈衝
Vin ‧‧‧類比輸入電壓信號
VO ‧‧‧經放大殘餘電壓
VOS ‧‧‧放大器補償電壓
Vres ‧‧‧殘餘電壓
VRefM、VRefP‧‧‧參考電壓
X(z)‧‧‧原始類比輸入信號
φA、φBIT、DAC、φTH、φCM‧‧‧脈衝
φDIS‧‧‧脈衝信號
結合附圖閱讀以下詳細說明，會最好地理解本揭露的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是說明根據一些實施例的類比數位轉換器（“ADC”）系統的各種方面的方塊圖。 圖2是說明根據一些實施例的類比數位轉換器方法的實例的步驟流程圖。 圖3是說明根據一些實施例的示例性類比數位轉換器系統的又一些方面的電路圖。 圖4是說明根據一些實施例的示例性第一級類比數位轉換器的各種方面的電路圖。 圖5是說明根據一些實施例的示例性第一級類比數位轉換器的又一些方面的電路圖。 圖6是說明根據一些實施例的示例性電壓時間轉換器（voltage-to-time converter，VTC）的各種方面的電路圖。 圖7是說明根據一些實施例的示例性第一級類比數位轉換器及示例性殘餘電壓/時間轉換的示例性時序的時序圖。 圖8是說明根據一些實施例的示例性時間數位轉換器（time-to-digital converter，TDC）的各種方面的電路圖。 圖9是說明根據一些實施例的示例性數位輸出級的各種方面的電路圖。

Claims (1)

  1. 一種類比數位轉換器（“ADC”），包括： 一輸入端子，被配置成接收一類比輸入電壓信號； 一第一級，耦合到所述輸入端子且被配置成將在所述輸入端子處接收的所述類比輸入電壓信號轉換成一第一數位值及一類比殘餘信號； 一第二級，耦合到所述第一級且被配置成將所述類比殘餘信號轉換成表示所述類比殘餘信號的一時間值； 一第三級，耦合到所述第二級且被配置成將所述時間值轉換成一第二數位值；以及 一控制器，耦合到所述第一級及所述第三級且被配置成將所述第一數位值與所述第二數位值組合成表示所述類比輸入電壓信號的一數位輸出信號。
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