TW201913785A - 半導體製程方法 - Google Patents

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Abstract

本發明提供一種半導體製程，包含以下步驟：首先，提供一基底，該基底上包含有複數個閘極結構，接著形成一第一介電層，位於該基底上，且各該閘極結構位於該第一介電層中，然後依序形成一第二介電層以及一第三介電層於該第一介電層上，且該第三介電層具有一非平坦頂面，之後進行一平坦化步驟，移除部分該第三介電層與該第二介電層，以及進行一蝕刻步驟，移除部分該第三介電層、部分該第二介電層、部分該第一介電層以及部分各該閘極結構。

Description

半導體製程方法
本發明係有關於半導體製程領域，尤其是一種減少半導體平坦化製程中產生凹陷(dishing)狀況的方法。
半導體製程中，平坦化步驟，例如化學機械研磨(CMP)是相當常見的步驟。當一基底上不同區域(例如元件區與周邊區)的半導體元件密度不同時，容易影響平坦化步驟的速率。尤其是在元件密度較低的區域中，由於平坦化步驟的速率較快，因此容易產生凹陷(dishing)現象。這種情形也經常發生在一基底上包含有不同高度的元件。在一些情況中，基底上的同一層介電層中包含有高度不同的元件，每一個元件頂部都設置有停止層，但平坦化的表面會停留在最高的元件頂部。因為平坦化移除介電層的速率遠快於移除停止層的速率，因此仍可能會移除部分周圍的介電層等材料，並對半導體元件的良率產生影響。
本發明提供一種半導體製程，包含以下步驟：首先，提供一基底，該基底上包含有複數個閘極結構，接著形成一第一介電層，位於該基底上，且各該閘極結構位於該第一介電層中，然後依序形成一第二介電層以及一第三介電層於該第一介電層上，且該第三介電層具有一非平坦頂面，之後進行一平坦化步驟，移除部分該第三介電層與該第二介電層，以及進行一蝕刻步驟，移除部分該第三介電層、部分該第二介電層、部分該第一介電層以及部分各該閘極結構。
本發明的其中一特徵在於，先以高密度電漿化學氣相沉積(HDP CVD)的方式形成第二介電層，並且放大原先凹凸表面的陡峭程度，先形成明顯的最高點，接下來在最高點上覆蓋較不容易被移除的第三介電層(例如氮化矽)，並產生新的最高點。接下來，平坦化步驟首先會接觸並移除第三介電層的最高點。在此過程中位於最高點的第三介電層會首先被移除，但也同時降低了其他部份產生凹陷的可能性，產生一個相對較為平坦的頂面，幫助後續的回蝕刻步驟可以均勻地移除剩餘的部分半導體元件，提高製程良率。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
為了方便說明，本發明之各圖式僅為示意以更容易了解本發明，其詳細的比例可依照設計的需求進行調整。在文中所描述對於圖形中相對元件之上下關係，在本領域之人皆應能理解其係指物件之相對位置而言，因此皆可以翻轉而呈現相同之構件，此皆應同屬本說明書所揭露之範圍，在此容先敘明。
請參考第1圖，首先，本發明提供一基底10，基底10上可能包含有鰭狀結構(圖未示)，基底10上有複數個閘極結構12，其中該些閘極結構12中至少包含有兩個不同高度的閘極結構(例如第1圖中高度較低的閘極結構112與高度較高的閘極結構212)，各閘極結構12包含有閘極介電層12A與閘極導電層12B以及一遮罩層12C。其中閘極介電層12A的材料可以包括氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON），或包含介電常數大於4的介電材料，例如係選自氧化鉿(hafnium oxide，HfO2 )、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO4 )、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al2 O3 )、氧化鑭(lanthanum oxide，La2 O3 )、氧化鉭(tantalum oxide，Ta2 O5 )、氧化釔(yttrium oxide，Y2 O3 )、氧化鋯(zirconium oxide，ZrO2 )、鈦酸鍶（strontium titanate oxide， SrTiO3 ）、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO4 )、鋯酸鉿(hafnium zirconium oxide，HfZrO4 )、鍶鉍鉭氧化物(strontium bismuth tantalate, SrBi2 Ta2 O9 , SBT)、鋯鈦酸鉛(lead zirconate titanate , PbZrxTi1 -xO3 , PZT)、鈦酸鋇鍶(barium strontium titanate, BaxSr1 -xTiO3 , BST)、或其組合所組成之群組。閘極導電層12B的材料可以包括未摻雜的多晶矽、重摻雜的多晶矽、或是單層或多層金屬層，金屬層例如功函數金屬層，阻擋層和低電阻金屬層等。遮罩層12C可包括單層結構或多層的介電材料，例如氧化矽(SiO)、氮化矽(SiN)、碳化矽(SiC)、碳氮化矽(SiCN)，氮氧化矽(SiON)或者其組合。
另外，此半導體結構中可能更包含有側壁子14位於各閘極結構12的兩側，以及接觸蝕刻停止層16覆蓋於閘極結構12與側壁子14。關於上述閘極結構12、側壁子14與接觸蝕刻停止層16等元件特性，屬於本領域的習知技術，在此不多加贅述。
接下來，形成一第一介電層20於基底10上，本實施例中，第一介電層20材質例如為一氧化矽層，以流動化學氣相沉積(flowable chemical vapor deposition，FCVD)的方式形成於基底10上，並且完整地覆蓋各閘極結構12(包含閘極結構112與閘極結構212)、側壁子14以及接觸蝕刻停止層16。值得注意的是，以流動化學氣相沉積的方式所形成的第一介電層20，其具有材質較軟、具有一定的黏性與可流動的特性。因此當形成於凹凸不平的表面時，將會使得第一介電層20的頂面20a也呈現凹凸不平的表面。尤其是位於較高閘極結構212的上方，第一介電層20的表面20a會較其周圍的其他表面更為凸出。
接下來，如第2圖所示，在第一介電層20上方，以高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDP CVD)的方式形成一第二介電層22覆蓋於其上。其中第二介電層22的材質例如為氧化矽層。值得注意的是，雖然第一介電層20與第二介電層22材質都可包含例如氧化矽層，但是由於其形成的方式不同，因此也會一定程度上改變材料的特性。舉例來說，申請人發現以高密度電漿化學氣相沉積的方式形成第二介電層22，其材質具有較硬的特性，而且若形成於凹凸不平的表面時，不但會順著該凹凸不平的表面生成，且會加大凹凸表面的粗糙度。換句話說，若原先的凹凸表面有較為突出的部分，則以高密度電漿化學氣相沉積的方式形成第二介電層22後，該突出的部分會更為明顯。從第2圖來看，第二介電層22具有一頂面22a，頂面22a與頂面20a形狀不同。其中該頂面22a又包含有一最高點22b位於閘極結構212上方。也就是說，從最高點22b到下方第一介電層20的頂面20a的垂直距離，將會大於頂面22a的其他區域至下方第一介電層20的頂面20a的垂直距離。此外，最高點22b到下方基底10表面的垂直距離，也會大於頂面22a的其他區域至下方基底10表面的垂直距離。
接著如第3圖所示，另外形成一第三介電層24於第二介電層22上，其中第三介電層24例如為一氮化矽層，厚度較佳介於30至60埃，但不限於此。相較於第二介電層22，第三介電層24的厚度較薄(其中第二介電層22的厚度約為500埃以上)，因此第三介電層24將會共形地覆蓋在第二介電層22的頂面22a上，也包括覆蓋於最高點22b上，並且形成新的最高點24b。
接著如第4圖所示，對半導體結構進行一平坦化步驟P1，例如為一化學機械研磨(CMP)製程。值得注意的是，化學機械研磨過程中所使用的磨盤(或拋光墊)30是一平坦面，因此當磨盤30由上方逐漸接近半導體結構時，首先會接觸到最高點24b。由於第三介電層24的材質例如為氮化矽，平坦化步驟P1的速率將會減緩。具體來說，平坦化步驟P1中移除第三介電層24的速率將會遠小於移除第二介電層22的速率(舉例來說，移除第二介電層22的速率將會是移除第三介電層24速率的20倍以上)。此時，平坦化步驟P1僅會移除最高點24b以及其周圍的一小部分區域，而暫時不會移除第三介電層24其他表面較低的區域。此外，化學機械研磨過程中所使用的磨盤30可選擇硬度較高的磨盤，可進一步確保平坦化步驟P1僅會移除最高點24b以及其周圍的一小部分區域，而暫時不會移除第三介電層24其他表面較低的區域。
如第5圖所示，隨著平坦化步驟P1的進行，最高點24b的第三介電層24將會被移除而曝露出一部分下方的第二介電層22。然而，由於最高點24b原先呈現尖峰形狀，因此即使曝露出部分第二介電層22，所曝露出的第二介電層22的範圍(例如寬度等)也相對較小。如第5圖所示，假設露出的第二介電層22寬度為W1，此時寬度W1僅佔整體半導體結構的面積不到十分之一。如前所述，平坦化步驟過程中產生的凹陷現象，通常發生在空曠、大面積且移除速率快的平坦化步驟過程中，由於第二介電層22所曝露出的部分較少，因此不滿足空曠、大面積的條件，可以有效避免凹陷現象的發生。
另外，平坦化步驟P1的速率也受到壓力的影響。更明確地說，一開始僅有最高點24b接觸磨盤30，因此磨盤30所提供的向下壓力將會集中於最高點24b。隨著平坦化步驟P1繼續進行，第二介電層22被曝露的部分將會愈來愈多。但是此時第三介電層24的頂面也趨於平坦，也就是將會有更多的第三介電層24表面接觸到磨盤30，比起一開始僅有最高點24b接觸磨盤30，第三介電層24的每一個位置所承受的壓力將被分散而減小。因此整體平坦化步驟P1的速率也會減緩。因此雖然此時有較大面積的第二介電層被曝露，但平坦化步驟P1的速率減緩，也仍可避免移除介電層的速率過快，降低造成凹陷現象的可能性。
如第6圖所示，將部分的第三介電層24移除後，曝露出第二介電層22，即停止平坦化步驟P1。此時，第二介電層22具有一相對較為平坦的頂面22c。另外，本發明的平坦化步驟P1並不會移除第一介電層20或是閘極結構12。如第7圖所示，接下來進行一回蝕刻步驟P2，回蝕刻步驟P2可能包含一次或多次的蝕刻步驟，以移除剩餘的第三介電層24、剩餘的第二介電層22、部分的第一介電層20、部分的接觸蝕刻停止層16、部分的側壁子14以及部分的閘極結構12。較佳而言，回蝕刻步驟P2進行後，各閘極結構12具有相同高度的頂面。
本發明的其中一特徵在於，先以高密度電漿化學氣相沉積(HDP CVD)的方式形成第二介電層22，並且增強或放大原先凹凸表面的陡峭程度，先形成明顯的最高點22b，接下來在最高點22b上覆蓋較不容易被移除的第三介電層24(例如氮化矽)，並產生新的最高點24b。接下來，平坦化步驟P1首先會接觸並移除第三介電層24的最高點24b。在此過程中位於最高點24b的第三介電層24會首先被移除，但也同時降低了其他部份產生凹陷的可能性，產生一個相對較為平坦的頂面，幫助後續的回蝕刻步驟可以均勻地移除剩餘的部分半導體元件，提高製程良率。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧基底
12‧‧‧閘極結構
12A‧‧‧閘極介電層
12B‧‧‧閘極導電層
12C‧‧‧遮罩層
112‧‧‧閘極結構
212‧‧‧閘極結構
14‧‧‧側壁子
16‧‧‧接觸蝕刻停止層
20‧‧‧第一介電層
20a‧‧‧頂面
22‧‧‧第二介電層
22a‧‧‧頂面
22b‧‧‧最高點
22c‧‧‧頂面
24‧‧‧第三介電層
24b‧‧‧最高點
30‧‧‧磨盤
P1‧‧‧平坦化步驟
P2‧‧‧回蝕刻步驟
W1‧‧‧寬度
第1圖至第7圖繪示本發明半導體製程的結構示意圖。

Claims (11)

  1. 一種半導體製程，包含以下步驟： 提供一基底，該基底上包含有複數個閘極結構； 形成一第一介電層，位於該基底上，且各該閘極結構位於該第一介電層中； 依序形成一第二介電層以及一第三介電層於該第一介電層上，且該第三介電層具有一非平坦頂面； 進行一平坦化步驟，移除部分該第三介電層與該第二介電層；以及 進行一蝕刻步驟，移除部分該第三介電層、部分該第二介電層、部分該第一介電層以及部分各該閘極結構。
  2. 如申請專利範圍第1項所述的半導體製程，其中該複數個閘極結構至少包含兩個高度不同的閘極結構。
  3. 如申請專利範圍第1項所述的半導體製程，其中該第一介電層係一藉由流動化學氣相沉積(FCVD)步驟所形成的一氧化層。
  4. 如申請專利範圍第1項所述的半導體製程，其中該第二介電層係一藉由高密度電漿化學氣相沉積(HDP CVD)步驟所形成的一氧化層。
  5. 如申請專利範圍第1項所述的半導體製程，其中該第三介電層為一氮化矽層。
  6. 如申請專利範圍第5項所述的半導體製程，其中該第三介電層的厚度介於30埃至60埃。
  7. 如申請專利範圍第1項所述的半導體製程，其中該非平坦頂面具有一最高點，且該平坦化步驟最先移除位於該最高點上的該第三介電層。
  8. 如申請專利範圍第1項所述的半導體製程，其中在該平坦化步驟過程中，移除該第二介電層的速率是移除該第三介電層的速率的20倍以上。
  9. 如申請專利範圍第1項所述的半導體製程，其中在該平坦化步驟進行前，該第一介電層與該第二介電層的頂面均為非平坦表面，且該第一介電層與該第二介電層的該非平坦表面具有不同的表面形狀。
  10. 如申請專利範圍第1項所述的半導體製程，其中該蝕刻步驟進行後，各該閘極結構具有相同的高度。
  11. 如申請專利範圍第1項所述的半導體製程，其中該平坦化步驟不移除該第一介電層。
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