TW201905961A - 半導體結構的製造方法 - Google Patents

半導體結構的製造方法

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TW201905961A
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黃建修
黃彥鈞
唐邦泰
彭治棠
黃泰鈞
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例為有關於半導體裝置以及製造方法，特別為在溝槽中具有增強的間隙填充層的半導體裝置。本發明實施例提供透過使用多步驟沉積和原位處理製程形成之新穎的間隙填充層。沉積製程可為透過使用一種或多種輔助氣體以及低反應性黏附係數(RSC)分子的流動式化學氣相(FCVD)沉積。處理製程可為在沉積製程之後的原位製程，且包含將沉積的間隙填充層暴露於電漿活化輔助氣體，輔助氣體可由氨形成。低反應性黏附係數分子可由三矽烷胺(TSA)或全氫聚矽氮烷(PHPS)形成。

Description

半導體結構的製造方法
本發明實施例係有關於半導體技術，且特別是有關於半導體結構的製造方法。
半導體積體電路(integrated circuit，IC)工業已經歷了快速成長。在積體電路材料和設計上的技術進步已產生了數代積體電路，每一代都比前一代具有更小且更複雜的電路。在積體電路的發展史中，功能密度(即每一晶片區互連的裝置數目)增加，同時幾何尺寸(即製造過程中所產生的最小的組件(或線路))縮小。此元件尺寸微縮化的製程一般來說具有增加生產效率與降低相關費用的益處。
在一些實施例中，提供半導體結構的製造方法，此方法包含在半導體結構中形成凹口，其中凹口包含側壁和底表面；使用化學氣相沉積製程在側壁和底表面上沉積氮化矽間隙填充層，其中化學氣相沉積製程使用低反應性黏附係數分子以及第一組輔助氣體；以及在氮化矽間隙填充層上進行處理製程，其中處理製程包含將氮化矽間隙填充層暴露於第二組輔助氣體。
在一些其他實施例中，提供半導體結構，半導體結構包含基底；第一鰭和第二鰭從基底突出；閘極電極形成於第一鰭和第二鰭上；以及間隙填充層形成於閘極電極中以及第一鰭與第二鰭之間，其中間隙填充層包含透過使用流動式化學氣相沉積製程形成的氮化矽層，並暴露於一種或多種電漿活化輔助氣體。
在另外一些實施例中，提供半導體結構的製造方法，此方法包含在基底上方形成導電結構；蝕刻導電結構以形成開口；透過使用低反應性黏附係數分子和第一組輔助氣體的流動式化學氣相沉積製程在開口中沉積間隙填充層的第一子層；將第一子層暴露於第二組輔助氣體；在第一子層上方沉積間隙填充層的第二子層，其中第二子層由流動式化學氣相沉積製程形成；以及將第二子層暴露於第二組輔助氣體。
100、1100、1300‧‧‧半導體結構
102、1102、1302‧‧‧基底
104‧‧‧蝕刻停止層
106‧‧‧介電層
202‧‧‧金屬硬遮罩層
402、1104、1404、1507‧‧‧溝槽
602‧‧‧介電襯墊
702、704、706‧‧‧視圖(分子結構)
802、1202、1406、1508‧‧‧間隙填充層
802A‧‧‧第一子層
802B‧‧‧第二子層
1304‧‧‧鰭
1306‧‧‧隔離結構
1308‧‧‧閘極結構
1310D‧‧‧汲極區
1310S‧‧‧源極區
1312‧‧‧通道區
1314、1318‧‧‧頂表面
1315‧‧‧閘極介電結構
1317‧‧‧閘極電極
1320‧‧‧硬遮罩
1331、1341‧‧‧切面
1501‧‧‧金屬閘極結構
1502‧‧‧金屬閘極電極
1504‧‧‧保護層
1506‧‧‧覆蓋層
1600‧‧‧方法
1602、1604、1606、1608、1610、1612‧‧‧操作
D、DT‧‧‧深度
H‧‧‧堆疊高度
HF‧‧‧鰭高度
HG‧‧‧閘極高度
L‧‧‧閘極長度
Ta、Tb、Td‧‧‧厚度
W、WB、WT‧‧‧寬度
WF‧‧‧鰭寬度
WS‧‧‧鰭間隔
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。
第1圖為依據一些實施例之半導體結構的剖面示意圖。
第2圖為依據一些實施例之在沉積蓋膜(cap film)之後，半導體結構的剖面示意圖。
第3圖為依據一些實施例之在將金屬硬遮罩層圖案化之後，半導體結構的剖面示意圖。
第4圖為依據一些實施例之在使用金屬硬遮罩作為蝕刻遮 罩蝕刻介電層之後，半導體結構的剖面示意圖。
第5圖為依據一些實施例之在移除金屬硬遮罩層之後，半導體結構的剖面示意圖。
第6圖為依據一些實施例之在暴露的表面上沉積介電襯墊之後，半導體結構的剖面示意圖。
第7圖為依據一些實施例之在沉積和原位(in-situ)處理製程期間，低反應性黏附係數(Reactive Sticking Coefficient，RSC)分子和輔助氣體的分子結構的例示性化學變化的示意圖。
第8圖為依據一些實施例之在形成SiNx間隙填充層的第一子層之後，半導體結構的剖面示意圖。
第9圖為依據一些實施例之在形成SiNx間隙填充層的第二子層之後，半導體結構的剖面示意圖。
第10圖為依據一些實施例之在以SiNx間隙填充層填充溝槽之後，半導體結構的剖面示意圖。
第11圖為依據一些實施例之具有溝槽的半導體基底的剖面示意圖。
第12圖為依據一些實施例之在溝槽中沉積SiNx間隙填充層之後，半導體結構的剖面示意圖。
第13圖為依據一些實施例之鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)的等角視圖。
第14圖為依據一些實施例之在沉積增強的間隙填充層之後，鰭式場效電晶體結構的剖面示意圖。
第15圖為依據一些實施例之在金屬閘極取代製程以及沉積增強的間隙填充層之後，鰭式場效電晶體結構的剖面示意 圖。
第16圖為依據一些實施例之使用多步驟沉積和原位處理製程形成增強的間隙填充層的例示性方法的流程圖。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。另外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
此處使用的縮寫“FET”是指場效電晶體(field effect transistor)。場效電晶體的一個範例為金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)。金屬氧化物半導體場效電晶體可例如為建立在基底(例如半導體晶圓)的平坦表面中及平坦表面上的平面結構或建有垂直結構。
術語“FinFET”是指形成在相對於晶圓的平坦表面垂直定向的鰭上方的場效電晶體。
“S/D”是指形成場效電晶體的兩端子的源極及/或汲極接面。
此處使用的術語“垂直”意味著名義上垂直於基底的表面。
術語“磊晶層”是指單晶材料的一層或結構。同樣地，術語“磊晶成長”是指單晶材料的一層或結構。磊晶成長材料可被摻雜或不被摻雜。
此處使用的術語“標稱的(nominal)”是指在產品或製程的設計階段期間設定的組件或製程操作的特性或參數的期望值或目標值，以及在期望值以上及/或以下的範圍值。值的範圍一般是由於製造過程或誤差導致的輕微變化。
為了避免積體電路中的短路，半導體裝置可透過隔離結構(例如場氧化物、淺溝槽隔離(shallow trench isolation，STI)區及/或填充介電質的間隙結構)彼此隔離。隨著技術的進步，積體電路透過比上一代的裝置更加降低尺寸的要求來辨別。然而，實現這樣的部件和製程是個挑戰。舉例來說，使用的光微影製程的臨界尺寸的縮小可導致較高深寬比 (aspect ratio)(即間隙結構的深度與寬度的比例)的間隙結構。高深寬比可使間隙填充材料沉積期間間隙結構的過早密封，並在間隙填充材料中形成缺陷(例如空隙(void)或接縫(seam))。薄弱的接縫或接縫為使得材料中斷的間隙填充材料中的裂縫，其可能導致裝置效能下降。
本發明各種實施例提供無縫和無空隙的氮化矽(SiNx，其中x可在0.5-1.5的範圍中)間隙填充層的形成方法。SiNx間隙填充層可透過使用多步驟沉積和原位處理製程形成。此形成製程可包含化學氣相沉積(chemical vapor deposition，CVD)的沉積製程和使用低反應性黏附係數(RSC)分子以及一種或多種輔助氣體的處理製程的循環。低反應性黏附係數分子可包含由全氫聚矽氮烷(perhydropolysilazane，PHPS)或三矽烷胺(trisilylamin，TSA)形成的Si-N-H分子。在一些實施例中，分子可包含寡聚物(oligomer)。輔助氣體可由例如氨(NH3)、氦(He)、氬(Ar)或氮(N2)形成。SiNx間隙填充層的標稱的厚度和質量至少可透過沉積條件、循環次數、分子和輔助氣體的選擇來改變。
依據本發明各種實施例，使用沉積和原位處理製程在半導體結構中形成SiNx間隙填充層除了其他之外提供以下好處：1.在高深寬比結構中增強的間隙填充性能；2.沒有薄弱接縫的無空隙間隙填充層；3.由於分子的低反應性黏附係數性質導致之選擇性的平坦化製程；4.透過形成製程的條件和循環改變的SiNx間隙填充層的可控制的厚度；以及5.由於間隙填充層的增強的性質所實現之改善的裝置可靠度。
第1-14圖顯示使用多步驟沉積和處理方法，在各種半導體裝置中的SiNx間隙填充層製造過程。此製造過程可產生增強的SiNx間隙填充層，並在各種半導體裝置(例如平面裝置表面、有著低或高深寬比的溝槽或間隙以及有著多個鰭的鰭式場效電晶體(FinFET))中形成沒有薄弱接縫的無空隙間隙填充層。此處提供的製造過程為例示性的，且可進行未顯示於這些圖式中之依據本發明實施例的其他製程。
第1圖為依據本發明一些實施例之半導體結構100的剖面示意圖。半導體結構100包含基底102、蝕刻停止層104和介電層106。依據一些實施例，基底102可為矽基底。在一些實施例中，基底102可為其他半導體(例如鍺)、化合物半導體(包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、磷砷化鎵(GaAsP)、砷銦化鋁(AlInAs)、砷鎵化鋁(AlGaAs)、砷銦化鎵(GaInAs)、磷銦化鎵(GaInP)、磷砷銦化鎵(GaInAsP)及/或銻化銦)、合金半導體(包含矽鍺(SiGe))或前述之組合。在一些實施例中，基底102可為絕緣層上覆半導體(semiconductor on insulator，SOI)。在一些實施例中，基底102可為磊晶材料。
在一些實施例中，蝕刻停止層104形成於基底102上，且可被用來防止基底102的蝕刻。蝕刻停止層104的組成可為SiNx。其他例示性的組成包含氮氧化矽、TiN及/或其他合適材料。蝕刻停止層104的沉積可透過任何合適的製程完成，例如化學氣相沉積、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、分子束磊晶(molecular beam epitaxy，MBE)、高密度電漿化學氣相沉積 (high density plasma CVD，HDPCVD)、金屬有機化學氣相沉積(metal organic CVD，MOCVD)、遠端電漿化學氣相沉積(remote plasma CVD，RPCVD)、電漿增強化學氣相沉積(plasma-enhanced CVD，PECVD)、電鍍、其他合適的方法及/或前述之組合。
介電層106由介電材料製成，且可由氧化矽、旋塗玻璃、氮化矽、氮氧化矽、摻雜氟的矽玻璃(fluorine-doped silicate glass，FSG)、低介電常數(low-k)材料及/或其他合適的絕緣材料形成。在一些實施例中，介電層106的厚度可在約50nm至約200nm的範圍中。在一些實施例中，介電層106的厚度大於約200nm。介電層106的沉積可透過任何合適的製程完成，例如化學氣相沉積、物理氣相沉積、原子層沉積、分子束磊晶、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿增強化學氣相沉積、其他合適的方法及/或前述之組合。在一些實施例中，半導體結構100可包含覆蓋層、其他蝕刻停止層及/或其他合適的材料。在一些實施例中，半導體結構100也可包含加工的積體電路晶圓，其含有例如被配置為互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)電路的複數個電晶體。這些電路可包含由各種電晶體、電容、電阻和互連結構構成的邏輯、類比、射頻(radio-frequency，RF)部分。為了簡潔起見，這些電路未顯示於第1圖。
第2圖為依據本發明一些實施例之在沉積蓋膜(cap film)之後，半導體結構100的剖面示意圖。蓋膜可包含金屬硬 遮罩層202。在一些實施例中，蓋膜也可包含為了簡潔起見未顯示於第2圖的其他層。金屬硬遮罩層202的例示性組成可包含TiN。金屬硬遮罩層202可透過使用合適的沉積製程(例如化學氣相沉積、物理氣相沉積、原子層沉積、分子束磊晶、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿增強化學氣相沉積、其他合適的方法及/或前述之組合)形成。在一些實施例中，金屬硬遮罩層202的厚度在約250Å至約350Å的範圍中。
第3圖為依據本發明一些實施例之在將金屬硬遮罩層202圖案化之後，半導體結構100的剖面示意圖。金屬硬遮罩層202的蝕刻可包含在金屬硬遮罩層202上沉積光阻材料，將光阻曝光和圖案化使金屬硬遮罩層202將被蝕刻的部分暴露出來，以及蝕刻金屬硬遮罩層202的暴露部分。依據一些實施例，如第3圖所示，蝕刻掉金屬硬遮罩層202未受光阻保護的暴露部分，以暴露出下方的介電層106。金屬硬遮罩層202的蝕刻製程可包含任何合適的蝕刻技術，例如乾蝕刻、濕蝕刻、反應性離子蝕刻及/或其他蝕刻方法。在一些實施例中，金屬硬遮罩層202的移除部分可具有寬度WT在約5nm至約20nm的範圍中。舉例來說，寬度WT可為7nm。在一些實施例中，寬度WT小於5nm。應當注意的是，此處描述之寬度WT的範圍僅提供作為範例，且可依據產品需求選擇。
第4圖為依據本發明一些實施例之在使用金屬硬遮罩層202作為蝕刻遮罩蝕刻介電層之後，半導體結構100的剖面示意圖。透過留下的金屬硬遮罩層202形成的圖案可透過蝕 刻未受金屬硬遮罩層202保護的部分而轉移至介電層106，因此形成的溝槽402也可具有寬度WT。介電層106中的蝕刻製程可為電漿製程，例如使用氧基電漿的反應性離子蝕刻(reactive ion etching，RIE)製程。在一些實施例中，反應性離子蝕刻製程可包含其他蝕刻氣體，例如氮、四氟化碳(CF4)及/或其他合適的氣體。在介電層106中形成凹口(例如溝槽402)的許多其他方法也可為合適的。在一些實施例中，蝕刻製程可持續至暴露出下方的蝕刻停止層104，其中蝕刻停止層104作為此蝕刻製程的停止層。因此，溝槽402可具有深度DT等於介電層106的深度。在一些實施例中，溝槽402的深度DT可透過蝕刻參數控制，且可在約50nm至約150nm的範圍中。舉例來說，依據一些實施例，深度DT可為約140nm。應當注意的是，此處描述之深度DT的範圍僅提供作為範例，且可依據產品需求選擇。在一些實施例中，溝槽402可具有高深寬比(即溝槽的深度與寬度的比例)在約6-20的範圍中。在一些實施例中，舉例來說，溝槽402可具有寬度WT為10nm以及深度DT為200nm(其造成深寬比20：1)。
第5圖為依據本發明一些實施例之在移除金屬硬遮罩層202之後，半導體結構100的剖面示意圖。金屬硬遮罩層202可透過使用合適的製程(例如乾蝕刻、濕蝕刻、反應性離子蝕刻及/或其他蝕刻方法)移除。可替代地使用任何其他合適的方法(例如化學機械研磨(chemical mechanical polishing，CMP))，其也可將介電層106留下的表面平坦化。
第6圖為依據本發明一些實施例之在暴露的表面上沉積介電襯墊之後，半導體結構100的剖面示意圖。如第6圖 所示，介電襯墊602可沉積於介電層106暴露的側壁和頂部平坦表面以及暴露的蝕刻停止層104上。介電襯墊602可由介電材料(例如氧化矽、旋塗玻璃、SiNx、氮氧化矽、摻雜氟的矽玻璃、低介電常數介電材料及/或其他合適的絕緣材料)製成。在一些實施例中，介電襯墊602的厚度Td可在約0nm至約20nm的範圍中。介電襯墊602的沉積可透過任何合適的製程完成，例如化學氣相沉積、物理氣相沉積、原子層沉積、分子束磊晶、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿增強化學氣相沉積、其他合適的方法及/或前述之組合。
第7-9圖提供依據本發明一些實施例之前驅氣體的例示性分子結構，以及半導體裝置製造過程的各種視圖，其顯示使用多步驟沉積和處理方法之間隙填充層的製造過程。間隙填充層的形成可包含沉積和原位處理製程的循環。在形成製程期間，沉積和原位處理製程的每一循環可形成間隙填充層的子層，且可重複這些循環直到達到間隙填充層標稱的厚度和質量。在一些實施例中，沉積製程可為使用前驅氣體(例如低反應性黏附係數分子和一種或多種輔助氣體)的化學氣相沉積製程。在一些實施例中，間隙填充層可為SiNx間隙填充層。在一些實施例中，SiNx間隙填充層的沉積可透過任何合適的製程(例如流動式化學氣相沉積(flowable CVD，FCVD)製程)完成。低反應性黏附係數分子可在流動式化學氣相沉積製程的電漿環境中蒸發，並由於低反應性黏附係數分子的弱凡得瓦力(van der Waals force)而表現出對半導體表面的低化學吸附特性。因 此，低反應性黏附係數分子可實現半導體結構的溝槽或間隙中“由下而上”形成SiNx間隙填充層。
第7圖顯示依據本發明一些實施例之在沉積和原位處理製程期間，低反應性黏附係數分子和輔助氣體的分子結構的例示性化學變化。在一些實施例中，沉積製程可包含使用前驅氣體(例如低反應性黏附係數分子和一種或多種輔助氣體)的化學氣相沉積製程。在一些實施例中，低反應性黏附係數分子可包含三矽烷胺(TSA)或其他分子(例如全氫聚矽氮烷(PHPS))。在一些實施例中，輔助氣體可由例如NH3、N2、He、Ar、其他合適的氣體或任何前述之組合形成。視圖702和704顯示依據一些實施例之用於沉積製程的前驅物和輔助氣體的分子結構的示意圖。使用三矽烷胺和氨為範例的流動式化學氣相沉積製造過程，視圖702包含三矽烷胺的分子結構的示意圖，三矽烷胺有著三個SiH3分子接合至一個氮原子。視圖702也包含例如NH3的輔助氣體的分子結構的示意圖，NH3有著三個氫原子接合至一個氮原子。三矽烷胺分子透過流動式化學氣相沉積製程的電漿環境中的氨氣操作，其提供使三矽烷胺的SiH3分子中的鍵結斷裂以形成Si-NH2鍵。輔助氣體可為沉積製程提供氮源。三矽烷胺分子形成視圖704所示的分子，並以SiNx膜沉積在半導體結構的表面上。沉積製程可在溫度約10℃至約200℃的範圍中進行。視圖706顯示在處理製程之後，沉積的SiNx膜的分子結構。處理製程可包含使用電漿活化的輔助氣體的群組(例如NH3、N2、He、Ar、其他合適的氣體或任何前述之組合)的退火製程。應當注意的是，可在處理製程中使用一 種或多種輔助氣體。處理製程可原位進行並且在與沉積製程相似的溫度下進行。在處理製程期間，電漿活化的輔助氣體可提供能量來破壞沉積分子的N-H鍵，並在相鄰分子之間形成NH-NH鍵。這種新形成的NH-NH鍵使相鄰分子形成更緊密的形式(即薄膜緻密化)，並因此去除沉積的SiNx間隙填充層中的空隙或接縫。在處理製程期間，輔助氣體可用作氮源，且也可用於電漿或自由基形成或稀釋的目的。舉例來說，輔助氣體可為反應氣體，例如氨、氮、其他合適的反應氣體及/或前述之組合。反應氣體可用作氮源來提供氮原子，其形成作為SiNx間隙填充層的分子組成的一部分。在一些實施例中，輔助氣體可為惰性氣體，例如He、Ar、其他合適的惰性氣體及/或前述之組合。惰性氣體可用作自由基形成和稀釋的目的。可調整沉積和處理製程，使得透過沉積多的子層來達到最終的SiNx間隙填充層的標稱的厚度和質量，這可參照第8-10圖於下方進一步詳細解釋。
第8圖為依據本發明一些實施例之在形成SiNx間隙填充層的第一子層之後，半導體結構100的剖面示意圖。使用多步驟沉積和處理方法，SiNx間隙填充層可含有透過製造過程形成的多個子層。如第8圖所示，SiNx間隙填充層的第一子層802A形成於介電襯墊602的暴露表面上，其包含半導體結構100的頂部平坦表面以及溝槽402的底表面和側壁。沉積製程可包含使用低反應性黏附係數分子和一種或多種輔助氣體的化學氣相沉積製程。在一些實施例中，低反應性黏附係數分子可為Si-N-H分子(例如三矽烷胺)。在一些實施例中，可使用全氫聚 矽氮烷。沉積製程之後是處理製程，其中一種或多種電漿活化輔助氣體可在相鄰分子之間形成NH-NH鍵。此處描述的沉積和處理製程可為沉積的SiNx間隙填充層提供增強的間隙填充能力，並去除沉積的SiNx間隙填充層中的空隙或接縫，特別在溝槽/間隙結構的角落以及在沉積的SiNx間隙填充層合併的位置。第一子層802A的厚度Ta可在約1nm至約400nm的範圍中。在形成製程之後，可使用選擇性的紫外光(ultra-violet，UV)固化製程來使氫鍵脫離，並移除沉積的間隙填充層的氫原子。紫外光固化製程除了其他之外提供以下好處：1.更加改善薄膜品質；2.去除鰭內放電(in-fin charges)；以及3.降低沉積的間隙填充層的濕蝕刻速率。如果使用紫外光固化製程，第一子層802A應具有足夠的厚度來保護下方的介電襯墊602免受紫外光曝光。舉例來說，第一子層802A的厚度Ta應大於間隙填充層中紫外光的穿透深度。
第9圖為依據本發明一些實施例之在形成SiNx間隙填充層的第二子層之後，半導體結構100的剖面示意圖。使用以上關於第7圖和第8圖描述的多步驟沉積和處理方法，SiNx間隙填充層的第二子層802B可形成於第一子層802A的暴露表面上。暴露表面包含形成於介電襯墊602上方之第一子層802A的頂部平坦表面以及溝槽402中的暴露表面。第二子層802B的厚度Tb可相似或小於第一子層802A的厚度Ta，且可在約1nm至約400nm的範圍中。
第10圖為依據本發明一些實施例之在SiNx間隙填充層填充溝槽之後，半導體結構100的剖面示意圖。使用上述 關於第7-9圖的多步驟沉積和處理方法，SiNx間隙填充層的一個或多個子層可透過進行多個沉積和處理製程形成於溝槽402中和第二子層802B上方。多個子層(例如至少第一子層802A和第二子層802B)可形成第10圖所示的SiNx間隙填充層802。可能需要更多的子層，而此處描述的循環次數僅提供作為範例，多步驟沉積/處理循環的次數可取決於許多因素，包含但不限於間隙填充層標稱的厚度和質量或溝槽/間隙結構的深寬比。此外，由於分子的低反應性黏附係數的性質，間隙填充層802可大致平坦且不需要進一步的平坦化製程。
第11圖為依據本發明一些實施例之具有溝槽的半導體基底的剖面示意圖。在一些實施例中，間隙填充層可直接形成於半導體結構的溝槽或間隙中，而不需要下方的介電層或蝕刻停止層。如第11圖所示，半導體結構1100包含基底1102和溝槽1104。依據一些實施例，基底1102可為矽基底。在一些實施例中，基底1102可具有與上述關於第1圖的基底102相似的組成。舉例來說，基底1102可為其他半導體(例如鍺)、化合物半導體(包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP及/或銻化銦)、合金半導體(包含SiGe)或前述之組合。在一些實施例中，基底1102可為絕緣層上覆半導體材料。在一些實施例中，基底1102可為磊晶材料。
溝槽1104可透過使用與關於第1-4圖所描述的相似製程形成於基底1102中，例如將基底1102圖案化並蝕刻基底1102。在一些實施例中，基底1102的圖案化和蝕刻可包含在基 底1102上沉積光阻材料，將光阻曝光和圖案化使基底1102將被蝕刻的部分暴露出來，以及蝕刻基底1102的暴露部分。
在一些實施例中，基底1102的圖案化和蝕刻可包含沉積硬遮罩層並將硬遮罩層圖案化，以保護基底1102的一部分不被蝕刻，同時可移除基底1102的暴露部分。基底1102的蝕刻製程可包含任何合適的蝕刻技術，例如乾蝕刻、濕蝕刻、反應性離子蝕刻及/或其他蝕刻方法。移除製程可形成如第11圖顯示之具有寬度W和深度D的溝槽1104。溝槽1104的深度D可透過調整蝕刻參數(例如移除製程的蝕刻時間及/或蝕刻條件)來改變，而不是依賴選擇性的蝕刻停止層來為移除製程提供蝕刻停止。在一些實施例中，溝槽1104的深度D可在約50nm至約150nm的範圍中。舉例來說，依據一些實施例，深度D可為約140nm。應當注意的是，此處描述之深度D的範圍僅提供作為範例，且可依據產品需求選擇。在一些實施例中，溝槽1104可具有高深寬比在約6-20的範圍中。舉例來說，在一些實施例中，溝槽1104可具有寬度W為10nm以及深度D為200nm(其造成深寬比20：1)。在一些實施例中，溝槽1104也可具有低深寬比小於約6。寬度W可在約5nm至約20nm的範圍中。舉例來說，寬度W可為7nm。在一些實施例中，寬度W可小於5nm。應當注意的是，此處描述之寬度W的範圍僅提供作為範例，且可依據產品需求選擇。
第12圖為依據本發明一些實施例之在溝槽中沉積SiNx間隙填充層之後，半導體結構的剖面示意圖。間隙填充層1202可沉積於溝槽1104中以及直接沉積在基底1102上。間隙填 充層1202可透過使用多步驟製程形成，並含有一個或多個子層，其中每一子層可透過使用沉積和處理製程形成，以產生無空隙和無縫的間隙填充層。在一些實施例中，每一子層可為SiNx層。沉積製程可包含在基底1102的暴露表面(例如基底1102的頂部平坦表面以及溝槽1104的底部和側壁)上形成SiNx間隙填充層的第一子層。形成製程可相似於關於第7-10所描述的多步驟沉積和處理製程。舉例來說，沉積製程可包含使用低反應性黏附係數分子和一種或多種輔助氣體的化學氣相沉積製程。在一些實施例中，低反應性黏附係數分子可為Si-N-H分子(例如三矽烷胺)。在一些實施例中，可使用全氫聚矽氮烷。沉積製程之後是處理製程，其中一種或多種電漿活化輔助氣體可在相鄰分子之間形成NH-NH鍵。第一子層的厚度可在約1nm至約400nm的範圍中。在形成製程之後，可使用選擇性的紫外光固化製程來使氫鍵脫離，並移除沉積的間隙填充層的氫原子。如果使用紫外光固化製程，第一子層的厚度應大於間隙填充層中紫外光的穿透深度。可重複沉積和處理製程來形成多個子層直到具有標稱的厚度和質量的SiNx間隙填充層1202至少形成於溝槽1104中。
透過使用多步驟沉積和處理製程形成的增強的間隙填充層也可用來填充鰭式場效電晶體結構中的間隙或溝槽。鰭式場效電晶體使用垂直裝置結構，且相較於其他類型的電晶體(例如平面場效電晶體)具有優勢，例如較大的通道控制、減少的短通道效應、較高的封裝密度以及較低的次臨限漏電流(subthreshold leakage current)。然而，雖然鰭式場效電晶 體可表現出改善的效能，但是鰭式場效電晶體不能免於裝置尺寸縮小所導致的後果。隨著鰭片尺寸和鰭與鰭之間的間隔的縮小，電晶體效能可能在多方面受到不利影響。舉例來說，縮小電晶體厚度(對應於鰭寬度的縮小)會降低通過通道區的載子的遷移率。另一方面，縮小鰭與鰭之間的間隔會造成相鄰鰭之間的高深寬比間隙。高深寬比可導致在填充間隙的介電材料沉積期間間隙結構的過早密封，並在介電間隙填充層中形成缺陷(例如空隙和接縫)。因此，鰭式場效電晶體中可能出現電性短路，導致較低的良率和下降的裝置效能。透過使用多步驟沉積和處理製程形成之增強的間隙填充層(例如SiNx間隙填充層)可用來填充鰭式場效電晶體結構的多個鰭之間的間隙，並消除間隙填充材料中的空隙和接縫。
在描述與鰭式場效電晶體結構中之增強的間隙填充層的形成製程相關的實施例之前，先介紹鰭式場效電晶體的例示性製造過程。第13圖提供依據本發明一些實施例之包含部分製造的鰭式場效電晶體的半導體裝置的等角視圖。
第13圖提供依據本發明一些實施例之半導體結構1300的等角視圖。半導體結構1300包含鰭式場效電晶體。半導體結構1300包含基底1302、複數個鰭1304、複數個隔離結構1306以及閘極結構1308。閘極結構1308設置於每一鰭1304的側壁和頂表面上方。鰭1304和隔離結構1306分別具有頂表面1314和1318。閘極結構1308包含閘極介電結構1315和閘極電極1317。在一些實施例中，一個或多個額外層或結構可包含在閘極結構1308中。
第13圖顯示硬遮罩1320設置於閘極電極1317的頂表面上。硬遮罩1320被用於例如透過蝕刻將閘極結構1308圖案化。在一些實施例中，硬遮罩1320由介電材料(例如氮化矽)製成。第13圖的等角視圖顯示在閘極介電層和閘極電極層的圖案化製程(例如蝕刻)之後以形成閘極結構1308。第13圖顯示閘極結構1308。積體電路可包含複數個這樣的閘極結構或類似的閘極結構。
第13圖顯示的複數個鰭1304的每一者包含一對源極/汲極(source/drain，S/D)端子，其中源極端子被稱為源極區1310S，且汲極端子被稱為汲極區1310D。源極區1310S和汲極區1310D為可互換的，且形成於鰭1304中、鰭1304上及/或圍繞鰭1304。鰭1304的通道區1312在閘極結構1308下方。閘極結構1308具有閘極長度L和閘極寬度(2*HF+WF)，如第13圖所示。在一些實施例中，閘極長度L在約10nm至約30nm的範圍中。在一些實施例中，閘極長度L在約3nm至約10nm的範圍中。在一些實施例中，鰭寬度WF在約6nm至約12nm的範圍中。在一些實施例中，鰭寬度WF在約4nm至約6nm的範圍中。在一些實施例中，閘極結構1308的閘極高度HG(從鰭的頂表面1314測量至閘極結構1308的頂部)在約50nm至約80nm的範圍中。在一些實施例中，鰭1304的鰭高度HF(從隔離結構的頂表面1318測量至鰭的頂表面1314)在約5nm至約100nm的範圍中。
依據一些實施例，基底1302可為矽基底。在一些實施例中基底1302可為其他半導體(例如鍺(Ge))、化合物半導體(包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、GaAsP、 AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP及/或銻化銦)、合金半導體(包含矽鍺(SiGe))或前述之組合。在一些實施例中，基底1302可為絕緣層上覆半導體材料。在一些實施例中，基底1302可為磊晶材料。
鰭1304是形成一個或多個電晶體形成於其上的主動區。鰭1304可包含矽(Si)或其他元素半導體(例如鍺)、化合物半導體(包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP及/或銻化銦)、合金半導體(包含SiGe)或前述之組合。鰭1304可透過使用合適的製程(包含光微影製程和蝕刻製程)製造。光微影製程可包含在基底上方(例如在矽層上)形成光阻層，將光阻對一圖案曝光，進行曝光後烘烤製成，以及將光阻顯影以形成包含光阻的遮罩元件。接著，遮罩元件可用以保護基底的一些區域，同時蝕刻製程在基底1302中形成凹口，留下突出的鰭。可透過使用反應性離子蝕刻(RIE)及/或其他合適的製程蝕刻凹口。在基底1302上形成鰭1304的許多其他方法可為合適的。舉例來說，依據一些實施例，鰭1304可包含磊晶材料。
隔離結構1306可部分地填充凹口，且可由介電材料製成，例如氧化矽、旋塗玻璃、SiNx、氮氧化矽、摻雜氟的矽玻璃、低介電常數材料、其他合適的絕緣材料及/或前述之組合。在一些實施例中，隔離結構1306可為淺溝槽隔離(STI)結構，且可透過在基底1302中蝕刻溝槽來形成。溝槽可填充絕緣材料，然後進行化學機械研磨以及回蝕刻製程。可能以其他製造技術形成隔離結構1306及/或鰭1304。隔離結構1306可包 含多層結構，例如有著一個多個襯墊層的結構。隔離結構1306也可透過使用多步驟沉積和處理製程沉積增強的間隙填充層的方式形成，以消除間隙填充材料中的空隙和接縫。
依據一些實施例，閘極結構1308可包含閘極介電結構1315、閘極電極1317、間隔層及/或一個或多個額外層。為了方便描述，間隔層未顯示於第13圖。在一些實施例中，閘極結構1308使用多晶矽作為閘極電極1317。如第13圖所示，硬遮罩1320設置於閘極電極1317的頂表面上。硬遮罩1320被用於例如透過蝕刻將閘極結構1308圖案化。在一些實施例中，硬遮罩1320由介電材料製成，例如氮化矽。
雖然所述的閘極結構1308使用多晶矽或非晶矽用於閘極電極1317，但是閘極結構1308可以是例如在用於形成金屬閘極結構的取代閘極製程中形成的犧牲閘極結構。金屬閘極結構和沉積之增強的SiNx進一步參照第15圖描述。
可包含在金屬閘極結構中之例示性的p型功函數金屬為TiN、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鋁(Al)、氮化鎢(WN)、二矽化鋯(ZrSi2)、二矽化鉬(MoSi2)、二矽化鉭(TaSi2)、二矽化鎳(NiSi2)、鉑(Pt)、其他合適的p型功函數金屬材料或前述之組合。可包含在金屬閘極結構中之例示性的n型功函數金屬為Al、鈦(Ti)、銀(Ag)、鉭鋁(TaAl)、鉭鋁碳(TaAlC)、氮化鋁鉭(TaAlN)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮矽化鉭(TaSiN)、錳(Mn)、鋯(Zr)、其他合適的n型功函數材料或前述之組合。功函數與功函數層的材料組成相關連。因此，選擇功函數層的材料來調整其功函數，使得期望的臨界電壓Vth可透 過形成在相應區域中的裝置來達成。功函數層可透過化學氣相沉積、電漿增強化學氣相沉積、原子層沉積、其他合適的製程及/或前述之組合沉積。
填充金屬層可沉積於功函數金屬層上方。填充金屬層填充於透過移除犧牲閘極結構形成的溝槽或開口的留下的部分中。填充金屬層可包含Al、W、銅(Cu)及/或其他合適的材料。填充金屬層可透過原子層沉積、化學氣相沉積、物理氣相沉積、電鍍、其他合適的製程及/或前述之組合形成。
上述的半導體結構1300包含鰭1304和閘極結構1308。半導體結構1300可能需要額外的加工來形成各種部件，例如輕摻雜汲極(lightly-doped-drain，LDD)區和摻雜源極/汲極結構。術語“輕摻雜汲極區”是用來描述設置於電晶體的通道區與至少一電晶體的源極/汲極區之間的輕摻雜區。輕摻雜汲極區可透過摻雜形成於鰭1304中。例如，可使用離子佈植作為摻雜製程。再者，可使用其他製程來摻雜輕摻雜汲極區。
第14圖為依據本發明一些實施例之在沉積增強的間隙填充層之後，半導體結構1300的剖面示意圖。第14圖的剖面示意圖是沿著第13圖顯示的切面1331所得到的。在一些實施例中，鰭1304的鰭高度HF(從隔離結構的頂表面1318測量至鰭的頂表面1314)在約5nm至約100nm的範圍中。鰭高度HF可透過在形成鰭1304時改變凹口的深度及/或改變隔離結構1306的深度來控制。舉例來說，依據一些實施例，鰭高度HF可為約140nm。應當注意的是，此處描述之鰭高度HF的範圍僅提供作為範例，且可依據產品需求選擇。如第14圖所示，相鄰鰭1304 可隔開一鰭間隔WS(兩側的鰭側壁之間測量出的水平距離)。在一些實施例中，鰭間隔WS可在約5nm至約20nm的範圍中。舉例來說，在一些實施例中，鰭間隔WS可為約7nm。相鄰鰭1304的兩側側壁以及在其間之隔離結構1306的頂表面可形成溝槽1404。溝槽1404可具有高深寬比(鰭高度HF除以鰭間隔WS)在約6-20的範圍中。舉例來說，在一些實施例中，溝槽1404可具有約10nm的鰭間隔WS以及約200nm的鰭高度HF(其造成深寬比20：1)。
SiNx間隙填充層1406可沉積於半導體基底1300的暴露表面(例如包含溝槽1404中、鰭的頂表面1314上方以及隔離結構的頂表面1318)上方。SiNx間隙填充層1406可透過使用多步驟製程形成，並含有一個或多個子層，其中每一子層可透過使用沉積和處理製程形成，以產生無空隙和無縫的間隙填充層。在一些實施例中，每一子層可為SiNx層。使用在溝槽1404中的SiNx間隙填充層1406的形成製程作為範例，沉積製程可包含在溝槽1404的暴露表面(例如隔離結構1306的頂部平坦表面和鰭1304的側壁)上形成SiNx間隙填充層1406的第一子層。形成製程可相似於關於第7-10圖所述的多步驟沉積和處理製程。舉例來說，沉積製程可包含使用低反應性黏附係數分子和一種或多種輔助氣體的化學氣相沉積製程。在一些實施例中，低反應性黏附係數分子可為Si-N-H分子(例如三矽烷胺)。在一些實施例中，可使用全氫聚矽氮烷。沉積製程之後是處理製程，其中一種或多種電漿活化輔助氣體可在相鄰分子之間形成NH-NH鍵。在形成製程之後，可使用選擇性的紫外光固化製程 來使氫鍵脫離，並移除沉積的間隙填充層的氫原子。如果使用紫外光固化製程，第一子層應具有足夠厚度來保護下方的鰭1304免受紫外光照射。舉例來說，第一子層的厚度應大於間隙填充層中紫外光的穿透深度。在一些實施例中，第二子層或更多的子層可具有相似於或小於第一子層的厚度。在一些實施例中，可重複沉積和處理製程來形成多個子層直到具有標稱的厚度和質量的SiNx間隙填充層1406至少形成於溝槽1404中。應當注意的是，介電襯層可沉積於SiNx間隙填充層1406與鰭1304之間。在一些實施例中，也可形成SiNx間隙填充層1406來代替隔離結構1306。
第15圖為依據本發明一些實施例之在金屬閘極取代製程以及沉積增強的間隙填充層之後，半導體結構1300的剖面示意圖。第15圖的剖面示意圖是在金屬閘極取代製程之後，沿著第13圖顯示的切面1341所得到的。
如第15圖所示，第13圖顯示的閘極結構1308可被金屬閘極結構1501(有時也被簡稱為閘極結構)取代。金屬閘極結構1501可包含金屬閘極電極1502、保護層1504、覆蓋層1506以及增強的SiNx間隙填充層1508。金屬閘極結構1501可包含阻障層、閘極介電層、功函數層、填充金屬層及/或用於金屬閘極結構之其他合適的材料。在一些實施例中，金屬閘極結構可包含覆蓋層、蝕刻停止層及/或其他合適的材料。
金屬閘極電極1502為形成於基底上的導電結構，其可包含導電材料，例如鎢、鈦、鉭、銅、氮化鈦、氮化鉭、鉬、其他合適的金屬或金屬合金及/或前述之組合。在一些實 施例中，金屬閘極電極1502也可包含擴散阻障層，例如氮化鈦(TiN)和氮化矽鈦(TiSiN)。在一些實施例中，金屬閘極電極1502可更包含功函數層，例如用於n型鰭式場效電晶體裝置的TiN和鈦鋁(TiAl)以及用於p型鰭式場效電晶體裝置的氮化鉭(TaN)和TiAl。在一些實施例中，形成金屬閘極電極1502可透過使用原子層沉積製程、化學氣相沉積製程、其他合適的沉積製程及/或前述之組合來進行。
在一些實施例中，在形成金屬閘極電極1502之後，保護層1504可形成於金屬閘極電極1502的頂表面上。保護層1504可在後續加工期間保護金屬閘極電極1502。在一些實施例中，保護層1504可透過防止接觸插塞與金屬閘極電極1502之間的電性短路來容納用於電性連接至源極/汲極區的接觸插塞。在一些實施例中，保護層1504可為自對準接點(self-aligned contact，SAC)。保護層1504可透過使用沉積製程形成，例如物理氣相沉積、化學氣相沉積、其他合適的製程及/或前述之組合。保護層1504可由絕緣材料製成，例如氧化矽、氮化矽、氮氧化矽、氮化碳矽、任何其他合適的介電材料及/或前述之組合。在一些實施例中，蓋膜(例如覆蓋層1506)可形成於保護層1504上方。覆蓋層1506可透過使用半導體材料(例如矽)形成，並透過物理氣相沉積、化學氣相沉積、其他合適的製程及/或前述之組合沉積。
依據一些實施例，金屬閘極結構1501的堆疊高度H(從覆蓋層1506的頂表面1318測量至閘極介電結構1315的頂表面)在約20nm至約200nm的範圍中。堆疊高度H可透過改變金 屬閘極結構1501中的沉積層的厚度來控制。舉例來說，依據一些實施例，堆疊高度H可為約140nm。應當注意的是，此處描述之堆疊高度H的範圍僅提供作為範例，且可依據產品需求選擇。具有側壁和底表面的溝槽1507形成於金屬閘極結構1501中以及相鄰鰭1304的兩側側壁與隔離結構1306的頂表面之間。溝槽1507透過圖案化和蝕刻覆蓋層1506，以及後續蝕刻保護層1504和金屬閘極電極1502來形成。溝槽1507可具有高深寬比(堆疊高度H除以溝槽寬度)在約6-20的範圍中。在一些實施例中，堆疊高度H可為約200nm，且溝槽寬度可為約10nm(其造成深寬比20：1)。在一些實施例中，用來形成溝槽1507的蝕刻製成可造成在溝槽的頂部和底部測量出不同的溝槽寬度。舉例來說，溝槽1507可具有頂部寬度WT約10nm和底部寬度WB約5nm。在一些實施例中，頂部寬度WT和和底部寬度WB可分別在約5nm至約20nm的範圍中。舉例來說，頂部寬度WT和和底部寬度WB可為約7nm。在一些實施例中，溝槽1507的底部暴露出閘極介電結構1315的表面的一部分。在一些實施例中，形成溝槽1507的蝕刻製程也蝕刻通過閘極介電結構1315，並停止在下方的隔離結構1306的頂表面處。堆疊高度H則從覆蓋層1506的頂表面測量至隔離結構的頂表面1318。
SiNx間隙填充層1508可沉積於半導體結構1300包含溝槽1507的暴露表面上方。溝槽1507將金屬閘極電極1502分成形成在對應的相鄰鰭1304上的部分。SiNx間隙填充層1508為沉積於溝槽1507中的沒有薄弱接縫的無空隙間隙填充層，以在金屬閘極電極1502的相鄰部分之間提供可靠的電性隔離。相似 於上述關於第7-10圖和第14圖的沉積製程，SiNx間隙填充層1508可透過使用多步驟製程沉積，並含有一個或多個子層，其中每一子層可透過使用沉積和處理製程形成，以產生無空隙和無縫的間隙填充層。在一些實施例中，可重複沉積和處理製程以形成額外的子層直到SiNx間隙填充層1508填充(例如完全填滿)溝槽1507。在沉積SiNx間隙填充層之前，介電襯墊可沉積於溝槽1507中。在沉積SiNx間隙填充層之後，可進行平坦化製程(例如化學機械研磨製程)以移除沉積於覆蓋層1506上方之過多的間隙填充材料，使得覆蓋層1506的頂表面與SiNx間隙填充層1508的頂表面大致共平面。間隙填充層的空隙可導致裝置結構在平坦化製程期間崩壞，並導致電性連接中斷以及裝置效能下降。因為間隙填充層中沒有形成空隙，因此SiNx間隙填充層1508在平坦化製程之後提供改善的裝置效能和良率。
第16圖為依據本發明一些實施例之在半導體結構中形成無空隙和無縫的間隙填充層的例示性方法的流程圖。依據此處的本發明實施例，可進行方法1600中的操作。再者，本領域中具通常知識者將理解方法1600的操作可以不同的順序進行及/或改變。
依據一些實施例，在操作1602中，在半導體結構上及/或半導體結構中形成一些結構和層別。半導體結構可包含基底、一個或多個蝕刻停止層以及一個或多個介電層。半導體結構也可依據需求包含其他層。依據一些實施例，基底可為矽基底。基底的一個範例可為關於第1圖所述的基底102。在一些實施例中，基底可為其他半導體(例如鍺)、化合物半導體(包 含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP及/或銻化銦)、合金半導體(包含SiGe)或前述之組合。在一些實施例中，基底可為絕緣層上覆半導體。在一些實施例中，基底可為磊晶材料。在一些實施例中，蝕刻停止層形成於基底上，並可用來防止蝕刻基底。蝕刻停止層的組成可為氮化矽。其他例示性的組成包含氮氧化矽、TiN及/或其他合適的材料。蝕刻停止層的沉積可透過任何合適的製程完成。介電層由介電材料製成，且可由氧化矽、旋塗玻璃、SiN、氮氧化矽、摻雜氟的矽玻璃、低介電常數材料及/或其他合適的絕緣材料形成。介電層的沉積可透過任何合適的製程完成。在一些實施例中，半導體結構可包含覆蓋層、其他蝕刻停止層及/或其他合適的材料。在一些實施例中，半導體結構也可包含加工的積體電路晶圓，其含有例如被配置為互補金屬氧化物半導體電路的複數個電晶體。在一些實施例中，主動和被動裝置(例如電晶體、二極體、電容、電阻、電感以及類似物)可形成於半導體結構上及/或半導體結構中。在一些實施例中，半導體結構包含凸起結構，例如鰭。鰭可透過使用合適的製程(包含光微影和蝕刻製程)製造。
依據一些實施例，在操作1604中，在半導體結構上方沉積蓋膜並將蓋膜圖案化。蓋膜可包含金屬硬遮罩層。在一些實施例中，蓋膜也可包含其他層。金屬硬遮罩層的例示性組成可包含例如TiN。金屬硬遮罩層的範例可為關於第2圖所述的金屬硬遮罩層202。金屬硬遮罩層可透過使用合適的沉積製程(例如化學氣相沉積製程)形成。在一些實施例中，金屬硬遮 罩層的厚度在約250Å至約350Å的範圍中。圖案化製程可為蝕刻製程，其包含在金屬硬遮罩層上沉積光阻材料，將光阻曝光和圖案化使金屬硬遮罩層將被蝕刻的部分暴露出來，以及蝕刻金屬硬遮罩層的暴露部分。蝕刻製程可包含任何合適的蝕刻技術，例如乾蝕刻、濕蝕刻、反應性離子蝕刻及/或其他蝕刻方法。在一些實施例中，蓋膜的移除部分可具有寬度在約5nm至約20nm的範圍中。
依據一些實施例，在操作1606中，在裝置結構(例如基底、介電層或金屬閘極電極)中形成溝槽。依據一些實施例，蝕刻裝置結構未受保護的部分以形成溝槽。形成的溝槽可具有在溝槽頂部和底部測量到大致相同的寬度，或者沿溝槽深度可為不同的寬度。蝕刻製程可為電漿蝕刻製程，例如使用氧基電漿的反應性離子蝕刻製程。在一些實施例中，反應性離子蝕刻製程可包含其他蝕刻氣體，例如氮、CF4及/或其他合適的氣體。在介電層中形成凹口的許多其他方法也可為合適的。形成溝槽的範例可為分別於第4、11、14、15圖描述的溝槽402、溝槽1104、溝槽1404和溝槽1507。在一些實施例中，形成的凹口的深度可由介電層的深度或改變蝕刻製程來決定，使達到標稱的深度。在一些實施例中，形成的凹口的深度也可由鰭式場效電晶體結構的高度來決定。舉例來說，依據一些實施例，凹口的深度可在約50nm至約150nm的範圍中。凹口的深度也可大於約150nm，且應當注意的是，此處描述之深度的範圍僅提供作為範例，且可依據產品需求選擇。在一些實施例中，溝槽可具有高深寬比在約6-20的範圍中。舉例來說，在一些實施例 中，溝槽可具有寬度約10nm以及深度約200nm(其造成深寬比20：1)。在一些實施例中，深寬比可小於6。
依據一些實施例，在操作1608中，在溝槽中沉積間隙填充層。間隙填充層可透過使用多步驟製程形成，並含有一個或多個子層，其中每一子層可透過使用沉積和處理製程形成，以產生無空隙和無縫的間隙填充層。在一些實施例中，增強的間隙填充層可形成於平坦表面上。在一些實施例中，每一子層可為SiNx層。沉積製程可包含在基底的暴露表面(例如溝槽的底部和側壁)上形成SiNx間隙填充層的第一子層。沉積製程可在溫度約10℃至約200℃的範圍中。形成製程可例如包含使用低反應性黏附係數分子和一種或多種輔助氣體的化學氣相沉積製程。在一些實施例中，低反應性黏附係數分子可為Si-N-H分子(例如三矽烷胺)。在一些實施例中，可使用全氫聚矽氮烷。在一些實施例中，一種或多種輔助氣體的組成可包含例如氨、氮、氦、氬、其他合適的輔助氣體及/或前述之組合。在一些實施例中，化學氣相沉積製程可為流動式化學氣相沉積。子層的厚度可在約1nm至約400nm的範圍中。SiNx間隙填充層的第一子層的範例可為關於第8圖所述的第一子層802A。
在操作1610中，在沉積的間隙填充層上進行原位處理製程。沉積製程之後是原位處理製程，其中一種或多種電漿活化輔助氣體可在沉積的間隙填充層中的相鄰分子之間形成NH-NH鍵。參照第7圖描述低反應性黏附係數分子和輔助氣體的分子結構的例示性化學變化。原位處理製程的溫度可在約10℃與約200℃的範圍中。在形成製程之後，可使用選擇性的 紫外光固化製程來使氫鍵脫離，並移除沉積的間隙填充層的氫原子。如果使用紫外光固化製程，第一子層應具有足夠厚度來保護下方材料免受紫外光照射。舉例來說，依據一些實施例，第一子層的厚度應大於間隙填充層中紫外光的穿透深度。
在操作1612中，可進行多次沉積和處理製程以形成更多子層直到具有標稱的厚度和質量的SiNx間隙填充層至少形成於溝槽中。依據一些實施例，第二子層或更多的子層可具有相似於或小於第一子層的厚度。這些子層可形成具有標稱的厚度和質量的SiNx間隙填充層。第二子層和形成的SiNx間隙填充層的範例可為關於第10圖所述的第二子層802B和SiNx間隙填充層802。透過使用多步驟沉積和處理製程形成之增強的間隙填充層也可用於填充在鰭式場效電晶體結構中的間隙或溝槽。
依據本發明各種實施例提供形成無空隙和無縫的SiNx間隙填充層的方法。SiNx間隙填充層可透過使用多步驟沉積和原位處理製程形成。形成製程可包含使用低反應性黏附係數分子的化學氣相沉積製程以及使用一種或多種輔助氣體的處理製程的循環。低反應性黏附係數分子可包含Si-N-H分子(例如由全氫聚矽氮烷或三矽烷胺形成)。輔助氣體可例如由NH3、He、Ar、N2、其他合適的氣體或前述之組合形成。SiNx間隙填充層的標稱厚度和質量可至少透過沉積條件、循環次數、分子和輔助氣體的選擇來改變。
依據本發明各種實施例，使用沉積和原位處理製程在半導體結構中形成SiNx間隙填充層除了其他之外提供以 下好處：1.在高深寬比結構中增強的間隙填充性能；2.沒有薄弱接縫的無空隙間隙填充層；3.由於分子的低反應性黏附係數性質導致之選擇性的平坦化製程；4.透過形成製程的條件和循環改變的SiNx間隙填充層的可控制的厚度；以及5.由於間隙填充層的增強的性質所實現之改善的裝置可靠度。
在一些實施例中，一種半導體結構的製造方法包含在半導體結構中形成凹口，凹口可包含側壁和底表面。使用化學氣相沉積(CVD)製程在側壁和底表面上沉積氮化矽間隙填充層，化學氣相沉積製程可使用低反應性黏附係數(RSC)分子以及第一組輔助氣體。可在氮化矽間隙填充層上進行處理製程，且處理製程可包含將氮化矽間隙填充層暴露於第二組輔助氣體。
在一些其他實施例中，其中低反應性黏附係數分子包含三矽烷胺(TSA)。
在一些其他實施例中，其中低反應性黏附係數分子包含全氫聚矽氮烷(PHPS)。
在一些其他實施例中，其中第一組和第二組輔助氣體包含氨、氮、氦或氬。
在一些其他實施例中，其中凹口的深寬比在約6-20的範圍中。
在一些其他實施例中，其中處理製程在溫度約10℃至約200℃的範圍中進行。
在一些其他實施例中，其中化學氣相沉積製程包含電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)或電漿 增強原子層沉積(plasma-enhanced ALD，PEALD)。
在一些其他實施例中，其中化學氣相沉積製程包含流動式化學氣相沉積(FCVD)。
在一些其他實施例中，其中沉積氮化矽間隙填充層的步驟包含沉積氮化矽間隙填充層的一個或多個子層。
在一些其他實施例中，其中處理製程更包含將每一沉積的子層暴露於第二組輔助氣體。
在一些實施例中，半導體結構包含基底以及第一鰭和第二鰭從基底突出。半導體結構也包含閘極電極形成於第一鰭和第二鰭上。間隙填充層形成於閘極電極中以及第一鰭與第二鰭之間，間隙填充層可包含透過使用流動式化學氣相沉積(FCVD)製程形成的氮化矽層，並暴露於一種或多種電漿活化輔助氣體。
在一些其他實施例中，其中流動式化學氣相沉積製程使用低反應性黏附係數(RSC)分子以及包含氨、氮、氦或氬的一種或多種氣體。
在一些其他實施例中，其中低反應性黏附係數分子包含三矽烷胺(TSA)。
在一些其他實施例中，其中低反應性黏附係數分子包含全氫聚矽氮烷(PHPS)。
在一些其他實施例中，其中間隙填充層包含一個或多個氮化矽層。
在一些實施例中，半導體結構的製造方法包含在基底上方形成導電結構以及蝕刻導電結構以形成開口。此方法 也包含透過使用低反應性黏附係數(RSC)分子和第一組輔助氣體的流動式化學氣相沉積(FCVD)製程在開口中沉積間隙填充層的第一子層。第一子層可暴露於第二組輔助氣體。可在第一子層上方沉積間隙填充層的第二子層，且第二子層由流動式化學氣相沉積製程形成。第二子層可暴露於第二組輔助氣體。
在一些其他實施例中，其中低反應性黏附係數分子包含三矽烷胺(TSA)。
在一些其他實施例中，其中低反應性黏附係數分子包含全氫聚矽氮烷(PHPS)。
在一些其他實施例中，其中間隙填充層包含氮化矽。
在一些其他實施例中，其中第一組和第二組輔助氣體包含氨、氮、氦或氬。
應當理解的是，實施方式的部分而非發明摘要為用於解釋申請專利範圍。發明摘要的部分可闡述所考慮的一個或多個實施例，但不是所有的例示性實施例，因此不意圖限制所附上的申請專利範圍。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範 圍之前提下，可對本發明進行各種改變、置換或修改。

Claims (1)

  1. 一種半導體結構的製造方法，包括：在該半導體結構中形成一凹口，其中該凹口包括一側壁和一底表面；使用一化學氣相沉積製程在該側壁和該底表面上沉積一氮化矽間隙填充層，其中該化學氣相沉積製程使用一低反應性黏附係數分子以及一第一組輔助氣體；以及在該氮化矽間隙填充層上進行一處理製程，其中該處理製程包括將該氮化矽間隙填充層暴露於一第二組輔助氣體。
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