TW201843720A - 半導體裝置之製造方法 - Google Patents

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Abstract

本發明之實施形態提供一種抑制裂紋之產生之半導體裝置之製造方法。 實施形態之半導體裝置之製造方法具備如下步驟：將對於晶圓具有透過性之雷射沿著上述晶圓之切割線之一部分照射而於上述晶圓內形成第1改質帶；及將上述雷射沿著上述晶圓之切割線照射而於上述晶圓內形成第2改質帶。上述第1改質帶局部形成於形成半導體配線層之上述晶圓表面與上述第2改質帶之間。

Description

半導體裝置之製造方法
本發明之實施形態係關於一種半導體裝置之製造方法。
提出有一種切割技術，該切割技術係沿著半導體元件之外形使雷射向晶圓內部聚光，於半導體元件之側面形成改質帶及藉由熱膨脹產生之解理面後，自背面對晶圓進行研削，藉此進行分割而單片化。於使用此種切割技術之半導體裝置之製造方法中，要求抑制裂紋之產生。
實施形態提供一種抑制裂紋之產生之半導體裝置之製造方法。 實施形態之半導體裝置之製造方法具備如下步驟：將對於晶圓具有透過性之雷射沿著上述晶圓之切割線之一部分照射而於上述晶圓內形成第1改質帶；及將上述雷射沿著上述晶圓之切割線照射而於上述晶圓內形成第2改質帶。上述第1改質帶局部形成於形成半導體配線層之上述晶圓表面與上述第2改質帶之間。
以下，一面參照圖式，一面對本發明之各實施形態進行說明。 再者，圖式係模式性或概念性之圖，各部分之厚度與寬度之關係、部分間之大小之比率等未必與實物相同。又，即便於表示相同部分之情形時，亦有因圖式需要而將相互之尺寸或比率差別表示之情形。 再者，於本案說明書與各圖中，對與上文就已出現之圖所述之要素相同之要素標註相同之符號，適當省略詳細說明。 (第1實施形態) 圖1係表示第1實施形態之半導體裝置之製造方法之流程圖。 於本實施形態之半導體裝置之製造方法中，藉由沿著晶圓上之切割線進行切割而單片化為複數個半導體元件。 首先，作為單片化為複數個半導體元件之切割技術之一例，對隱形切割技術簡單地進行說明。 如圖1所示，首先，於晶圓表面貼附保護帶(S110)。例如，於晶圓表面設置有半導體配線層。 繼而，自晶圓背面照射雷射，並將雷射於矽內部聚光而形成改質帶(S120)。藉由改質帶膨脹，龜裂朝上下延展，從而於晶圓表面形成半切。雷射例如為紅外區域之透過雷射。 繼而，利用研削磨石對晶圓背面進行磨削，加工得較薄(S130)。若研削得較薄，則半切部分外露，供晶圓單片化。 繼而，利用接著劑將帶件貼合於晶圓背面，且以支持體將晶圓周圍固定(S140)。此處，接著劑例如為DAF(Die Attach Film，黏晶膜)。帶件例如由基材及黏著劑構成。支持體例如係將晶圓周圍固定之環。 繼而，以推壓體將帶件及晶圓自下方頂起(S150)。藉此，將晶圓間之距離擴大而將接著劑部分分割。此處，推壓體例如為擴張環。 藉由如上所述之S110～S150所示之切割步驟而單片化為複數個半導體元件。 以下，對在切割步驟中於晶圓角部追加形成改質帶之步驟進行說明。 圖2～圖6係表示第1實施形態之半導體裝置之製造方法中之切割步驟之立體圖。 圖7係表示切割步驟後之半導體元件之立體圖。 圖2～圖7透視地表示使用隱形切割技術對晶圓4進行切割而單片化為複數個半導體元件1之形態。 此處，於本說明書中，將相對於晶圓4之表面平行之方向且相互正交之2個方向設為X方向及Y方向。將相對於X方向及Y方向之兩者正交之方向設為Z方向。 首先，如圖2所示，對半導體元件1之晶圓4之角部(角隅部)4T照射雷射而形成角部改質帶40A。此處，晶圓4之角部4T相當於切割後經單片化之晶圓4之角部。 角部改質帶40A係藉由將焦點52對準分割起點之改質帶401與半導體配線層2之間之位置，自光束頭5照射透過光束51而形成。角部改質帶40A形成於元件分離帶3正上方之晶圓4之內部。例如，基於位置401h對準焦點52而形成角部改質帶40A。此處，位置401h相當於分割起點之改質帶401之下端之Z方向之位置。 繼而，如圖3所示，沿著元件分離帶3，將焦點52對準與晶圓4之內部之角部改質帶40A於Z方向隔開之位置，自光束頭5照射透過光束51，藉此形成改質痕40。藉由朝光束頭5之行進方向(Y方向)連續地形成改質痕40，而形成分割起點之改質帶401。 繼而，如圖4所示，於晶圓4之內部形成位於角部4T之角部改質帶40A、及沿著元件分離帶3之分割起點之改質帶401。 此處，圖2至圖4所示之步驟相當於圖1之改質帶之形成步驟(S120)。 繼而，如圖5所示，隨著利用磨石601之研削(有時為利用拋光輪602之研磨)，直進解理41沿鉛垂方向(-Z方向)伸展。由於負荷F61在半導體元件1之側邊部傳遞，故而直進解理41之解理方向411容易沿鉛垂方向伸展。另一方面，於半導體元件1之角部，於分割起點之改質帶401之正下方形成有角部改質帶40A，因此，自分割起點之改質帶401起之直進解理41與角部改質帶40A相連。 又，藉由自角部改質帶40A起之直進解理41沿鉛垂方向伸展，而將半導體元件1之角部之晶圓4劈開。 繼而，如圖6所示，研削(或研磨)進展，半導體元件1之側面之晶圓4沿著元件分離帶3而整面劈開。 此處，圖5及圖6所示之步驟相當於圖1之背面研削步驟(S130)。 其後，進行圖1中之晶圓固定步驟(S140)、及分割步驟(S150)，如圖7所示，單片化為複數個半導體元件1。切割步驟後之半導體元件1會有於晶圓4之側面上且角部殘留改質痕40之情形。 以下，對角部改質帶40A及分割起點之改質帶401更詳細地進行說明。 圖8(a)及圖8(b)係說明路徑之形成位置之圖。 圖8(a)及圖8(b)係表示分割起點之改質帶401與角部改質帶40A之形成位置之圖，且分別表示晶圓4之X-Z剖面及X-Y平面。 如圖8(a)及圖8(b)所示，分割起點之改質帶401沿著切割線DL形成。例如，分割起點之改質帶401沿光束頭5之行進方向連續地形成。由分割起點之改質帶401形成沿Z方向排列之2個路徑P1、P2。 角部改質帶40A形成於切割線DL上之角部4T。由複數個角部改質帶40A形成1個路徑P3。如圖8(b)所示，例如，路徑P3之X方向之寬度W1為50微米。例如，寬度W1之二分之一之值與設置於半導體元件1間之區域(切割道)之寬度W2之二分之一之值大致相同。此處，設置於半導體元件1間之區域相當於元件分離帶3。 於圖8(a)及圖8(b)之例中，路徑P3呈十字狀形成於切割線DL上之角部4T，但路徑P3之形成位置及形狀任意。即，路徑P3可呈直線狀等局部形成於切割線DL上。 路徑P3(即複數個角部改質帶40A)於背面研削步驟(S130)中抑制斜行裂紋之產生。又，若路徑P3形成於切割線DL上之角部4T，則抑制於角部4T產生斜行裂紋。路徑P3係裂紋抑制路徑。 以下，對本實施形態之效果進行說明。 圖9(a)係表示未形成裂紋抑制路徑之情形時之背面研削步驟之狀態圖，圖9(b)係表示形成裂紋抑制路徑之情形時之背面研削步驟之狀態圖。 於隱形切割技術中，沿著半導體元件之外形使雷射向晶圓內部聚光，於半導體元件之側面形成改質帶及藉由熱膨脹產生之解理面後，自背面對晶圓進行研削，藉此進行分割而單片化。如圖9(a)所示，於背面研削步驟中，容易自半導體元件1之角部4T產生斜行裂紋。有因斜行裂紋自角部4T擴展而導致龜裂向四周延伸之情形。由此，有半導體配線層2產生損傷而半導體元件1產生損傷之虞。 於本實施形態中，於切割線DL上之角部4T且分割起點之改質帶401及半導體配線層2之間形成有角部改質帶40A。藉此，促進鉛垂方向(-Z方向)上之解理，因此，可抑制斜行裂紋之產生。如圖9(b)所示，由於形成有抑制斜行裂紋之路徑(P3)，故而抑制斜行裂紋自角部擴展而抑制龜裂之產生。藉此，半導體配線層2之損傷得以抑制，而半導體元件1之損傷得以抑制。 根據本實施形態，可提供一種抑制裂紋之產生之半導體裝置及其製造方法。 (第2實施形態) 圖10～圖14係表示第2實施形態之半導體裝置之製造方法中之切割步驟之立體圖。 圖15係表示切割步驟後之半導體元件之立體圖。 圖10～圖15透視地表示使用隱形切割技術對晶圓4進行切割而單片化為複數個半導體元件1之形態。 首先，如圖10所示，對半導體元件1之晶圓4之角部4T照射雷射而形成角部改質帶40A。角部改質帶40A係藉由使焦點52對準相較位置401h距離半導體配線層2更近之位置且使透過光束51之能量大於實施形態1，從而自光束頭5照射透過光束51而形成。角部改質帶40A係以使角部改質帶40A之Z方向之寬度超過位置401h地變大之方式，形成於元件分離帶3正上方之晶圓4之內部。 繼而，如圖11所示，沿著元件分離帶3，以避開晶圓4之內部之角部改質帶40A之方式使焦點52對準，並自光束頭5照射透過光束51，藉此形成改質痕40。藉由沿光束頭5之行進方向(Y方向)連續地形成改質痕40，而形成分割起點之改質帶401。 繼而，如圖12所示，於晶圓4之內部形成位於角部4T之角部改質帶40A、及沿著元件分離帶3之分割起點之改質帶401。 此處，圖10至圖12所示之步驟相當於圖1之改質帶之形成步驟(S120)。 繼而，如圖13所示，隨著進行利用磨石601之研削(有時為利用拋光輪602之研磨)，而直進解理41沿鉛垂方向(-Z方向)伸展。於半導體元件1之側邊部，由於已於四個方向劈開，故而負荷F61向直進解理41正下方之傳播變弱。另一方面，由於角部改質帶40A形成為低於分割起點之改質帶401，故而直進解理41自角部改質帶40A沿鉛垂方向之伸展容易到達至半導體配線層2側之元件分離帶3。而且，由於角部改質帶40A之Z方向之寬度較大，故而分割起點之改質帶401與角部改質帶40A於平面方向(X方向及Y方向)上之直進解理41連接。 繼而，如圖14所示，進行研削(或研磨)，半導體元件1之側面之晶圓4沿著元件分離帶3而整面劈開。 此處，圖13及圖14所示之步驟相當於圖1之背面研削步驟(S130)。 其後，進行圖1中之晶圓固定步驟(S140)、及分割步驟(S150)，如圖15所示，單片化為複數個半導體元件1。切割步驟後之半導體元件1有於晶圓4之側面上且角部殘留有來自研削面26之改質痕40之情形。 本實施形態之效果與第1實施形態相同。 對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施形態能以其他多種形態實施，可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請案] 本申請案享有以日本專利申請案2017-58147號(申請日：2017年3月23日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1‧‧‧半導體元件
2‧‧‧半導體配線層
3‧‧‧元件分離帶
4‧‧‧晶圓
4T‧‧‧角部
5‧‧‧光束頭
26‧‧‧研削面
40‧‧‧改質痕
40A‧‧‧角部改質帶
41‧‧‧直進解理
51‧‧‧透過光束
52‧‧‧焦點
401‧‧‧分割起點之改質帶
401h‧‧‧位置
411‧‧‧解理方向
601‧‧‧磨石
602‧‧‧拋光輪
DL‧‧‧切割線
F61‧‧‧負荷
P1‧‧‧路徑
P2‧‧‧路徑
P3‧‧‧路徑
S110‧‧‧步驟
S120‧‧‧步驟
S130‧‧‧步驟
S140‧‧‧步驟
S150‧‧‧步驟
W1‧‧‧寬度
W2‧‧‧寬度
圖1係表示第1實施形態之半導體裝置之製造方法之流程圖。 圖2係表示第1實施形態之半導體裝置之製造方法中之切割步驟之立體圖。 圖3係表示第1實施形態之半導體裝置之製造方法中之切割步驟之立體圖。 圖4係表示第1實施形態之半導體裝置之製造方法中之切割步驟之立體圖。 圖5係表示第1實施形態之半導體裝置之製造方法中之切割步驟之立體圖。 圖6係表示第1實施形態之半導體裝置之製造方法中之切割步驟之立體圖。 圖7係表示切割步驟後之半導體元件之立體圖。 圖8(a)及圖8(b)係說明路徑之形成位置之圖。 圖9(a)係表示未形成裂紋抑制路徑之情形時之背面研削步驟之狀態圖，圖9(b)係表示形成裂紋抑制路徑之情形時之背面研削步驟之狀態圖。 圖10係表示第2實施形態之半導體裝置之製造方法中之切割步驟之立體圖。 圖11係表示第2實施形態之半導體裝置之製造方法中之切割步驟之立體圖。 圖12係表示第2實施形態之半導體裝置之製造方法中之切割步驟之立體圖。 圖13係表示第2實施形態之半導體裝置之製造方法中之切割步驟之立體圖。 圖14係表示第2實施形態之半導體裝置之製造方法中之切割步驟之立體圖。 圖15係表示切割步驟後之半導體元件之立體圖。

Claims (5)

  1. 一種半導體裝置之製造方法，其具備如下步驟： 將對於晶圓具有透過性之雷射沿著上述晶圓之切割線之一部分照射而於上述晶圓內形成第1改質帶；及 將上述雷射沿著上述晶圓之切割線照射而於上述晶圓內形成第2改質帶；且 上述第1改質帶局部形成於形成半導體配線層之上述晶圓表面與上述第2改質帶之間。
  2. 如請求項1之半導體裝置之製造方法，其中上述第1改質帶係將上述雷射沿著上述晶圓之複數個切割線各者之一部分以交叉的方式進行照射而形成。
  3. 如請求項1或2之半導體裝置之製造方法，其進而具備如下步驟：形成上述第2改質帶後，自位於與形成上述半導體配線層之上述晶圓表面相反位置之上述晶圓之背面側對上述晶圓進行研削。
  4. 如請求項1或2之半導體裝置之製造方法，其中 上述第1改質帶係於沿上述晶圓之表面之方向形成為直線狀，且 上述第1改質帶之寬度與形成有上述切割線之元件分離帶之寬度大致相同。
  5. 一種半導體裝置之製造方法，其具備如下步驟： 將對於半導體元件內之晶圓具有透過性之雷射照射於切割線之交叉部而形成角部改質帶；及 沿著上述切割線對除上述交叉部以外之部分照射上述雷射而形成改質帶。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI707454B (zh) * 2019-03-15 2020-10-11 日商東芝記憶體股份有限公司 半導體裝置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7081993B2 (ja) * 2018-06-19 2022-06-07 株式会社ディスコ 被加工物の加工方法
CN111326948B (zh) * 2018-12-15 2023-04-07 深圳市中光工业技术研究院 激光器芯片的制备方法
JP7200670B2 (ja) * 2018-12-27 2023-01-10 富士通オプティカルコンポーネンツ株式会社 光モジュール及びその製造方法
US20230411169A1 (en) * 2022-06-15 2023-12-21 Western Digital Technologies, Inc. Semiconductor wafer thinned by horizontal stealth lasing

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI520269B (zh) * 2002-12-03 2016-02-01 Hamamatsu Photonics Kk Cutting method of semiconductor substrate
JP2006140356A (ja) 2004-11-12 2006-06-01 Hamamatsu Photonics Kk レーザ加工方法及びレーザ加工装置
JP4471852B2 (ja) * 2005-01-21 2010-06-02 パナソニック株式会社 半導体ウェハ及びそれを用いた製造方法ならびに半導体装置
JP4809632B2 (ja) * 2005-06-01 2011-11-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2007055010A1 (ja) * 2005-11-10 2007-05-18 Renesas Technology Corp. 半導体装置の製造方法および半導体装置
US7838331B2 (en) * 2005-11-16 2010-11-23 Denso Corporation Method for dicing semiconductor substrate
JP2009184002A (ja) 2008-02-08 2009-08-20 Disco Abrasive Syst Ltd レーザ加工方法
JP2010003817A (ja) 2008-06-19 2010-01-07 Tokyo Seimitsu Co Ltd レーザーダイシング方法及びレーザーダイシング装置
US8378458B2 (en) * 2010-03-22 2013-02-19 Advanced Micro Devices, Inc. Semiconductor chip with a rounded corner
JP2013135198A (ja) 2011-12-27 2013-07-08 Fujitsu Semiconductor Ltd 半導体装置の製造方法
US20150371970A1 (en) 2012-10-02 2015-12-24 Ps4 Luxco S.A.R.L. Semiconductor device and method for manufacturing the same
US9040389B2 (en) 2012-10-09 2015-05-26 Infineon Technologies Ag Singulation processes
JP6101468B2 (ja) * 2012-10-09 2017-03-22 株式会社ディスコ ウェーハの加工方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI707454B (zh) * 2019-03-15 2020-10-11 日商東芝記憶體股份有限公司 半導體裝置

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