TW201743523A - 垂直諧振器面發光雷射 - Google Patents

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TW201743523A
TW201743523A TW106113755A TW106113755A TW201743523A TW 201743523 A TW201743523 A TW 201743523A TW 106113755 A TW106113755 A TW 106113755A TW 106113755 A TW106113755 A TW 106113755A TW 201743523 A TW201743523 A TW 201743523A
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松原一平
岩田圭司
鏑木新治
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村田製作所股份有限公司
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Abstract

本發明減少垂直諧振器面發光雷射之寄生電容。於垂直諧振器面發光雷射10，設置於半導體基板11上之半導體積層膜5具備第1DBR層13、活性層15、電流狹窄層23、及第2DBR層24。絕緣層31係覆蓋半導體積層膜5之側端部之至少一部分，具有連接於半導體積層膜5之上表面且沿著半導體基板11延伸之上表面61、及連接於該上表面61且朝向半導體基板11延伸之端面62。第1接觸電極27與第1DBR層13電性連接。第2接觸電極26設置於半導體積層膜5之上表面。接合焊墊33直接或介隔絕緣膜30而設置於半導體基板11上。金屬配線32設置於上述絕緣層31之上表面61及端面62上，連接第2接觸電極26與接合焊墊33。

Description

垂直諧振器面發光雷射
本發明係關於一種垂直諧振器面發光雷射。
垂直諧振器型面發光雷射(VCSEL：Vertical Cavity Surface Emitting Laser)係藉由在與基板面垂直之方向上形成光諧振器而在與基板面垂直之方向上輸出雷射光的半導體雷射裝置。
VCSEL之具體構成例如揭示於國際公開第2013/176201號公報(專利文獻1)中。如專利文獻1之圖2所示，VCSEL依序具備半絕緣性半導體基板、N型半導體接觸層、N型DBR(Distributed Bragg Reflector，分佈式布拉格反射器)層、具備量子井之活性層、P型DBR層、及P型半導體接觸層。於P型半導體接觸層之表面形成陽極電極。於藉由蝕刻而露出N型半導體接觸層之部分形成陰極電極。進而，於藉由蝕刻而露出N型DBR層之區域介隔聚醯亞胺等較厚之有機樹脂之絕緣層而形成焊墊電極。焊墊電極藉由金屬配線而與陽極電極連接。
[先前技術文獻]
[專利文獻]
[專利文獻1]國際公開第2013/176201號公報
於上述專利文獻1之VCSEL之構造中，焊墊電極與N型DBR層隔著絕緣層而對向，因此，存在具有較大之寄生電容之問題。其結果，VCSEL元件之高速調變特性發生變化。
本發明係考慮上述問題點而完成者，其主要目的在於提供一種可減少寄生電容之垂直諧振器面發光雷射。
於一態樣中，本發明係一種垂直諧振器面發光雷射，其具備絕緣性或半絕緣性之基板、及設置於該基板上之半導體積層膜。半導體積層膜自基板側依序具備第1DBR層、活性層、及第2DBR層。半導體積層膜進而具備形成於第1DBR層與活性層之間、第2DBR層與活性層之間、第1DBR層之內部、及第2DBR層之內部中之至少一者的至少1個電流狹窄層。垂直諧振器面發光雷射進而具備絕緣層、第1接觸電極、第2接觸電極、接合焊墊、及金屬配線。絕緣層係覆蓋半導體積層膜之側端部之至少一部分，具有連接於半導體積層膜之上表面且沿著基板延伸之上表面、及連接於該上表面且朝向基板延伸之端面。第1接觸電極與第1DBR層電性連接。第2接觸電極設置於半導體積層膜之上表面。接合焊墊直接或介隔絕緣膜而設置於基板上。金屬配線設置於上述絕緣層之上表面及端面上，連接第2接觸電極與接合焊墊。
根據上述構成，藉由將接合焊墊直接或介隔絕緣膜而設置於 絕緣性或半絕緣性之基板上，而抑制接合焊墊之寄生電容，從而能夠實現VCSEL元件之高速調變動作。
較佳為半導體積層膜之側端部具有2段以上之階差部。第1階差部係自半導體積層膜之上表面到達至上述至少1個電流狹窄層之端面露出之位置為止。最終段之階差部甚至到達至基板。最終段之階差部之底面位於半導體積層膜與基板之界面之延長面上或者位於較該延長面更靠近基板之背面之位置。
此處，所謂階差部係由距基板之距離不同之2個面即上表面及底面、以及連接該等2個面之端面所構成。上表面及底面係在沿著基板之方向延伸，端面係在與基板交叉之方向延伸。上表面位於較底面距基板更遠之位置。於繼第1階差部後形成有第2階差部之情形時，第1階差部之底面與第2階差部之上表面為同一面。
根據上述構成，可分別控制第1階差部之上表面之大小與第2階差部之上表面之大小。因此，可藉由減小第1階差部之上表面之面積而抑制因電流狹窄層之氧化區域引起之寄生電容，並且藉由增大第2階差部之上表面之面積而減小VCSEL元件之電阻值(尤其是第1DBR層之部分之電阻值)。
進而較佳為半導體積層膜之側端部具有包含第1階差部、第2階差部、及最終段之第3階差部的3段階差。
根據上述構成，第1階差部係為了藉由使上述至少1個電流狹窄層之端面露出以製作氧化層而形成。第2階差部係為了調整VCSEL元件之電阻值而形成。第3階差部係為了使基板之表面露出以配置接合焊墊 而形成。
較佳為第1及第2階差部之端面與基板垂直。
藉由如上述般與基板垂直地形成階差部之端面，可精細地控制第1階差部之上表面之形狀及第2階差部之上表面之形狀。
較佳為俯視基板時，第2階差部之上表面之外緣部之形狀係於至少一部分為圓弧狀。
藉由俯視時第2階差部之上表面加上第1階差部之上表面所得之部分之形狀設為大致圓形，而使電流更均勻地流動，從而可防止電流集中。進而，可減少對於絕緣層之應力集中。
較佳為半導體積層膜於基板與第1DBR層之間進而具備第1半導體接觸層。於該情形時，第2階差部到達至第1半導體接觸層之中途為止。第1接觸電極設置於第2階差部之底面上。
藉由如上述般設置第1半導體接觸層，並於第1半導體接觸層之露出面形成第1接觸電極，而可使第1接觸電極與第1半導體接觸層之間之接觸電阻穩定地減小。
較佳為俯視基板時由第2階差部之上表面之外緣部包圍之部分之面積為2000μm2以上。
藉由將第2階差部之上表面之大小擴大至上述程度，而VCSEL元件之電阻值可充分減小至進入飽和區域為止。
較佳為接合焊墊介隔絕緣膜而設置於基板上。該絕緣膜係覆蓋除第1及第2接觸電極之部分以外的基板之表面露出之部分及半導體積層膜之上表面及側端部。該絕緣膜由無機材料形成。上述絕緣層由有機樹 脂材料形成，且介隔上述絕緣膜而覆蓋半導體積層膜之側端部之至少一部分。
藉由如上述般設置無機材料之絕緣膜，而可使VCSEL元件之耐濕性提昇。
於另一態樣中，本發明係一種垂直諧振器面發光雷射，其具備半絕緣性之基板、及形成於基板上之半導體積層膜。半導體積層膜係自基板起依序具備第1半導體接觸層、第1DBR(Distributed Bragg Reflector)層、活性層、及第2DBR層。半導體積層膜進而具備形成於第1DBR層與活性層之間、第2DBR層與活性層之間、第1DBR層之內部、及第2DBR層之內部中之至少一者的至少1個電流狹窄層。半導體積層膜之側端部具有3段階差部。第1階差部係自半導體積層膜之上表面到達至上述至少1個電流狹窄層之端面露出之位置為止，但未到達至第1半導體接觸層。第2階差部係自第1階差部之底面到達至第1半導體接觸層之中途為止。第3階差部係自第2階差部之底面到達至基板為止。垂直諧振器面發光雷射進而具備第1接觸電極與第2接觸電極。第1接觸電極設置於第2階差部之底面上。第2接觸電極設置於半導體積層膜之上表面。
根據上述構成，可分別控制第1階差部之上表面之大小與第2階差部之上表面之大小。因此，可藉由減小第1階差部之上表面之面積而抑制因電流狹窄層之氧化區域引起之寄生電容，並且藉由增大第2階差部之上表面之面積而減小VCSEL元件之電阻值(尤其是第1DBR層之部分之電阻值)。
因此，根據本發明，可提供一種能夠減小寄生電容之垂直諧振器面發光雷射。
5‧‧‧半導體積層膜
11‧‧‧半導體基板
12‧‧‧N型半導體接觸層
13‧‧‧N型DBR層
14、16‧‧‧包層
15‧‧‧活性層
17‧‧‧活性區域
21‧‧‧未氧化區域
22‧‧‧氧化區域
23‧‧‧電流狹窄層
24‧‧‧P型DBR層
25‧‧‧P型半導體接觸層
26‧‧‧陽極電極
27‧‧‧陰極電極
30‧‧‧絕緣保護膜
31‧‧‧絕緣層
32、34‧‧‧金屬配線
33、35‧‧‧接合焊墊
41、41A、42、42A、43‧‧‧階差部
49‧‧‧槽部
61‧‧‧絕緣層之上表面
62‧‧‧絕緣層之端面
圖1係模式性地表示第1實施形態之VCSEL之構造之剖面圖。
圖2係表示圖1之VCSEL之製造步驟之流程圖。
圖3係表示磊晶生長於半導體基板上之半導體積層膜之剖面圖。
圖4係表示加工第1階差部後之半導體積層膜之剖面圖。
圖5係表示形成第2及第3階差部後之半導體積層膜之剖面圖。
圖6係表示於VCSEL之製造步驟中形成接觸電極及絕緣保護膜後之剖面構造之圖。
圖7係模式性地表示第1變形例之VCSEL之構造之剖面圖。
圖8係模式性地表示第2變形例之VCSEL之構造之剖面圖。
圖9係將圖1、圖7、及圖8之VCSEL之元件構造之優點及缺點總結成表形式之圖。
圖10係表示VCSEL之布局例之俯視圖。
圖11係沿著圖10之切斷線XI-XI之剖面圖。
圖12係表示已變更第2階差部之上表面之大小時之VCSEL元件之電阻值之變化的圖。
圖13係表示已變更第2階差部之上表面之大小時之寄生電容之變化的圖。
以下，參照圖式對實施形態進行詳細說明。再者，對相同或相當之部分標註相同之參照符號，且不重複其說明。
<第1實施形態>
[VCSEL之構成]
圖1係模式性地表示第1實施形態之VCSEL之構造之剖面圖。再者，於圖1中，為了使圖解容易，圖中之各層之厚度不與實際之器件之厚度成比例關係。於以下之說明中，將各半導體層之基板側之表面稱為下表面，將與基板為相反側之表面稱為上表面。
參照圖1，VCSEL10具備半絕緣性之半導體基板11、及藉由磊晶生長而形成於半導體基板11之主面上之半導體積層膜5。半導體積層膜5係自半導體基板11側依序具備N型半導體接觸層12(第1半導體接觸層)、N型DBR(Distributed Bragg Reflector)層13(第1DBR層)、包層14、包含量子井之活性層15、包層16、電流狹窄層23、P型DBR層24(第2DBR層)、及P型半導體接觸層25(第2半導體接觸層)。
作為半導體基板11，例如，使用表現半絕緣性之非摻雜之GaAs(砷化鎵)基板。再者，只要為能夠磊晶生長上述半導體積層膜5之材料，則亦可代替半絕緣性之半導體基板11而使用絕緣性之基板。
於半導體基板11之表面上形成N型半導體接觸層12。作為N型半導體接觸層12，為了與陰極電極27形成良好之歐姆接觸，而形成例如雜質濃度為3.0×1018[cm-3]以上之GaAs層。為了賦予N型之導電性而摻雜 例如Si(矽)。Si容易配位於Ga(或Al)位置而成為施體。
再者，N型半導體接觸層12亦可不必設置。即，N型DBR層13可兼作N型半導體接觸層12。於該情形時，陰極電極27與N型DBR層13直接連接。
N型DBR層13例如由將Al0.12Ga0.88As與Al0.9Ga0.1As以光學膜厚計各為λ/4地交替積層所得之構造所構成。為了賦予N型之導電性而摻雜有Si(矽)，且其濃度例如為2~3×1018[cm-3]。
再者，AlXGa(1-X)As(鋁-鎵-砷)係GaAs與AlAs之混晶半導體，Al組成(X)越高，則能隙越寬，而折射率越低。於Al組成(X)為0≦X<0.43時成為直接躍遷型。由於晶格常數基本不會根據Al組成(X)而變化，故而可將所有Al組成(X)之AlXGa(1-X)As膜磊晶生長於GaAs基板上。於本說明書中，於不特定出Al組成(X)之情形時，有時記載為AlGaAs。
於N型DBR層13上形成產生雷射光之活性區域17。活性區域17係由包層14、16、及夾於包層14、16之間之具有光學增益之活性層15構成。於活性層15形成將量子井層與障壁層多重地積層所得之多重量子井(MQW：Multiple Quantum Well)。活性層15係不導入雜質之非摻雜區域。
根據器件之電阻值之設計，包層14、16可不摻雜，亦可僅摻雜於DBR層13、24之附近部分。包層14、16係為了封入載子而使用能隙較活性層15寬之材料。例如，使用直接躍遷型之AlGaAs。再者，包層14、16可僅於一側設置，亦可為兩者均不設置。
於活性區域17上形成電流狹窄層23。電流狹窄層23係效 率良好地將電流注入至活性區域而帶來透鏡效應者。如圖1所示，電流狹窄層23具有中心部分之未氧化區域21及其周圍之大致絕緣體之氧化區域22。該構造係藉由如下操作而獲得，即，利用0.95≦X≦1之AlXGa(1-X)As形成電流狹窄層23(X=1之情形時，即包含AlAs)，將半導體積層膜5中包含電流狹窄層23之部分加工成台面柱形狀後，於加熱水蒸氣環境下自周圍選擇性地使電流狹窄層23氧化。由於僅中心部分之未氧化區域21成為電流路徑，故而可效率良好地將電流注入至活性區域。
亦可不同於圖1之情形，而將電流狹窄層23設置於DBR層13、24(較理想為靠近活性層15之位置)及包層14、16之任一者。亦可將電流狹窄層23設置多個。因此，更一般而言，電流狹窄層23係於N型DBR層13與活性層15之間、P型DBR層24與活性層15之間、N型DBR層13之內部、及P型DBR層24之內部中之1個以上之部位設置至少1個。
於電流狹窄層23上設置P型DBR層24。P型DBR層24係與N型DBR層13同樣地，由將例如Al0.12Ga0.88As與Al0.9Ga0.1As以光學膜厚計各為λ/4地交替積層所得之構造構成。為了賦予P型之導電性而摻雜有C(碳)，其濃度例如為2~3×1018[cm-3]。C容易配位於As位置而成為受體。由N型DBR層13與P型DBR層24構成光諧振器。
於P型DBR層24之上表面形成P型半導體接觸層25。作為P型半導體接觸層25，為了與陽極電極26形成良好之歐姆接觸，而形成例如雜質濃度為3.0×1018[cm-3]以上之GaAs層。為了賦予P型之導電性而摻雜例如C。再者，P型半導體接觸層25亦可不必設置。即，P型DBR層24可兼作P型半導體接觸層25。於該情形時，陽極電極26形成於P型DBR 層24之上表面。
於上述半導體積層膜5之側端部，藉由蝕刻而形成有3段階差部41、42、43。第1階差部41係自半導體積層膜5之上表面到達至電流狹窄層23之端面露出之位置為止。於圖1之情形時，第1階差部41係到達至N型DBR層13之中途。第2階差部42係自第1階差部41之底面到達至N型半導體接觸層12之中途為止。第3階差部43係自第2階差部42之底面到達至半導體基板11為止。
VCSEL10進而具備陰極電極27、陽極電極26、絕緣保護膜30(絕緣膜)、絕緣層31、接合焊墊33、及金屬配線32。將陰極電極27與陽極電極26統稱地稱為接觸電極(將陰極電極27稱為第1接觸電極，將陽極電極26稱為第2接觸電極)。
陰極電極27係形成於藉由蝕刻而露出之N型半導體接觸層12之上表面。陽極電極26形成於P型半導體接觸層25之上表面。再者，於未設置N型半導體接觸層12及P型半導體接觸層25之情形時，陰極電極27形成於藉由蝕刻而露出之N型DBR層13之上表面，陽極電極26形成於P型DBR層24之上表面。
絕緣保護膜30係用於耐濕而設置，以覆蓋除上述陰極電極27及陽極電極26以外之半導體積層膜5之上表面及側端部(階差部41、42、43)以及半導體基板11之主面的方式形成。絕緣保護膜30係無機之絕緣膜，例如使用氮化矽或氧化矽等。再者，絕緣保護膜30亦可不必設置。
絕緣層31係以覆蓋半導體積層膜5之側端部(階差部41、42、43)之至少一部分之方式形成於絕緣保護膜30之上部。如圖1所示， 絕緣層31具有連接於半導體積層膜5之上表面且沿著半導體基板11延伸(即，與半導體基板11對向)之上表面61、及連接於該上表面61且朝向半導體基板11延伸之端面62。作為絕緣層31，使用感光性聚醯亞胺等感光性有機樹脂材料。
絕緣層31無須覆蓋半導體積層膜5之側端部之整體。於接合焊墊33與半導體積層膜5之上表面(P型半導體接觸層25之上表面)之間之區域，絕緣層31覆蓋半導體積層膜5之側端部(階差部41、42、43)之全部。另一方面，於陰極電極27與半導體積層膜5之上表面(P型半導體接觸層25之上表面)之間之區域，絕緣層31覆蓋第1階差部41及第2階差部42，但未覆蓋第3階差部43及陰極電極27。
接合焊墊33係介隔絕緣保護膜30而形成於藉由半導體積層膜5之蝕刻而露出之半導體基板11之主面上。於未設置絕緣保護膜30之情形時，接合焊墊33直接形成於半導體基板11之主面上。
將接合焊墊33與陽極電極26連接之金屬配線32形成於絕緣層31之上表面61及端面62上。為了削減寄生電容，而設為俯視半導體基板11時金屬配線32之面積充分減小(與接合焊墊33之面積相比相當小)。接合焊墊33不存在於絕緣層31上，且不與N型半導體接觸層12及N型DBR層13對向，因此，因接合焊墊33引起之寄生電容充分變小。
[VCSEL之製造方法]
圖2係表示圖1之VCSEL之製造步驟之流程圖。以下，參照圖2及圖3~圖6之剖面圖，對VCSEL之製造步驟進行說明。再者，於圖3~圖6中，為了使圖解容易，而使圖中之各層之厚度實際上不與器件之厚度成比例關 係。
首先，使半導體積層膜5磊晶生長於半導體基板11上(步驟S100)。圖3係表示磊晶生長於半導體基板上之半導體積層膜5之剖面圖。如上所述，半導體積層膜5係自半導體基板11側依序具備N型半導體接觸層12、N型DBR(Distributed Bragg Reflector)層13、包層14、包含量子井之活性層15、包層16、氧化前之電流狹窄層23、P型DBR層24、及P型半導體接觸層25。形成半導體積層膜5時，使用MOCVD(Metal Organic Chemical VaporDeposition，金屬有機氣相沈積)或MBE(Molecular Beam Epitaxy，分子束磊晶法)等方法。氧化前之電流狹窄層23之厚度係為了抑制因氧化處理時之體積收縮引起之應變之影響，較理想為設為40nm以下。
其次，藉由將利用光微影法所形成之抗蝕圖案作為遮罩進行乾式蝕刻，而將圖3之半導體積層膜5加工為台面柱形狀(步驟S110)。藉此，形成第1階差部41。
圖4係表示加工第1階差部後之半導體積層膜之剖面圖。俯視時之階差部41之上表面51之尺寸(台面柱部分之頂面之尺寸)較理想為於能夠穩定地加工之範圍內儘可能地小。例如，階差部41之上表面51形成為直徑20μm之圓形。階差部41之高度(蝕刻之深度)較理想為使電流狹窄層23之端面露出所需之最低限度之深度。於圖4之情形時，階差部41係自半導體積層膜5之上表面(P型半導體接觸層25之上表面)到達至N型DBR層13之中途。
再者，如上所述，階差部41係由距半導體基板11之距離不同之2個面即上表面51及底面53、以及連接該等2個面之端面52所構成。 上表面51及底面53係在沿著半導體基板11之方向延伸，端面52係在與半導體基板11交叉之方向延伸。上表面51位於較底面53距半導體基板11更遠之位置。藉由蝕刻而形成之N型DBR層13之露出面相當於階差部41之底面53。階差部41之上表面51相當於P型半導體接觸層25之上表面。將連接上表面51與底面53之間之面稱為階差部41之端面52。
繼而，將附有加工第1階差部41後之半導體積層膜之半導體基板11於水蒸氣環境中加熱至400℃以上。藉此，自電流狹窄層23之外周部進行氧化，而形成由周緣部之氧化區域22與中心部之未氧化區域21所構成之電流狹窄構造(參照圖5)(步驟S120)。未氧化區域之直徑為例如10μm。
繼而，藉由將利用光微影法所形成之抗蝕圖案作為遮罩進行乾式蝕刻，而形成第2階差部42及第3階差部43(步驟S130)。其結果，於半導體積層膜5形成包含第1~第3階差部41、42、43之側端部6。
圖5係表示形成第2及第3階差部後之半導體積層膜之剖面圖。參照圖5，第2階差部42係自第1階差部41之底面53(藉由蝕刻而形成之N型DBR層13之露出面)到達至N型半導體接觸層12之中途為止。藉由蝕刻而形成之N型半導體接觸層12之露出面相當於第2階差部42之底面55。第2階差部42之上表面53與第1階差部41之底面53係同一面。將連接第2階差部42之上表面53與底面55之面稱為第2階差部42之端面54。
第3階差部43係自第2階差部42之底面55(藉由蝕刻而形成之N型半導體接觸層12之露出面)到達至半導體基板11為止。藉由蝕 刻而形成之半導體基板11之露出面相當於第3階差部43之底面57。第3階差部43之上表面55與第2階差部42之底面55係同一面。將連接第3階差部43之上表面55與第3階差部43之底面57之面稱為第3階差部43之端面56。
第3階差部43之底面57係藉由蝕刻而形成之半導體基板11之露出面，因此，該底面57位於半導體積層膜5與半導體基板11之界面(N型半導體接觸層12與半導體基板11之界面)之延長面上或者位於較該延長面更靠近半導體基板11之背面之位置。
再者，亦可認為由第1階差部41形成第1台面構造，由第2階差部42形成第2台面構造，由第3階差部43形成第3台面構造。於該情形時，第2台面構造(階差部42)與第1台面構造(階差部41)相比，頂面之面積較大，第1台面構造形成於第2台面構造之頂面上(俯視時，第1台面構造包含於第2台面構造)。同樣地，第3台面構造(階差部43)與第2台面構造(階差部42)相比，頂面之面積較大，第2台面構造形成於第3台面構造之頂面上(俯視時，第2台面構造包含於第3台面構造)。
第1階差部41之端面52及第2階差部42之端面54較理想為形成在相對於半導體基板11垂直之方向。藉此，可提高第1台面之尺寸之精度及第2台面之尺寸之精度。再者，於本說明書中，與半導體基板11垂直，並非指嚴格地垂直，而是指包含製造誤差之範圍。第3階差部43之端面56亦可相對於半導體基板11傾斜。
於形成第2階差部42時，為了不受蝕刻速度之偏差(基板面內之偏差或每一製程之偏差)之影響而確實地使N型半導體接觸層之表 面露出，N型半導體接觸層12之厚度較理想為3μm以上。
繼而，參照圖6，於第1階差部41之上表面(P型半導體接觸層25之上表面)及第2階差部42之底面(N型半導體接觸層12之露出面)，例如利用光微影法及蒸鍍之方法形成接觸電極(陽極電極26及陰極電極27)(步驟S140)。作為接觸電極，例如可利用由Ti(鈦)、Pt(鉑)、及Au(金)所構成之積層膜。
繼而，於半導體基板11之整面形成耐濕用之絕緣保護膜30(步驟S150)。作為絕緣保護膜30，使用氮化矽或氧化矽等無機絕緣膜。絕緣保護膜30係為了使階差部之部分之被覆性良好而利用CVD等方法形成。
繼而，於接觸電極(陽極電極26及陰極電極27)之上部之絕緣保護膜30形成開口。絕緣保護膜30之開口例如藉由將利用光微影法形成之抗蝕圖案作為遮罩之乾式蝕刻而形成。圖6係表示於VCSEL之製造步驟中形成接觸電極及絕緣保護膜後之剖面構造之圖。
繼而，參照圖1，以覆蓋半導體積層膜5之側端部(階差部41、42、43)之至少一部分之方式形成感光性之有機樹脂之絕緣層31(步驟S160)。絕緣層31例如藉由利用旋轉塗布將感光性聚醯亞胺塗布於半導體基板11之整面之後，將絕緣層31之圖案曝光並顯影而形成。於顯影後，使感光性聚醯亞胺之圖案固化。
藉由形成絕緣層31而將階差部41、42、43被覆，自P型半導體接觸層25之表面至半導體基板11之表面為止藉由具有平滑之平面或曲面之表面形狀之絕緣層31而連接。絕緣層31之表面平滑係為了使形成於其上之金屬配線32不斷線而較為重要。
又，較理想為藉由旋轉塗布所形成的感光性有機樹脂膜之膜厚與半導體積層膜5之膜厚形成為相等，以使得絕緣層31之上表面61與半導體積層膜5之上表面之階差變小。該情形時之膜厚相等並非指膜厚嚴格地一致，而是指包含製造誤差之範圍。
繼而，藉由蒸鍍而形成與陽極電極26連接之金屬配線32及接合焊墊33(步驟S170)。例如，金屬配線32及接合焊墊33係藉由利用使用光微影法所產生之抗蝕圖案之舉離而形成。與陰極電極27連接之金屬配線(未圖示)及接合焊墊(未圖示)亦同時形成。
繼而，利用切割等方法將半導體基板以晶片為單位分離(步驟S180)。此時，為了抑制切割刀片之磨耗，並且抑制切割之衝擊傳遞至VCSEL元件部，較理想為將切割線上之絕緣保護膜30預先去除。絕緣保護膜30之去除例如可藉由將利用光微影法所形成之抗蝕圖案作為遮罩進行蝕刻處理而實現。
[變形例]
以下，表示圖1之VCSEL之多個變形例，藉由與該等變形例進行比較而對圖1之VCSEL構造之優點進行說明。再者，於以下之任一變形例之情形時，與陽極電極26電性連接之接合焊墊33均介隔絕緣保護膜30而形成於半導體基板11之主面上。因此，與圖1之情形同樣地，接合焊墊33之寄生電容與習知構造(專利文獻1之圖2)之情形相比減少。
圖7係模式性地表示第1變形例之VCSEL之構造之剖面圖。圖7之VCSEL10A係於在半導體積層膜5之側端部設置有2段階差部41A、43之方面與圖1之VCSEL10不同。
具體而言，第1階差部41A係自半導體積層膜5之上表面(P型半導體接觸層25之上表面)到達至N型半導體接觸層12之中途為止。第2階差部43係自第1階差部41A之底面(N型半導體接觸層12之露出面)到達至半導體基板11為止。可認為圖7之第1階差部41A係將圖1之第1階差部41及第2階差部42合併為1個所得者。圖7之第2階差部43與圖1之第3階差部43對應。圖7之其他方面係與圖1之情形相同，因此，對相同或相當之部分標註相同之參照符號且不重複說明。
於上述圖7之VCSEL10A之構造之情形時，若為了抑制因電流狹窄層23之氧化區域22引起之寄生電容而減小第1階差部41之上表面(第1台面構造之頂面)之面積，則伴隨於此，N型DBR層13之截面積(基板平行方向)亦變小。如此一來，VCSEL元件之電阻值變得過大，因此不太佳(VCSEL元件之電阻值主要由沿縱向流經DBR層之電流決定)。
與此相對，於圖1之VCSEL10之情形時，藉由在半導體積層膜5之側端部設置3段階差部(尤其是第2階差部42)而使N型DBR層13之截面積更大。藉此，可減小VCSEL元件之電阻值。
圖8係模式性地表示第2變形例之VCSEL之構造之剖面圖。圖8之VCSEL10B係於在半導體積層膜5之側端部設置有2段階差部41、42A之方面與圖1之VCSEL10不同。
具體而言，第1階差部41係自半導體積層膜5之上表面(P型半導體接觸層25之上表面)到達至N型DBR層13之中途為止。第2階差部42A係自第1階差部之41之底面(N型DBR層13之露出面)到達至半導體基板11為止。圖8之第1階差部41與圖1之第1階差部41對應。 可認為圖8之第2階差部42A係將圖1之第2階差部42及第3階差部43合併為1個所得者。
進而，圖8之VCSEL10B係於形成有自N型DBR層13之露出面(第1階差部41之底面)到達至N型半導體接觸層12之槽部49之方面與圖1之VCSEL10不同。圖8之VCSEL10B中，於作為槽部49之底面之N型半導體接觸層12之露出面形成有陰極電極27。圖8之其他方面係與圖1之情形相同，因此，對相同或相當之部分標註相同之參照符號且不重複說明。
於圖8之VCSEL10B之情形時，元件之電阻值可減小至與圖1之情形相同程度。因此，VCSEL元件之高速調變特性可最佳化至與圖1之情形相同程度。然而，於圖8之VCSEL10B之情形時，為了使N型半導體接觸層12之表面露出而必須形成槽部49。與此相對，圖1之VCSEL10中，由於在形成第2階差部42時使N型半導體接觸層12露出，故可於該N型半導體接觸層12之露出面形成陰極電極27。因此，具有無須如圖8般形成槽部49之優點。
圖9係將圖1、圖7、及圖8之VCSEL之元件構造之優點及缺點總結成表形式之圖。於圖9中，亦示出與專利文獻1(WO2013/176201)之比較。
參照圖9，關於接合焊墊之寄生電容，於專利文獻1(WO2013/176201)之圖2之情形時，由於焊墊電極與N型DBR層隔著絕緣層而對向，故而存在具有較大之寄生電容之問題。與此相對，於本案之圖1、圖7、及圖8之任一情形時，接合焊墊33均介隔絕緣保護膜30而形 成於半導體基板11之主面上，因此，接合焊墊33之寄生電容與習知構造(專利文獻1之圖2)之情形相比變小。
其次，關於VCSEL元件之電阻，於圖7之構造之情形時，由於N型DBR層13之截面積相對變小，故而元件電阻變大而不太佳。於其他構造(本案之圖1、圖8及專利文獻1之圖2)之情形時，由於可藉由擴大N型DBR層13之截面積而減小元件電阻，故而更佳。
根據上述理由，於專利文獻1之圖2之情形時，由於高速調變特性劣化，故而難以寬頻帶化，但於本案之圖1、圖7、及圖8之情形時，能夠寬頻帶化。尤其是，於能夠減小因電流狹窄層23之氧化區域22引起之寄生電容並且亦能夠調整元件電阻的方面，圖1及圖8之構造最佳。
另一方面，若在設置於半導體積層膜5之側端部之階差部之高度(上表面與底面之間之基板垂直方向之距離)之方面進行比較，則於專利文獻1之圖2之情形時，可將階差部之高度抑制得相對較低。與此相對，於圖7及圖8中，半導體積層膜5之側端部之階差部之段數為2段，因此，每1段之階差部之高度變高。於圖1之VCSEL之情形時，階差部為3段，因此，與上述情形相比，成為中等程度之階差部之高度。若階差部之高度過高，則有於形成絕緣層31時階差部之被覆性不充分而不佳之情形。
[效果]
如上所述，根據第1實施形態之VCSEL，於半絕緣性之半導體基板11之主面上形成半導體積層膜5(自基板側依序為N型半導體接觸層12、N型DBR層13、活性區域17、電流狹窄層23、P型DBR層24、P型半導體接觸層25)。以覆蓋半導體積層膜5之側端部之方式形成有機樹脂之絕緣層 31。進而，接合焊墊33直接或介隔絕緣保護膜30而形成於半導體基板11上，該接合焊墊33與形成於P型半導體接觸層25之上表面之陽極電極26經由形成於絕緣層31上之金屬配線32而連接。
根據上述構成，接合焊墊33未以與N型DBR層13或N型半導體接觸層12對向之方式配置，因此，可減小因接合焊墊33引起之寄生電容。
進而，根據第1實施形態之VCSEL，於半導體積層膜5之側端部形成有2段以上之階差部。第1階差部41係自半導體積層膜5之上表面到達至電流狹窄層23之端面露出之位置為止，最終段之階差部43到達至半導體基板11為止。
根據上述構成，可藉由減小第1階差部41之上表面之面積(第1台面之頂面之面積)而抑制因電流狹窄層23之氧化區域22引起之寄生電容，並且可藉由增大第2階差部之上表面之面積(第2台面之頂面之面積)而減小VCSEL元件之電阻值。
再者，於上述實施形態中，表示階差部之數量為3段之例(圖1)與2段之例(圖7、圖8)，但階差部之數量並不限定於該等例，只要為2段以上，則可為任意段數。
於上述實施形態中，於接近基板之位置設置N型層(N型半導體接觸層12、N型DBR層13)，於背離基板之位置設置P型層(P型半導體接觸層25、P型DBR層24)。亦可與此相反而於接近基板之位置設置P型層，於背離基板之位置設置N型層。
進而，毋庸置疑，上述所說明之各特徵可任意地組合。
<第2實施形態>
於第2實施形態中，對第1實施形態中所說明之VCSEL元件之具體之平面布局之例進行說明。
[VCSEL之布局例]
圖10係表示VCSEL之布局例之俯視圖。於圖10中，示出陽極電極26、陰極電極27、第1階差部41之上表面、第2階差部42之上表面、第3階差部43之上表面、絕緣層31、接合焊墊33、35及金屬配線32、34之各布局。為了使圖解容易，而對接合焊墊33、35及金屬配線32、34標註影線。
參照圖10，第1階差部41之上表面之形狀係直徑L1之圓形。於本實施形態中，直徑L1為20μm。於第1階差部41之上表面設置有環狀之陽極電極26。
第2階差部42之上表面加上第1階差部41之上表面所得之部分之形狀係直徑L2之大致圓形。於本實施形態中，直徑L2為56μm。但，為了省空間，接近陰極電極27之部分之外形成為直線狀(因此，可認為第2階差部42之上表面之外緣部之形狀於至少一部分為圓弧狀)。
藉由如上述般設為大致圓形之形狀，而使電流更均勻地流動，從而可防止電流集中。進而，可減少對於有機樹脂之絕緣層31之應力集中。
第3階差部43之上表面加上第1及第2階差部41、42之上表面所得之部分之形狀成為將圓形之形狀與大致正方形之形狀連結而成之形狀。於本實施形態之情形時，圓形部分之直徑L3為76μm。
有機樹脂之絕緣層31覆蓋第1及第2階差部41、42之上表 面之全部，但僅覆蓋第3階差部43之上表面之一部分。第3階差部43上表面中大致正方形之部分之大部分、尤其是設置有陰極電極27之部分未被絕緣層31覆蓋。
接合焊墊33、35係設置於半導體基板露出之部分，其形狀係一邊L8之大致正方形之形狀。於本實施形態之情形時，邊L8之長度為65μm。
接合焊墊33經由寬度L4之金屬配線32而與陽極電極26連接。於本實施形態之情形時，金屬配線32之寬度L4為18μm，金屬配線32之長度(自第1階差部41之外緣部至接合焊墊33之外緣部為止)為45μm。又，接合焊墊35經由金屬配線34而與陰極電極27連接。
圖11係沿著圖10之切斷線XI-XI之剖面圖。參照圖10及圖11，於第2實施形態之情形時，第1及第2階差部41、42之端面垂直於半導體基板，但第3階差部43之端面相對於半導體基板傾斜。
又，於第2實施形態之情形時，自第2階差部42之上表面之內緣至外緣為止之長度L5為18μm。俯視時，自第2階差部之端面至第3階差部43之端面之下端為止之長度L6為5μm。自第3階差部43之端面之下端至接合焊墊33為止之長度L7為10μm。
第1階差部41之高度H1為3.7μm，第1階差部41之高度與第2階差部42之高度之合計值H2為9.0μm。第1~第3階差部41、42、43之高度之合計值H3為13.0μm。
[VCSEL之電阻值]
圖12係表示已變更第2階差部之上表面之大小時之VCSEL元件之電阻 值之變化的圖。於圖12中，橫軸表示第2階差部42之上表面之外緣部之直徑(相當於圖10之直徑L2)，縱軸表示VCSEL元件之電阻值。
於圖10、圖11所示之VCSEL元件之構造之情形時，直徑L2為56μm，由第2階差部42之上表面之外緣部包圍之部分之面積為2552μm2。如圖12所示，若使第2階差部42之上表面之外緣部之直徑L2小於上述值，則VCSEL元件之電阻值逐漸增大。又，可知有如下傾向，即，若由第2階差部43之上表面外緣部包圍之部分之面積為2000μm2以上，則電阻值於大致最小值飽和。因此，由第2階差部43之上表面外緣部包圍之部分之面積較理想為2000μm2以上。
[VCSEL之寄生電容]
圖13係表示已變更第2階差部之上表面之大小時之寄生電容之變化的圖。於圖13中，橫軸表示第2階差部42之上表面之外緣部之直徑(相當於圖10之直徑L2)，縱軸表示因金屬配線32之部分而產生之寄生電容之值。具體而言，藉由計算而求出圖10及圖11所示之VCSEL之元件構造中與第2階差部42之上表面對向之部分之靜電電容(圖12之實線)。該對向部分之寬度為L4，對向部分之長度為(L2-L1)/2，絕緣層31之厚度為3.7μm。L1=20μm、L4=18μm而固定(L2：可變)。進而，將絕緣層31之相對介電常數設為3.0。
進而，於圖13中，以虛線表示金屬配線32及接合焊墊33與N型DBR層對向之習知構造之情形時之靜電電容。於計算該習知構造之情形時之靜電電容時，將金屬配線32之寬度L4設為18μm，將長度設為45μm。將接合焊墊33之面積設為65μm×65μm。進而，將該等對向部分 之絕緣層31之厚度設為2.0μm。
如圖13所示，可知即便將第2階差部42之上表面外緣部之直徑L2增大至300μm，寄生電容之大小亦為習知構造之1/2，藉由本實施形態之VCSEL元件之構造而能夠充分減小寄生電容。
應認為此次所揭示之實施形態於所有方面均為例示而並非限制性者。本發明之範圍並非由上述說明表示而由申請專利範圍表示，意圖包含與申請專利範圍均等之意義及範圍內之所有變更。
5‧‧‧半導體積層膜
10‧‧‧VCSEL
11‧‧‧半導體基板
12‧‧‧N型半導體接觸層
13‧‧‧N型DBR層
14、16‧‧‧包層
15‧‧‧活性層
17‧‧‧活性區域
21‧‧‧未氧化區域
22‧‧‧氧化區域
23‧‧‧電流狹窄層
24‧‧‧P型DBR層
25‧‧‧P型半導體接觸層
26‧‧‧陽極電極
27‧‧‧陰極電極
30‧‧‧絕緣保護膜
31‧‧‧絕緣層
32‧‧‧金屬配線
33‧‧‧接合焊墊
41、42、43‧‧‧階差部
61‧‧‧絕緣層之上表面
62‧‧‧絕緣層之端面

Claims (9)

  1. 一種垂直諧振器面發光雷射，具備：絕緣性或半絕緣性之基板；及半導體積層膜，其設置於上述基板上；上述半導體積層膜係自上述基板側依序具備第1DBR(Distributed Bragg Reflector)層、活性層、及第2DBR層，上述半導體積層膜進而具備形成於上述第1DBR層與上述活性層之間、上述第2DBR層與上述活性層之間、上述第1DBR層之內部、及上述第2DBR層之內部中之至少一者的至少1個電流狹窄層，上述垂直諧振器面發光雷射進而具備：絕緣層，其覆蓋上述半導體積層膜之側端部之至少一部分，具有連接於上述半導體積層膜之上表面且沿著上述基板延伸之上表面、及連接於該上表面且朝向上述基板延伸之端面；第1接觸電極，其與上述第1DBR層電性連接；第2接觸電極，其設置於上述半導體積層膜之上表面；接合焊墊，其直接或介隔絕緣膜而設置於上述基板上；及金屬配線，其設置於上述絕緣層之上述上表面及上述端面上，連接上述第2接觸電極與上述接合焊墊。
  2. 如申請專利範圍第1項之垂直諧振器面發光雷射，其中，上述半導體積層膜之上述側端部具有2段以上之階差部，第1階差部係自上述半導體積層膜之上表面到達至上述至少1個電流狹窄層之端面露出之位置為止， 最終段之階差部到達至上述基板為止，上述最終段之階差部之底面位於上述半導體積層膜與上述基板之界面之延長面上或者位於較該延長面更靠近上述基板之背面之位置。
  3. 如申請專利範圍第2項之垂直諧振器面發光雷射，其中，上述半導體積層膜之上述側端部具有包含上述第1階差部、第2階差部、及上述最終段之第3階差部之3段階差部。
  4. 如申請專利範圍第3項之垂直諧振器面發光雷射，其中，上述第1及第2階差部之端面與上述基板垂直。
  5. 如申請專利範圍第3或4項之垂直諧振器面發光雷射，其中，俯視上述基板時，上述第2階差部之上表面之外緣部之形狀於至少一部分為圓弧狀。
  6. 如申請專利範圍第3或4項之垂直諧振器面發光雷射，其中，上述半導體積層膜於上述基板與上述第1DBR層之間進而具備第1半導體接觸層，上述第2階差部到達至上述第1半導體接觸層之中途為止，上述第1接觸電極設置於上述第2階差部之底面上。
  7. 如申請專利範圍第3或4項之垂直諧振器面發光雷射，其中，俯視上述基板時由上述第2階差部之上表面之外緣部包圍之部分之面積為2000μm2以上。
  8. 如申請專利範圍第1至4項中任一項之垂直諧振器面發光雷射，其中，上述接合焊墊係介隔上述絕緣膜而設置於上述基板上， 上述絕緣膜係覆蓋除上述第1及第2接觸電極之部分以外的上述基板之表面露出之部分及上述半導體積層膜之上表面及側端部，上述絕緣膜由無機材料形成，上述絕緣層係由有機樹脂材料形成，且介隔上述絕緣膜覆蓋上述半導體積層膜之上述側端部之至少一部分。
  9. 一種垂直諧振器面發光雷射，具備：絕緣性或半絕緣性之基板；及半導體積層膜，其形成於上述基板上；上述半導體積層膜係自上述基板起依序具備第1半導體接觸層、第1DBR(Distributed Bragg Reflector)層、活性層、及第2DBR層，上述半導體積層膜進而具備形成於上述第1DBR層與上述活性層之間、上述第2DBR層與上述活性層之間、上述第1DBR層之內部、及上述第2DBR層之內部中之至少一者的至少1個電流狹窄層，上述半導體積層膜之側端部具有3段階差部，第1階差部係自上述半導體積層膜之上表面到達至上述至少1個電流狹窄層之端面露出之位置為止，但未到達至上述第1半導體接觸層，第2階差部係自上述第1階差部之底面到達至上述第1半導體接觸層之中途為止，第3階差部係自上述第2階差部之底面到達至上述基板為止，該垂直諧振器面發光雷射進而具備：第1接觸電極，其設置於上述第2階差部之底面上；及第2接觸電極，其設置於上述半導體積層膜之上表面。
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