TW201735288A - 半導體結構及其製造方法 - Google Patents

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曹佩華
王建榮
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Abstract

一種半導體結構包含：一基板，其包括安置於該基板上方之一晶粒墊及安置於該基板上方且環繞該晶粒墊之一鈍化層；一重佈層(RDL)，其包括安置於該鈍化層上方之一介電質層及安置於該介電質層內且與該晶粒墊電連接之一互連結構；一導電凸塊，其安置於該互連結構上方且與該互連結構電連接；及一隔離層，其環繞該基板及該RDL。

Description

半導體結構及其製造方法
本發明實施例係有關於半導體結構。
使用半導體裝置之電子裝備對於諸多現代應用係必要的。隨著電子技術之進步，半導體裝置在大小上變得愈來愈小，同時具有較大功能性及較大量之積體電路。由於半導體裝置之小型化尺度，因此一晶圓級封裝(WLP)因其低成本及相對簡單之製造操作而被廣泛地使用。在WLP操作期間，將若干個半導體組件組裝於半導體裝置上。此外，在此一小半導體裝置內實施眾多製造操作。 然而，半導體裝置之製造操作涉及對此一小且薄的半導體裝置之諸多步驟及操作。一小型化尺度上之半導體裝置之製造變得較複雜。製造半導體裝置之一複雜性之一增加可導致缺陷(諸如組件之不準確安置、較差電互連、裂縫形成、組件之脫層或半導體裝置之高良率損失)。半導體裝置以一非所要組態產生，此將進一步加劇材料浪費且因此增加製造成本。如此，存在修改半導體裝置之一結構及改良製造操作之諸多挑戰。 由於涉及到具有不同材料之較多不同組件，因此增加了半導體裝置之製造操作之一複雜性。存在修改半導體裝置之一結構及改良製造操作之較多挑戰。如此，存在對改良半導體之製造及解決以上缺陷之一持續需要。
在本揭露中，一半導體結構包含安置於一半導體結構之一側壁上方之一隔離層。半導體結構在單粒化後經鋸切，且數個凹槽或裂縫在單粒化期間形成於側壁上方。側壁由隔離層覆蓋，使得凹槽由隔離層密封。此組態可最小化或防止凹槽朝向半導體結構之一中心部分之擴張。 在某些實施例中，一種半導體結構包含：一基板，其包含安置於該基板上方之一晶粒墊及安置於該基板上方且環繞該晶粒墊之一鈍化層；一重佈層(RDL)，其包含安置於該鈍化層上方之一介電質層及安置於該介電質層內且與該晶粒墊電連接之一互連結構；一導電凸塊，其安置於該互連結構上方且與該互連結構電連接；及一隔離層，其環繞該基板及該RDL。 在某些實施例中，該隔離層與該介電質層介接。該隔離層環繞該互連結構。在某些實施例中，該隔離層自該基板經由該鈍化層延伸至該介電質層。在某些實施例中，該隔離層與該半導體結構之一側壁介接，該側壁沿自該基板經由該鈍化層至該介電質層之一方向延伸。在某些實施例中，該半導體結構之該側壁包括該基板之一延伸表面、該鈍化層之平行於該基板之該延伸表面之一延伸表面及該介電質層之平行於該基板之該延伸表面之一延伸表面。在某些實施例中，該基板之該延伸表面與該鈍化層之該延伸表面耦合，且該鈍化層之該延伸表面與該介電質層之該延伸表面耦合。在某些實施例中，該隔離層包含聚合物、氮化物或氧化物。在某些實施例中，該隔離層具有約1 um至約100 um之一厚度。在某些實施例中，不存在安置於該隔離層上方之該導電凸塊或該互連結構。在某些實施例中，該半導體結構係一扇入裝置。在某些實施例中，該半導體結構進一步包含環繞該基板、該鈍化層或該介電質層之複數個凹槽。 在某些實施例中，一種半導體結構包含：一基板，其包含安置於該基板上方之一晶粒墊及安置於該基板上方且部分地覆蓋該晶粒墊之一鈍化層；一重佈層(RDL)，其包含安置於該鈍化層上方之一介電質層及安置於該介電質層內且與該晶粒墊電連接之一互連結構；及一導電凸塊，其安置於該互連結構上方且與該互連結構電連接，其中該半導體結構包含沿著該基板、該鈍化層及該介電質層延伸之一側壁，且一隔離層安置於該側壁上。 在某些實施例中，該隔離層環繞該基板、該鈍化層及該RDL。在某些實施例中，該半導體結構安裝於一第二基板上方，且該導電凸塊與該第二基板接合。在某些實施例中，該半導體結構進一步包含安置於該側壁之一部分上方之複數個凹槽，且該複數個凹槽與該隔離層介接。 在某些實施例中，一種製造一半導體結構之方法包含：接納一基板，該基板包含安置於該基板上方之一晶粒墊及安置於該基板上方且環繞該晶粒墊之一鈍化層；在該鈍化層上方形成一RDL，其中該RDL包含安置於該鈍化層上方之一介電質層及安置於該介電質層內且與該晶粒墊電連接之一互連結構；在該互連結構上方安置一導電凸塊；及安置一隔離層以環繞該基板及該RDL。 在某些實施例中，該半導體結構之一側壁藉由噴塗操作而塗覆有該隔離層。在某些實施例中，該方法進一步包含在該安置該隔離層之前，沿著該半導體結構之一側壁進行切割以在該半導體結構之該側壁之一部分上方形成複數個凹槽。在某些實施例中，該方法進一步包含將該半導體結構安裝於一第二基板上方，且將該導電凸塊與該第二基板接合。
以下揭露內容提供用於實施所提供標的物之不同構件之諸多不同實施例或實例。下文闡述組件及配置之特定實例以簡化本揭露。當然，此等僅係實例且並不意欲係限制性的。舉例而言，以下說明中的一第一構件形成於一第二構件上方或該第二構件上可包含其中第一構件與第二構件直接接觸地形成之實施例，且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件與第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複參考編號及/或字母。此重複係出於簡化及清晰之目的且本身不指定所論述之各種實施例及/或組態之間的一關係。 此外，為便於說明，本文中可使用空間相對術語(諸如「在...之下」、「在...下面」、「下部」、「在...上面」、「上部」及諸如此類)來闡述一個元件或構件與另一(些)元件或構件之關係，如圖中所圖解說明。除圖中所繪示之定向以外，該等空間相對術語亦意欲囊括裝置在使用或操作中之不同定向。可以其他方式(旋轉90度或以其他定向)來定向設備且同樣可相應地解釋本文中所使用之空間相對描述語。 藉由若干個操作製造一半導體結構。由一晶圓製造半導體結構。利用數個晶粒區域或晶片區域定義晶圓。藉由數個切割道區而將晶粒區域彼此分離。將數個互連結構安置於晶圓上方以與晶粒區域上方之組件電連接。此外，將數個介電質層安置於晶圓上方以覆蓋互連結構及晶粒區域。然後沿著切割道區將晶圓鋸切穿過該晶圓之層以自該晶圓將數個半導體結構單粒化。 由於晶圓具有一小的大小及一複雜結構，因此在沿著半導體結構之一側壁進行切割操作後容易形成裂縫。裂縫之存在將在半導體結構內產生一高應力，且裂縫可朝向半導體結構之一中心部分擴張以進一步使該半導體結構弱化。此外，在切割晶圓期間產生某些小晶片或片段。在切割操作期間自晶圓剝離之彼等小晶片將暫時附接於鋸切刀片上或安置於半導體結構之側壁上，此將進一步誘導半導體結構之側壁上方之裂縫之形成。裂縫將影響半導體結構之可靠性及效能。 在本揭露中，揭露一種具有一結構改良之半導體結構。該半導體結構包含一基板、位於該基板上方之一重佈層(RDL)及位於該RDL上方之一導電凸塊。一隔離層安置於在單粒化操作後被鋸切之半導體結構之一側壁上方。側壁由隔離層覆蓋。此外，在單粒化操作之後，數個凹槽可存在於半導體結構之側壁上方，且隔離層經組態以填充並密封該等凹槽以便最小化或防止該等凹槽朝向該半導體結構之一中心部分之擴張。如此，改良安置有隔離層之半導體結構之一可靠性。 圖1圖解說明根據本揭露之各種實施例之一半導體結構100。圖1係半導體結構100之一剖面圖。在某些實施例中，半導體結構100包含一基板101、一重佈層(RDL) 102、一導電凸塊103及一隔離層105。在某些實施例中，半導體結構100係一晶圓級晶片尺度封裝(WLCSP)。在某些實施例中，半導體結構100係由包含半導電材料(諸如矽)之一晶圓製作。在晶圓上方執行數個製作操作(諸如佈線)，且然後藉由鋸切操作而自該晶圓將半導體結構單粒化。 在某些實施例中，半導體結構100係一扇入裝置。在某些實施例中，半導體結構100之一幾何大小或一寬度類似於基板101之一寬度。在某些實施例中，基板101之電路佈線安置於基板101上方且處於基板101之寬度內。 在某些實施例中，半導體結構100包含基板101。在某些實施例中，基板101係在基板101上方製作有一預定功能電路之一半導電基板。在某些實施例中，針對一預定應用(諸如微處理、動態隨機存取記憶體(DRAM)、特殊應用積體電路(ASIC)或諸如此類)製作基板101。在某些實施例中，基板101包含數個導電線及數個電組件(諸如由導電線連接之電晶體、二極體等)。 在某些實施例中，基板101包含半導電材料(諸如矽、鍺、鎵、砷或其組合)。在某些實施例中，基板101之一剖面區域係呈一四邊形、矩形、正方形、多邊形或任何其他適合形狀。 在某些實施例中，基板101包含安置於基板101上方之一晶粒墊101a。在某些實施例中，晶粒墊101a與安置於基板101上方或安置於該基板內之電組件電連接。在某些實施例中，晶粒墊101a經組態以接納一導電結構。在某些實施例中，晶粒墊101a安置於基板101之一作用側上方。在某些實施例中，晶粒墊101a安置於基板101之一表面101c上方。在某些實施例中，表面101c係基板101之一頂部表面。 在某些實施例中，晶粒墊101a包含鋁、銅、鎳、金、銀、其他導電材料、其合金或其多個層。圖1圖解說明包含兩個晶粒墊101a之半導體結構100，然而應理解，半導體結構100可包含兩個或兩個以上晶粒墊101a。並不意欲限制半導體結構100中之晶粒墊101a之一數目。 在某些實施例中，基板101包含安置於基板101上方且環繞晶粒墊101a之一鈍化層101b。在某些實施例中，鈍化層101b部分地覆蓋晶粒墊101a，使得晶粒墊101a之一部分經暴露以用於接納一導電結構或與該導電結構電連接。在某些實施例中，鈍化層101b毗鄰於晶粒墊101a之一周邊而安置。在某些實施例中，鈍化層101b經圖案化以便暴露晶粒墊101a之部分且因此允許與一導電結構之一電連接。 在某些實施例中，鈍化層101b係一單個介電質材料層或彼此上下安置或堆疊之一個以上介電質材料層。在某些實施例中，鈍化層101b包含諸如氧化矽、氮化矽、氮氧化矽、聚醯亞胺(PI)、苯并環丁烯(BCB)、聚苯并噁唑(PBO)或其他絕緣材料等介電質材料。 在某些實施例中，RDL 102安置於基板101上方。在某些實施例中，RDL 102安置於晶粒墊101a及鈍化層101b上方。在某些實施例中，RDL 102重新佈線自晶粒墊101a至一導電結構之一電路之一路徑。在某些實施例中，RDL 102包含一介電質層102a及由介電質層102a環繞之一互連結構102b。在某些實施例中，RDL 102係一鈍化後互連件(post passivation interconnection) (PPI)。 在某些實施例中，介電質層102a安置於基板101及鈍化層101b上方。在某些實施例中，介電質層102a包含彼此上下安置或堆疊之一或多個介電質材料層。圖1圖解說明包含一個介電質材料層之介電質層102a，然而，應理解，半導體結構可包含兩個或兩個以上介電質材料層。並不意欲限制介電質層102a中之介電質材料層之一數目。 在某些實施例中，介電質層102a包含諸如氧化矽、碳化矽、氮氧化矽、氮化矽或諸如此類等介電質材料。在某些實施例中，介電質層102a包含諸如聚合物、聚苯并噁唑(PBO)、聚醯亞胺、苯并環丁烯(BCB)或諸如此類等介電質材料。在某些實施例中，介電質層102a包含與鈍化層101b相同之材料或與鈍化層101b不同之一材料。 在某些實施例中，互連結構102b安置於介電質層102a內且透過晶粒墊101a與基板101電連接。在某些實施例中，互連結構102b由介電質層102a部分地覆蓋。在某些實施例中，互連結構102b經組態以將基板101與一導電結構電連接。在某些實施例中，互連結構102b包含安置於鈍化層101b上方之一伸長部分及自該伸長部分突出、延伸穿過鈍化層101b且與晶粒墊101a耦合之一通路部分。在某些實施例中，介電質層102a經圖案化使得互連結構102b之一部分經暴露以允許接納一導電結構或與該導電結構電連接。 在某些實施例中，互連結構102b包含諸如鋁、銅、鎳、金、鎢、鈦、其合金或其多個層等導電材料。圖1圖解說明包含兩個互連結構102b之RDL 102，然而應理解，半導體結構可在介電質層102a內包含兩個或兩個以上互連結構102b。並不意欲限制RDL 102中之互連結構102b之一數目。在某些實施例中，數個互連結構102b彼此上下安置或堆疊且插置於數個介電質層102a之間。 在某些實施例中，一連接墊104安置於RDL 102上方。在某些實施例中，連接墊104安置於介電質層102a及互連結構102b上方。在某些實施例中，連接墊104延伸穿過介電質層102a且與互連結構102b耦合，使得連接墊104與互連結構102b電連接。在某些實施例中，連接墊104透過RDL 102與基板101電連接。在某些實施例中，連接墊104透過晶粒墊101a及互連結構102b與基板101電連接。 在某些實施例中，連接墊104係一凸塊下金屬(UBM)墊。在某些實施例中，連接墊104包含一可焊接表面，該可焊接表面充當用於在其上安置一焊料材料或諸如此類之一平台。在某些實施例中，連接墊104包含介電質層102a及互連結構102b上方之一冶金層。在某些實施例中，連接墊104包含金屬或金屬合金。在某些實施例中，連接墊104包含金、銀、銅、鎳、鎢、鋁、鈀及/或其合金。在某些實施例中，連接墊104係呈各種形狀(諸如圓形形狀、四邊形形狀、多邊形形狀或等等)。圖1圖解說明包含兩個連接墊104之半導體結構100，然而應理解，半導體結構100可包含兩個或兩個以上連接墊104。並不意欲限制半導體結構100中之連接墊104之一數目。 在某些實施例中，導電凸塊103安置於RDL 102及基板101上方。在某些實施例中，導電凸塊103安置於互連結構102b上方且與該互連結構電連接。在某些實施例中，導電凸塊103經組態以與一導電結構接合。在某些實施例中，導電凸塊103安置於連接墊104上方且與該連接墊電連接。在某些實施例中，導電凸塊103透過晶粒墊101a及互連結構102b與基板101電連接。在某些實施例中，導電凸塊103包含低溫可回銲材料(諸如焊料、一無鉛焊料等)。在某些實施例中，導電凸塊103包含鉛、錫、銅、金、鎳或諸如此類或者其組合。在某些實施例中，導電凸塊103係一銲球、一球柵陣列(BGA)球、一受控塌陷晶片連接(C4)凸塊、一微凸塊、一柱或諸如此類。在某些實施例中，導電凸塊103係呈一球形形狀。圖1圖解說明包含兩個導電凸塊103之半導體結構100，然而應理解，半導體結構100可包含兩個或兩個以上導電凸塊103。並不意欲限制半導體結構100中之導電凸塊103之一數目。 在某些實施例中，半導體結構100包含一側壁107。在某些實施例中，側壁107沿著基板101、鈍化層101b及RDL 102垂直地延伸。在某些實施例中，側壁107沿自基板101經由鈍化層101b至介電質層102a之一方向延伸。在某些實施例中，側壁107沿自導電凸塊103至基板101之一方向延伸。在某些實施例中，側壁107環繞基板101、鈍化層101b、RDL 102及介電質層102a。在某些實施例中，側壁107實質上正交於基板101之表面101c。 在某些實施例中，側壁107包含基板101之一延伸表面107a、鈍化層101b之一延伸表面107b及介電質層102a之一延伸表面107c。在某些實施例中，基板101之延伸表面107a平行於延伸表面107b及延伸表面107c。在某些實施例中，基板101之延伸表面107a沿著基板101之一側延伸。在某些實施例中，鈍化層101b之延伸表面107b沿著鈍化層101b之一側延伸。在某些實施例中，介電質層102a之延伸表面107c沿著RDL 102或介電質層102a延伸。在某些實施例中，基板101之延伸表面107a與鈍化層101b之延伸表面107b耦合，且鈍化層101b之延伸表面107b與介電質層102a之延伸表面107c耦合。 在某些實施例中，側壁107包含在側壁107上方之數個凹槽108。在某些實施例中，凹槽108安置於側壁107之一部分上方。在某些實施例中，凹槽108環繞基板101、鈍化層101b、RDL 102或介電質層102a。在某些實施例中，每一凹槽108朝向半導體結構100之一中心部分延伸。在某些實施例中，凹槽108突出至基板101、鈍化層101b、RDL 102或介電質層102a中。在某些實施例中，凹槽108安置於基板101之延伸表面107a、鈍化層101b之延伸表面107b或介電質層102a之延伸表面107c上方。在某些實施例中，凹槽108係在半導體結構之製作(諸如單粒化操作、切割操作、鋸切操作等)期間形成之裂縫。在某些實施例中，凹槽108由裂口(chippings)形成，該等裂口係在半導體結構之製作(諸如單粒化操作、切割操作、鋸切操作等)期間形成。 在某些實施例中，隔離層105安置於半導體結構100之一側上方。在某些實施例中，隔離層105安置於半導體結構100之側壁107上方。在某些實施例中，隔離層105環繞基板101及RDL 102。在某些實施例中，隔離層105環繞基板101、鈍化層101b及介電質層102a。在某些實施例中，隔離層105環繞互連結構102b。 在某些實施例中，隔離層105自基板101經由鈍化層101b延伸至介電質層102a。在某些實施例中，隔離層105與側壁107介接。在某些實施例中，隔離層105與基板101、鈍化層101b及介電質層102a介接。在某些實施例中，隔離層105保形於側壁107而安置。在某些實施例中，隔離層105沿垂直於基板101之表面101c之一方向延伸。在某些實施例中，隔離層105沿著基板101、鈍化層101及介電質層102a垂直地延伸。 在某些實施例中，隔離層105安置於基板101之延伸表面107a及介電質層102a之延伸表面107c上方或與該等延伸表面介接。在某些實施例中，隔離層105安置於基板101之延伸表面107a、鈍化層101b之延伸表面107b及介電質層102a之延伸表面107c上方或與該等延伸表面介接。在某些實施例中，隔離層105與凹槽108介接，使得凹槽108由隔離層105覆蓋、密封或填充。由於隔離層105安置於側壁107上方以覆蓋或密封凹槽108，因此隔離層105可使側壁107平滑，且可最小化或防止裂縫自凹槽108朝向半導體結構100之一中心部分之擴張。 在某些實施例中，隔離層105包含聚合物、氮化物或氧化物。在某些實施例中，隔離層105包含聚醯亞胺、聚苯并噁唑(PBO)、苯并環丁烯(BCB)、氮化矽、氧化矽或等等。在某些實施例中，隔離層105具有約1 um至約100 um之一厚度或一寬度。 在某些實施例中，不存在安置於隔離層105上方之RDL 102或導電凸塊103。在某些實施例中，RDL 102或導電凸塊103並未安置於隔離層105上方。在隔離層105上方將不存在RDL 102或導電凸塊103。在某些實施例中，不存在於隔離層105上方延伸之互連結構102b。在某些實施例中，不存在安置於隔離層105上方之介電質層102a。在某些實施例中，不存在安置於隔離層105上方之連接墊104。 在某些實施例中，隔離層105之一頂部表面105a經暴露且不與一組件介接。在某些實施例中，頂部表面105a平行於基板101之表面101c且正交於側壁107。在某些實施例中，頂部表面105a正交於基板101之延伸表面107a、鈍化層101b之延伸表面107b或介電質層102a之延伸表面107c。 圖2圖解說明根據本揭露之各種實施例之一半導體結構200。圖2係半導體結構200之一剖面圖。在某些實施例中，半導體結構200包含一基板101、一晶粒墊101a、一鈍化層101b、一重佈層(RDL) 102、一介電質層102a、一互連結構102b及一導電凸塊103，以上各項具有與半導體結構100之如上文所闡述或圖1中所圖解說明類似之組態。在某些實施例中，半導體結構200係一晶圓級晶片尺度封裝(WLCSP)。在某些實施例中，半導體結構200係一扇入裝置。 在某些實施例中，導電凸塊103安置於互連結構102b上方且與該互連結構電連接。在某些實施例中，導電凸塊103安置於互連結構102b上。在某些實施例中，導電凸塊103由介電質層102a環繞。在某些實施例中，導電凸塊103之一外表面與介電質層102a介接。在某些實施例中，導電凸塊103安置於互連結構102b之一伸長部分上。 在某些實施例中，一液體模塑物106安置於RDL 102上方。在某些實施例中，液體模塑物106安置於介電質層102a上方且環繞導電凸塊103。在某些實施例中，導電凸塊103之外表面與液體模塑物106介接。在某些實施例中，液體模塑物106係一液體模塑料(LMC)。在某些實施例中，液體模塑物106包含環氧樹脂、聚醯亞胺、聚苯并噁唑(PBO)及諸如此類。 在某些實施例中，液體模塑物106包含沿著液體模塑物106之一側延伸之一延伸表面107d。在某些實施例中，液體模塑物106之延伸表面107d與介電質層102a之延伸表面107c耦合。在某些實施例中，液體模塑物106之延伸表面107d平行於介電質層102a之延伸表面107c、鈍化層101b之延伸表面107b及基板101之延伸表面107a。在某些實施例中，隔離層105安置於液體模塑物106之延伸表面107d上方或與該延伸表面介接。在某些實施例中，凹槽108安置於液體模塑物106之延伸表面107d上方，使得凹槽108由隔離層105覆蓋、密封或填充。 圖3圖解說明半導體結構100接合於一半導體結構300上方。圖3係半導體結構100及半導體結構300之一剖面圖。在某些實施例中，半導體結構100具有與上文所闡述或圖1中所圖解說明類似之組態。在某些實施例中，半導體結構100與半導體結構300接合，使得半導體結構100之一電路與半導體結構300之一電路電連接。在某些實施例中，半導體結構100經倒置且安裝於半導體結構300上。 在某些實施例中，半導體結構300係其上包含數個電路之一印刷電路板(PCB)。在某些實施例中，半導體結構300包含一基板301及安置於基板301上方之一接墊302。在某些實施例中，基板301在其上包含電組件或電路。在某些實施例中，基板301包含諸如矽或諸如此類等半導電材料。在某些實施例中，接墊302安置於基板301上方且經組態以接納一導電結構。在某些實施例中，接墊302包含諸如銅、鋁、銀、金或諸如此類等導電材料。在某些實施例中，半導體結構100之導電凸塊103安置於半導體結構300之接墊302上方且與該接墊接合，使得半導體結構100與半導體結構300電連接。 圖4圖解說明半導體結構200接合於半導體結構300上方。圖4係半導體結構200及半導體結構300之一剖面圖。在某些實施例中，半導體結構200具有與上文所闡述或圖2中所圖解說明類似之組態。在某些實施例中，半導體結構300具有與上文所闡述或圖3中所圖解說明類似之組態。在某些實施例中，半導體結構200與半導體結構300接合，使得半導體結構200之一電路與半導體結構300之一電路電連接。在某些實施例中，半導體結構200經倒置且安裝於半導體結構300上。在某些實施例中，半導體結構200之導電凸塊103安置於半導體結構300之接墊302上方且與該接墊接合，使得半導體結構200與半導體結構300電連接。 在某些實施例中，藉由一方法500形成一半導體結構100。方法500包含若干個操作，且說明及圖解說明並未被視為如操作之序列之一限制。圖5係製造半導體結構100之方法500之一實施例。方法500包含若干個操作(501、502、503、504、505及506)。 在操作501中，接納或提供一基板101 (如圖5A中所展示)。在某些實施例中，一半導電晶圓包含基板101。在某些實施例中，半導電晶圓係呈一圓形形狀。在某些實施例中，基板101包含諸如矽或諸如此類等半導電材料。在某些實施例中，基板101包含一晶粒墊101a及一鈍化層101b。在某些實施例中，晶粒墊101a安置於基板101上方。在某些實施例中，存在安置於基板101上方之一個以上晶粒墊101a。 在某些實施例中，鈍化層101b安置於基板101上方且環繞晶粒墊101a。在某些實施例中，鈍化層101b包含諸如聚合物或諸如此類等介電質材料。在某些實施例中，藉由沈積或任何其他適合操作而安置鈍化層101b。在某些實施例中，藉由光微影、蝕刻或任何其他適合操作而將鈍化層101b圖案化，使得晶粒墊101a之一部分經暴露。在某些實施例中，將鈍化層101b安置於基板101上方，且然後移除鈍化層101b之安置於晶粒墊101a上方之一部分，使得晶粒墊101a之部分經暴露以接納一導電結構。 在操作502中，形成一RDL 102 (如圖5B及圖5C中所展示)。在某些實施例中，RDL 102安置於基板101上方。在某些實施例中，RDL 102形成於鈍化層101b上方。在某些實施例中，RDL 102包含安置於鈍化層101b上方之一介電質層102a及安置於介電質層102a內且與晶粒墊101a電連接之一互連結構102b。在某些實施例中，形成RDL 102包含在鈍化層101b上方形成互連結構102b (如圖5B中所展示)及安置一介電質層102a之介電質層(如圖5C中所展示)。 在某些實施例中，互連結構102b形成於鈍化層101b上方且與晶粒墊101a之自鈍化層101b暴露之一部分電連接。在某些實施例中，互連結構102b包含在鈍化層101b上方延伸之一伸長部分及延伸穿過鈍化層101b以與晶粒墊101a耦合之一通路部分。在某些實施例中，藉由任何適合操作(諸如濺鍍、電鍍或諸如此類)而形成互連結構102b。 在某些實施例中，介電質層102a安置於鈍化層101b上方且經圖案化以暴露互連結構102b之一部分。在某些實施例中，藉由任何適合操作(諸如化學氣相沈積(CVD)、旋塗、氧化或諸如此類)而安置介電質層102a。在某些實施例中，藉由任何適合操作(諸如光微影、蝕刻或諸如此類)而將介電質層102a圖案化。在某些實施例中，移除介電質層102a之安置於互連結構102b之伸長部分之一部分上方之一部分，使得互連結構102b之伸長部分之該部分自介電質層102a暴露。在某些實施例中，互連結構102b由介電質層102a部分地覆蓋。 在操作503中，將一連接墊104安置於互連結構102b上方(如圖5D中所展示)。在某些實施例中，連接墊104安置於介電質層102a上方且與互連結構102b電連接。在某些實施例中，連接墊104與互連結構102b之自介電質層102a暴露之一部分耦合。在某些實施例中，藉由任何適合操作(諸如蒸鍍、濺鍍或電鍍或者諸如此類)而安置連接墊104。在某些實施例中，連接墊104係一UBM墊。在某些實施例中，晶粒墊101a、互連結構102b及連接墊104係電連接的。 在操作504中，將一導電凸塊103安置於互連結構102b上方(如圖5E中所展示)。在某些實施例中，導電凸塊103安裝於連接墊104上方。在某些實施例中，藉由將一焊料材料附接於連接墊104上方且然後回銲該焊料材料而將導電凸塊103安置於連接墊104上方。在某些實施例中，藉由將焊料材料塗漿於一模板上方而將導電凸塊103安置於連接墊104上方。在某些實施例中，藉由任何適合操作(諸如植球、模板塗漿或諸如此類)而將導電凸塊103形成於連接墊104上方。在某些實施例中，導電凸塊103與連接墊104、互連結構102b及晶粒墊101a電連接。在某些實施例中，導電凸塊103經組態以與一導電結構或另一基板接合。 在操作505中，沿著一切割道區109切割包含基板101之半導電晶圓以將數個半導體結構單粒化(如圖5F至圖5H中所展示)。在某些實施例中，利用一切割道區109 (如圖5F中所展示)定義包含基板101之半導電晶圓以將半導電晶圓劃分成數個裝置區域。在某些實施例中，沿著切割道區109鋸切半導電晶圓以便將數個半導體結構單粒化(如圖5G及圖5H中所展示)。儘管僅自半導電晶圓(如圖5F中所展示)將兩個半導體結構(如圖5G及圖5H中所展示)單粒化，但應理解，可自半導電晶圓將兩個或兩個以上半導體結構單粒化。並不意欲限制正經製造之半導體結構之一數目。在某些實施例中，半導體結構(如圖5G及圖5H中所展示)具有彼此類似之組態。 在某些實施例中，數個凹槽108形成於半導體結構(如圖5G及圖5H中所展示)之一側壁107上方。在某些實施例中，在沿著切割道區109切割半導電晶圓之後形成半導體結構之側壁107。在某些實施例中，側壁107包含基板101之一延伸表面107a、鈍化層101b之一延伸表面107b及介電質層102a之一延伸表面107c。 在某些實施例中，在沿著切割道區109切割半導電晶圓期間形成凹槽108 (諸如裂縫)。在某些實施例中，藉由沿著半導體結構之側壁107切割而形成凹槽108。在某些實施例中，凹槽108形成於半導體結構之側壁107之一部分上方。在某些實施例中，凹槽108形成於基板101之延伸表面107a、鈍化層101b之延伸表面107b或介電質層102a之延伸表面107c上方。 在操作506中，安置一隔離層105以環繞半導體結構之基板101及RDL 102 (如圖5I中所展示)。在某些實施例中，在切割或形成凹槽108之後將隔離層105安置於半導體結構之側壁107上方。在某些實施例中，隔離層105安置於半導體結構中之每一者之側壁107上方。在某些實施例中，半導體結構之側壁107塗覆有隔離層105。在某些實施例中，隔離層105安置於基板101之延伸表面107a、鈍化層101b之延伸表面107b或介電質層102a之延伸表面107c上方或與該等延伸表面介接。 在某些實施例中，藉由任何適合操作(諸如CVD、物理氣相沈積(PVD)、噴塗或諸如此類)而將隔離層105安置於半導體結構之側壁107上方。在某些實施例中，隔離層105保形於側壁107而安置。在某些實施例中，凹槽108由隔離層105密封且填充，如此在將隔離層105安置於側壁107上方之後使半導體結構之側壁107平滑。在某些實施例中，在安置隔離層105 (如圖5I中所展示)之後形成半導體結構100，其具有與如圖1中所展示之半導體結構100類似之組態。 在某些實施例中，接納或提供另一半導體結構300 (如圖5J中所展示)。在某些實施例中，半導體結構100安裝於另一半導體結構300上方且與另一半導體結構300接合。在某些實施例中，半導體結構100與半導體結構300電連接。在某些實施例中，半導體結構300包含一基板301及一接墊302。在某些實施例中，半導體結構100之導電凸塊103與半導體結構300之接墊302接合，使得基板101透過導電凸塊103及接墊302而與基板301電連接。 在某些實施例中，藉由一方法600形成一半導體結構200。方法600包含若干個操作，且說明及圖解說明並未被視為如操作之序列之一限制。圖6係製造半導體結構200之方法600之一實施例。方法600包含若干個操作(601、602、603、604、605及606)。 在操作601中，接納或提供一基板101 (如圖6A中所展示)。在某些實施例中，操作601類似於操作501。在操作602中，形成一RDL 102 (如圖6B及圖6C中所展示)。在某些實施例中，操作601類似於操作502。 在操作603中，將一導電凸塊103安置於互連結構102b上方(如圖6D中所展示)。在某些實施例中，導電凸塊103安裝於互連結構102b上方。在某些實施例中，藉由將一焊料材料附接於互連結構102b上方且然後回銲該焊料材料而將導電凸塊103安置於互連結構102b上方。在某些實施例中，藉由將焊料材料塗漿於一模板上方而將導電凸塊103安置於互連結構102b上方。在某些實施例中，藉由任何適合操作而將導電凸塊103形成於互連結構102b上方。在某些實施例中，導電凸塊103與互連結構102b及晶粒墊101a電連接。在某些實施例中，導電凸塊103經組態以與一導電結構或另一基板接合。 在操作604中，一液體模塑物106安置於介電質層102a上方且環繞導電凸塊103 (如圖6E中所展示)。在某些實施例中，安置一模塑料(諸如環氧樹脂)且然後將其固化以形成液體模塑物106。在某些實施例中，液體模塑物106保形於介電質層102a及導電凸塊103之一外表面之一部分而形成，使得導電凸塊103自液體模塑物106部分地突出。 在操作605中，沿著一切割道區109切割包含基板101之半導電晶圓以將數個半導體結構單粒化(如圖6F至圖6H中所展示)。在某些實施例中，操作605類似於操作505。在某些實施例中，如圖6G及圖6H中所展示之半導體結構具有彼此類似之組態。 在某些實施例中，數個凹槽108形成於半導體結構之一側壁107上方(如圖6G及圖6H中所展示)。在某些實施例中，在沿著切割道區109切割半導電晶圓之後形成半導體結構之側壁107。在某些實施例中，側壁107包含基板101之一延伸表面107a、鈍化層101b之一延伸表面107b、介電質層102a之一延伸表面107c及液體模塑物106之一延伸表面107d。在某些實施例中，凹槽108形成於基板101之延伸表面107a、鈍化層101b之延伸表面107b、介電質層102a之延伸表面107c或液體模塑物106之延伸表面107d上方。 在操作606中，安置一隔離層105以環繞半導體結構之基板101及RDL 102 (如圖6I中所展示)。在某些實施例中，操作606類似於操作506。在某些實施例中，在切割或形成凹槽108之後將隔離層105安置於半導體結構之側壁107上方。在某些實施例中，隔離層105安置於半導體結構中之每一者之側壁107上方。在某些實施例中，隔離層105安置於基板101之延伸表面107a、鈍化層101b之延伸表面107b、介電質層102a之延伸表面107c或液體模塑物106之延伸表面107d上方或與該等延伸表面介接。在某些實施例中，凹槽108由隔離層105密封且填充，如此在將隔離層105安置於側壁107上方之後使半導體結構之側壁107平滑。在某些實施例中，在安置隔離層105 (如圖6I中所展示)之後形成半導體結構200，其具有與如圖2中所展示之半導體結構200類似之組態。 在某些實施例中，接納或提供另一半導體結構300 (如圖6J中所展示)。在某些實施例中，半導體結構200安裝於另一半導體結構300上方且與另一半導體結構300接合。在某些實施例中，半導體結構200與半導體結構300電連接。在某些實施例中，半導體結構300包含一基板301及一接墊302。在某些實施例中，半導體結構200之導電凸塊103與半導體結構300之接墊302接合，使得基板101透過導電凸塊103及接墊302而與基板301電連接。 在本揭露中，一半導體結構包含安置於一半導體結構之一側壁上方之一隔離層。半導體結構在單粒化後經鋸切，且數個凹槽或裂縫在單粒化期間形成於側壁上方。側壁由隔離層覆蓋，使得凹槽由隔離層密封。此組態可最小化或防止凹槽朝向半導體結構之一中心部分之擴張。 在某些實施例中，一種半導體結構包含：一基板，其包含安置於該基板上方之一晶粒墊及安置於該基板上方且環繞該晶粒墊之一鈍化層；一重佈層(RDL)，其包含安置於該鈍化層上方之一介電質層及安置於該介電質層內且與該晶粒墊電連接之一互連結構；一導電凸塊，其安置於該互連結構上方且與該互連結構電連接；及一隔離層，其環繞該基板及該RDL。 在某些實施例中，該隔離層與該介電質層介接。該隔離層環繞該互連結構。在某些實施例中，該隔離層自該基板經由該鈍化層延伸至該介電質層。在某些實施例中，該隔離層與該半導體結構之一側壁介接，該側壁沿自該基板經由該鈍化層至該介電質層之一方向延伸。在某些實施例中，該半導體結構之該側壁包括該基板之一延伸表面、該鈍化層之平行於該基板之該延伸表面之一延伸表面及該介電質層之平行於該基板之該延伸表面之一延伸表面。在某些實施例中，該基板之該延伸表面與該鈍化層之該延伸表面耦合，且該鈍化層之該延伸表面與該介電質層之該延伸表面耦合。在某些實施例中，該隔離層包含聚合物、氮化物或氧化物。在某些實施例中，該隔離層具有約1 um至約100 um之一厚度。在某些實施例中，不存在安置於該隔離層上方之該導電凸塊或該互連結構。在某些實施例中，該半導體結構係一扇入裝置。在某些實施例中，該半導體結構進一步包含環繞該基板、該鈍化層或該介電質層之複數個凹槽。 在某些實施例中，一種半導體結構包含：一基板，其包含安置於該基板上方之一晶粒墊及安置於該基板上方且部分地覆蓋該晶粒墊之一鈍化層；一重佈層(RDL)，其包含安置於該鈍化層上方之一介電質層及安置於該介電質層內且與該晶粒墊電連接之一互連結構；及一導電凸塊，其安置於該互連結構上方且與該互連結構電連接，其中該半導體結構包含沿著該基板、該鈍化層及該介電質層延伸之一側壁，且一隔離層安置於該側壁上。 在某些實施例中，該隔離層環繞該基板、該鈍化層及該RDL。在某些實施例中，該半導體結構安裝於一第二基板上方，且該導電凸塊與該第二基板接合。在某些實施例中，該半導體結構進一步包含安置於該側壁之一部分上方之複數個凹槽，且該複數個凹槽與該隔離層介接。 在某些實施例中，一種製造一半導體結構之方法包含：接納一基板，該基板包含安置於該基板上方之一晶粒墊及安置於該基板上方且環繞該晶粒墊之一鈍化層；在該鈍化層上方形成一RDL，其中該RDL包含安置於該鈍化層上方之一介電質層及安置於該介電質層內且與該晶粒墊電連接之一互連結構；在該互連結構上方安置一導電凸塊；及安置一隔離層以環繞該基板及該RDL。 在某些實施例中，該半導體結構之一側壁藉由噴塗操作而塗覆有該隔離層。在某些實施例中，該方法進一步包含在該安置該隔離層之前，沿著該半導體結構之一側壁進行切割以在該半導體結構之該側壁之一部分上方形成複數個凹槽。在某些實施例中，該方法進一步包含將該半導體結構安裝於一第二基板上方，且將該導電凸塊與該第二基板接合。 前述內容概述數個實施例之構件，使得熟習此項技術者可較佳地理解本揭露之態樣。熟習此項技術者應瞭解，其可容易地將本揭露用作用於設計或修改其他程序及結構以實施與本文中所引入之實施例相同之目的及/或達成與本文中所引入之實施例相同之優點的一基礎。熟習此項技術者亦應認識到，此等等效構造並不背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下在本文中做出各種改變、替換及更改。
100‧‧‧半導體結構
101‧‧‧基板
101a‧‧‧晶粒墊
101b‧‧‧鈍化層
101c‧‧‧表面
102‧‧‧重佈層
102a‧‧‧介電質層
102b‧‧‧互連結構
103‧‧‧導電凸塊
104‧‧‧連接墊
105‧‧‧隔離層
105a‧‧‧頂部表面
106‧‧‧液體模塑物
107‧‧‧側壁
107a‧‧‧延伸表面
107b‧‧‧延伸表面
107c‧‧‧延伸表面
107d‧‧‧延伸表面
108‧‧‧凹槽
109‧‧‧切割道區
200‧‧‧半導體結構
300‧‧‧半導體結構
301‧‧‧基板
302‧‧‧接墊
當與附圖一起閱讀時，依據以下詳細說明最佳地理解本揭露之態樣。應強調，根據行業中之標準實踐，各種構件並未按比例繪製。事實上，為論述之清晰起見，可任意地增加或減小各種構件之尺寸。 圖1係根據本揭露之某些實施例之一半導體結構之一示意性剖面圖。 圖2係根據本揭露之某些實施例之一半導體結構之一示意性剖面圖。 圖3係根據本揭露之某些實施例之一半導體結構之一示意性剖面圖。 圖4係根據本揭露之某些實施例之一半導體結構之一示意性剖面圖。 圖5係根據本揭露之某些實施例之製造一半導體結構之一方法之一流程圖。 圖5A至圖5J係根據本揭露之某些實施例之藉由圖5之一方法製造一半導體結構之示意圖。 圖6係根據本揭露之某些實施例之製造一半導體結構之一方法之一流程圖。 圖6A至圖6J係根據本揭露之某些實施例之藉由圖6之一方法製造一半導體結構之示意圖。
100‧‧‧半導體結構
101‧‧‧基板
101a‧‧‧晶粒墊
101b‧‧‧鈍化層
101c‧‧‧表面
102‧‧‧重佈層
102a‧‧‧介電質層
102b‧‧‧互連結構
103‧‧‧導電凸塊
104‧‧‧連接墊
105‧‧‧隔離層
105a‧‧‧頂部表面
107‧‧‧側壁
107a‧‧‧延伸表面
107b‧‧‧延伸表面
107c‧‧‧延伸表面
108‧‧‧凹槽

Claims (10)

  1. 一種半導體結構，其包括： 一基板，其包括安置於該基板上方之一晶粒墊及安置於該基板上方且環繞該晶粒墊之一鈍化層； 一重佈層(RDL)，其包括安置於該鈍化層上方之一介電質層及安置於該介電質層內且與該晶粒墊電連接之一互連結構； 一導電凸塊，其安置於該互連結構上方且與該互連結構電連接；及 一隔離層，其環繞該基板及該RDL。
  2. 如請求項1之半導體結構，其中該隔離層與該介電質層介接，或環繞該互連結構，或自該基板經由該鈍化層延伸至該介電質層。
  3. 如請求項1之半導體結構，其中該隔離層包含聚合物、氮化物或氧化物，或具有約1 um至約100 um之一厚度。
  4. 如請求項1之半導體結構，其中不存在安置於該隔離層上方之該導電凸塊或該互連結構，或其中該半導體結構係一扇入裝置。
  5. 如請求項1之半導體結構，進一步包括環繞該基板、該鈍化層或該介電質層之複數個凹槽，或該隔離層與沿自該基板經由該鈍化層至該介電質層的一方向延伸之該半導體結構之一側壁介接，或其中該半導體結構之該側壁包括該基板之一延伸表面、該鈍化層之平行於該基板之該延伸表面之一延伸表面及該介電質層之平行於該基板之該延伸表面之一延伸表面。
  6. 一種半導體結構，其包括： 一基板，其包括安置於該基板上方之一晶粒墊及安置於該基板上方且部分地覆蓋該晶粒墊之一鈍化層； 一重佈層(RDL)，其包括安置於該鈍化層上方之一介電質層及安置於該介電質層內且與該晶粒墊電連接之一互連結構；及 一導電凸塊，其安置於該互連結構上方且與該互連結構電連接， 其中該半導體結構包含沿著該基板、該鈍化層及該介電質層延伸之一側壁，且一隔離層安置於該側壁上。
  7. 如請求項6之半導體結構，其中該隔離層環繞該基板、該鈍化層及該RDL，或其中該半導體結構安裝於一第二基板上方且該導電凸塊與該第二基板接合。
  8. 如請求項6之半導體結構，其進一步包括安置於該側壁之一部分上方之複數個凹槽，或該複數個凹槽與該隔離層介接。
  9. 一種製造一半導體結構之方法，其包括： 接納一基板，該基板包括安置於該基板上方之一晶粒墊及安置於該基板上方且環繞該晶粒墊之一鈍化層； 在該鈍化層上方形成一RDL，其中該RDL包含安置於該鈍化層上方之一介電質層及安置於該介電質層內且與該晶粒墊電連接之一互連結構； 在該互連結構上方安置一導電凸塊；及 安置一隔離層以環繞該基板及該RDL。
  10. 如請求項9之方法，其進一步包括在該安置該隔離層之前，沿著該半導體結構之一側壁進行切割以在該半導體結構之該側壁之一部分上方形成複數個凹槽，或進一步將該半導體結構安裝於一第二基板上方，且將該導電凸塊與該第二基板接合。
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