TW201729195A - 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置 - Google Patents

記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置 Download PDF

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Abstract

一種記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元。本方法包括：判斷初始地設定為基於第一程式化模式來程式化的第一實體抹除單元的第一磨耗數值是否與初始地設定為基於第二程式化模式來程式化的第二實體抹除單元的第二磨耗數值滿足一相對關係。倘若第一磨耗數值與第二磨耗數值不滿足所述相對關係時，從所述第二實體抹除單元之中選擇至少一第三實體抹除單元。本方法還包括：基於第一程式化模式程式化至少一第三實體抹除單元，以儲存從主機系統接收的第一資料至至少一第三實體抹除單元。

Description

記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
本發明是有關於一種記憶體管理方法，且特別是有關於用於可複寫式非揮發性記憶體模組的記憶體管理方法及使用此方法的記憶體控制電路單元與記憶體儲存裝置。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，特別適於可攜式電子產品，例如筆記型電腦。固態硬碟就是一種以快閃記憶體作為儲存媒體的記憶體儲存裝置。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。
一般來說，依據每個記憶胞可儲存的位元數，反及(NAND)型快閃記憶體可區分為單階儲存單元（Single Level Cell, SLC）NAND型快閃記憶體、多階儲存單元（Multi Level Cell, MLC）NAND型快閃記憶體與三階儲存單元（Trinary Level Cell, TLC）NAND型快閃記憶體。其中SLC NAND型快閃記憶體的每個記憶胞可儲存1個位元的資料（即，“1”與“0”），MLC NAND型快閃記憶體的每個記憶胞可儲存2個位元的資料（即，“11”、“10”、“01”與“00”）並且TLC NAND型快閃記憶體的每個記憶胞可儲存3個位元的資料（即，“111”、“110”、“101”、“100”、“011”、“010”、“001”與“000”）。以SLC NAND型快閃記憶體與MLC NAND型快閃記憶體為例，SLC NAND型快閃記憶體使用一組高低電壓以區分出兩種電荷值（即，“1”與“0”），而MLC NAND型快閃記憶體採用較高的電壓驅動，並通過不同級別的電壓記錄2個位元的資料，因此，MLC NAND型快閃記憶體之資料記錄的密度會比SLC NAND型快閃記憶體多一倍。
此外，由於SLC NAND型快閃記憶體結構簡單，其在寫入資料時電壓變化較小，所以壽命較長；而MLC NAND型快閃記憶體則為了增加記錄空間，其電壓區間較小且在寫入資料時電壓變化較頻繁，需要更多的循環冗餘校驗（Cyclic Redundancy Check , CRC）空間，因此MLC NAND型快閃記憶體在壽命方面僅約可承受1萬次的讀寫，遠低於SLC NAND型快閃記憶體的10萬次。綜合而言，SLC NAND型快閃記憶體在壽命和性能方面擁有獨特的優勢，不過容量較低且價格昂貴，而MLC NAND型快閃記憶體雖然在容量方面有優勢，但在速度和壽命方面卻存在先天的不足。為了能夠在不影響快閃記憶體效能的情況下有效降低成本，目前的做法傾向在可複寫式非揮發性記憶體中同時配置SLC與MLC(或TLC)兩種不同形態的區域，並利用較快速的SLC區域來記錄較重要、需要頻繁讀取的資訊與管理用的表格，利用較低成本的MLC區域來記錄一般的檔案資料，由此可兼顧快閃記憶體低成本高效能的需求。
由於對SLC區域與MLC區域之不同的使用行為會造成此兩個區域的磨損情況不同，因此，在經常發生斷電的記憶體儲存裝置中，由於常常需要更新資料與重建表格，因此會造成SLC區域的磨損程度升高；反之，在經常寫入大量隨機資料的記憶體儲存裝置中，則容易造成MLC區域的磨損程度升高，據此，當其中一個區域的壽命提前結束，則相當於記憶體儲存裝置之整體壽命的結束，且當其中一個區域的磨損特別嚴重時，更大幅縮短記憶體儲存裝置的整體壽命。以往在可複寫式非揮發性記憶體的管理中，僅會使用SLC區域來記錄上述較重要且需要頻繁讀取的資訊與表格，因此為了確保存放此些特定資訊與表格的SLC區域有足夠的空間可以運用，會預先配置出足夠大的空間給SLC區域，因而造成存放資料的MLC區域(或TLC區域)被壓縮。
本發明提供一種記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置，可改善因SLC區域與MLC區域之磨損情況不同所導致的記憶體儲存裝置之整體壽命的下降。
本發明的一範例實施例提供一種記憶體管理方法，其用於可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，其中所述實體抹除單元包括多個第一實體抹除單元與多個第二實體抹除單元，其中所述第一實體抹除單元被配置為基於第一程式化模式來程式化，其中所述第二實體抹除單元被初始地配置為基於第二程式化模式來程式化，其中所述資料程式化方法包括：從主機系統接收第一資料，且此第一資料欲被儲存至至少一第一邏輯單元；判斷所述第一實體抹除單元的第一磨耗數值是否與所述第二實體抹除單元的第二磨耗數值滿足一相對關係；倘若第一磨耗數值與第二磨耗數值不滿足所述相對關係時，從所述第二實體抹除單元之中選擇至少一第三實體抹除單元；以及基於第一程式化模式程式化至少一第三實體抹除單元，以儲存第一資料至至少一第三實體抹除單元，並且將至少一第一邏輯單元映射至至少一第三實體抹除單元。
在本發明的一範例實施例中，上述記憶體管理方法，更包括：倘若第一磨耗數值與第二磨耗數值滿足所述相對關係時，從所述第一實體抹除單元之中選擇至少一第四實體抹除單元；以及基於第一程式化模式程式化至少一第四實體抹除單元，以儲存第一資料至至少一第四實體抹除單元，並且將至少一第一邏輯單元映射至至少一第四實體抹除單元。
在本發明的一範例實施例中，上述記憶體管理方法，更包括：判斷至少一第一邏輯單元是否為使用頻繁的邏輯單元；以及在至少一第一邏輯單元為使用頻繁的邏輯單元時，執行判斷所述第一磨耗數值與所述第二磨耗數值是否滿足所述相對關係的步驟。
在本發明的一範例實施例中，上述判斷至少一第一邏輯單元是否為使用頻繁的邏輯單元的步驟包括：判斷至少一第一邏輯單元的使用次數值是否大於使用次數門檻值；以及當至少一第一邏輯單元的使用次數值大於使用次數門檻值時，將至少一第一邏輯單元設為使用頻繁的邏輯單元。
在本發明的一範例實施例中，上述記憶體管理方法，更包括：在所述至少一第三實體抹除單元被抹除後，配置所述至少一第三實體抹除單元基於第二程式化模式來程式化。
在本發明的一範例實施例中，上述相對關係為第一磨耗數值不大於第二磨耗數值。所述第一磨耗數值為所述第一實體抹除單元的抹除次數、讀取次數、程式化次數、錯誤更正碼的錯誤位元數與低密度奇偶校正碼總和的其中之一或其組合，且所述第二磨耗數值為所述第二實體抹除單元的抹除次數、讀取次數、程式化次數、錯誤更正碼的錯誤位元數與低密度奇偶校正碼總和的其中之一或其組合。
在本發明的一範例實施例中，上述第一磨耗數值為所述第一實體抹除單元的抹除次數，且所述第二磨耗數值為所述第二實體抹除單元的抹除次數。每一個第一實體抹除單元的第一最大抹除次數大於每一個第二實體抹除單元的第二最大抹除次數，且所述第一實體抹除單元的總數量小於所述第二實體抹除單元的總數量。所述記憶體管理方法更包括：為所述第一實體抹除單元記錄第一總抹除次數，以及為所述第二實體抹除單元的記錄第二總抹除次數；以及每當抹除所述第一實體抹除單元的至少其中之一時計數第一總抹除次數，且每當抹除第二實體抹除單元的至少其中之一時計數第二總抹除次數。
在本發明的一範例實施例中，上述判斷所述第一實體抹除單元的第一磨耗數值是否與所述第二實體抹除單元的第二磨耗數值滿足所述相對關係的步驟之前，更包括：根據所述第一最大抹除次數與所述第一實體抹除單元的總數量獲得所述第一實體抹除單元的第一最大總抹除次數；根據所述第二最大抹除次數與所述第二實體抹除單元的總數量獲得所述第二實體抹除單元的第二最大總抹除次數；根據所述第一最大總抹除次數與所述第二最大總抹除次數的比值獲得權重值；以及根據所述權重值將第一磨耗數值設為第一總抹除次數，以及將第二磨耗數值設為第二總抹除次數。
在本發明的一範例實施例中，上述判斷所述第一實體抹除單元的第一磨耗數值是否與所述第二實體抹除單元的第二磨耗數值滿足所述相對關係的步驟之前，更包括：根據所述第一總抹除次數與所述第一實體抹除單元的總數量獲得對應每一個第一實體抹除單元的第一平均抹除次數，且將第一磨耗數值設為第一平均抹除次數；以及根據所述第二總抹除次數與所述第二實體抹除單元的總數量獲得對應每一個第二實體抹除單元的第二平均抹除次數，且將第二磨耗數值設為第二平均抹除次數。
在本發明的一範例實施例中，若所述實體抹除單元中的一個記憶胞被基於所述第一程式化模式來程式化，則第一數目的位元資料被儲存至所述記憶胞，若所述記憶胞被基於所述第二程式化模式來程式化，則第二數目的位元資料被儲存至所述記憶胞，其中所述第一數目小於所述第二數目。
本發明的另一範例實施例提供一種記憶體控制電路單元，其用於控制可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，其中所述實體抹除單元包括多個第一實體抹除單元與多個第二實體抹除單元，其中所述第一實體抹除單元被配置為基於第一程式化模式來程式化，其中所述第二實體抹除單元被初始地配置為基於第二程式化模式來程式化，其中所述記憶體控制電路單元包括主機介面、記憶體介面及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面與所述記憶體介面，其中所述記憶體管理電路用以從所述主機系統接收第一資料，所述第一資料欲被儲存至至少一第一邏輯單元，其中所述記憶體管理電路更用以判斷所述第一實體抹除單元的第一磨耗數值是否與所述第二實體抹除單元的第二磨耗數值滿足一相對關係，其中倘若判定第一磨耗數值與第二磨耗數值不滿足所述相對關係時，記憶體管理電路更用以從所述第二實體抹除單元之中選擇至少一第三實體抹除單元，所述記憶體管理電路更用以發送第一寫入指令序列以指示基於第一程式化模式程式化至少一第三實體抹除單元，以儲存第一資料至至少一第三實體抹除單元，並且將至少一第一邏輯單元映射至至少一第三實體抹除單元。
在本發明的一範例實施例中，倘若判定第一磨耗數值與第二磨耗數值滿足所述相對關係時，所述記憶體管理電路更用以從所述第一實體抹除單元之中選擇至少一第四實體抹除單元，所述記憶體管理電路更用以發送第二寫入指令序列以指示基於第一程式化模式程式化至少一第四實體抹除單元，以儲存第一資料至至少一第四實體抹除單元，並且將至少一第一邏輯單元映射至至少一第四實體抹除單元。
在本發明的一範例實施例中，上述記憶體管理電路更用以判斷所述至少一第一邏輯單元是否為使用頻繁的邏輯單元，在判定所述至少一第一邏輯單元為使用頻繁的邏輯單元時，記憶體管理電路更用以執行判斷第一磨耗數值與第二磨耗數值是否滿足所述相對關係的操作。
在本發明的一範例實施例中，上述在斷至少一第一邏輯單元是否為使用頻繁的邏輯單元的操作中，所述記憶體管理電路更用以判斷至少一第一邏輯單元的使用次數值是否大於使用次數門檻值，其中當判定所述至少一第一邏輯單元的使用次數值大於使用次數門檻值時，所述記憶體管理電路更用以將至少一第一邏輯單元設為使用頻繁的邏輯單元。
在本發明的一範例實施例中，在所述至少一第三實體抹除單元被抹除後，所述記憶體管理電路更用以配置所述至少一第三實體抹除單元基於第二程式化模式來程式化。
在本發明的一範例實施例中，上述相對關係為第一磨耗數值不大於第二磨耗數值。所述第一磨耗數值為所述第一實體抹除單元的抹除次數、讀取次數、程式化次數、錯誤更正碼的錯誤位元數與低密度奇偶校正碼總和的其中之一或其組合，且所述第二磨耗數值為所述第二實體抹除單元的抹除次數、讀取次數、程式化次數、錯誤更正碼的錯誤位元數與低密度奇偶校正碼總和的其中之一或其組合。
在本發明的一範例實施例中，上述第一磨耗數值為所述第一實體抹除單元的抹除次數，且所述第二磨耗數值為所述第二實體抹除單元的抹除次數。每一個第一實體抹除單元的第一最大抹除次數大於每一個第二實體抹除單元的第二最大抹除次數，且所述第一實體抹除單元的總數量小於所述第二實體抹除單元的總數量。所述記憶體管理電路更用以為所述第一實體抹除單元記錄第一總抹除次數，以及為所述第二實體抹除單元的記錄一第二總抹除次數。所述記憶體管理電路更用以在抹除所述第一實體抹除單元的至少其中之一時計數所述第一總抹除次數，且在抹除所述第二實體抹除單元的至少其中之一時計數所述第二總抹除次數。
在本發明的一範例實施例中，上述在判斷所述第一實體抹除單元的第一磨耗數值是否與所述第二實體抹除單元的第二磨耗數值滿足所述相對關係的操作之前，所述記憶體管理電路更用以根據所述第一最大抹除次數與所述第一實體抹除單元的總數量獲得所述第一實體抹除單元的第一最大總抹除次數。所述記憶體管理電路更用以根據所述第二最大抹除次數與所述第二實體抹除單元的總數量獲得所述第二實體抹除單元的第二最大總抹除次數。其中所述記憶體管理電路更用以根據所述第一最大總抹除次數與所述第二最大總抹除次數的比值獲得一權重值，以及根據此權重值將第一磨耗數值設為第一總抹除次數，以及將第二磨耗數值設為第二總抹除次數。
在本發明的一範例實施例中，上述在判斷所述第一實體抹除單元的第一磨耗數值是否與所述第二實體抹除單元的第二磨耗數值滿足所述相對關係的操作之前，所述記憶體管理電路更用以根據所述第一總抹除次數與所述第一實體抹除單元的總數量獲得對應每一個第一實體抹除單元的第一平均抹除次數，且將第一磨耗數值設為第一平均抹除次數。所述記憶體管理電路更用以根據所述第二總抹除次數與所述第二實體抹除單元的總數量獲得對應每一個第二實體抹除單元的第二平均抹除次數，且將第二磨耗數值設為第二平均抹除次數。
在本發明的一範例實施例中，若所述實體抹除單元中的一個記憶胞被基於所述第一程式化模式來程式化，則第一數目的位元資料被儲存至所述記憶胞，若所述記憶胞被基於所述第二程式化模式來程式化，則第二數目的位元資料被儲存至所述記憶胞，其中所述第一數目小於所述第二數目。
本發明的另一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，其中所述實體抹除單元包括多個第一實體抹除單元與多個第二實體抹除單元，其中所述第一實體抹除單元被配置為基於第一程式化模式來程式化，其中所述第二實體抹除單元被初始地配置為基於第二程式化模式來程式化。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組，其中所述記憶體控制電路單元用以從所述主機系統接收第一資料，其中第一資料欲被儲存至至少一第一邏輯單元，其中所述記憶體控制電路單元更用以判斷所述第一實體抹除單元的第一磨耗數值是否與所述第二實體抹除單元的第二磨耗數值滿足一相對關係。倘若判定第一磨耗數值與第二磨耗數值不滿足所述相對關係時，所述記憶體控制電路單元更用以從所述第二實體抹除單元之中選擇至少一第三實體抹除單元，以及發送第一寫入指令序列以指示基於所述第一程式化模式程式化至少一第三實體抹除單元，以儲存第一資料至所述至少一第三實體抹除單元，並且將所述至少一第一邏輯單元映射至所述至少一第三實體抹除單元。
在本發明的一範例實施例中，倘若判定所述第一磨耗數值與所述第二磨耗數值滿足所述相對關係時，所述記憶體控制電路單元更用以從所述第一實體抹除單元之中選擇至少一第四實體抹除單元。所述記憶體控制電路單元更用以發送第二寫入指令序列以指示基於所述第一程式化模式程式化至少一第四實體抹除單元，以儲存第一資料至所述至少一第四實體抹除單元，並且將所述至少一第一邏輯單元映射至所述至少一第四實體抹除單元。
在本發明的一範例實施例中，上述記憶體控制電路單元更用以判斷所述至少一第一邏輯單元是否為使用頻繁的邏輯單元，且在判定所述至少一第一邏輯單元為使用頻繁的邏輯單元時，所述記憶體控制電路單元更用以執行判斷所述第一磨耗數值與所述第二磨耗數值是否滿足所述相對關係的操作。
在本發明的一範例實施例中，上述在判斷所述至少一第一邏輯單元是否為使用頻繁的邏輯單元的操作中，所述記憶體控制電路單元更用以判斷所述至少一第一邏輯單元的使用次數值是否大於使用次數門檻值，以及當判定所述至少一第一邏輯單元的使用次數值大於使用次數門檻值時，所述記憶體控制電路單元更用以將所述至少一第一邏輯單元設為使用頻繁的邏輯單元。
在本發明的一範例實施例中，在所述至少一第三實體抹除單元被抹除後，所述記憶體控制電路單元更用以配置所述至少一第三實體抹除單元基於第二程式化模式來程式化。
在本發明的一範例實施例中，上述相對關係為第一磨耗數值不大於第二磨耗數值。所述第一磨耗數值為所述第一實體抹除單元的抹除次數、讀取次數、程式化次數、錯誤更正碼的錯誤位元數與低密度奇偶校正碼總和的其中之一或其組合，且所述第二磨耗數值為所述第二實體抹除單元的抹除次數、讀取次數、程式化次數、錯誤更正碼的錯誤位元數與低密度奇偶校正碼總和的其中之一或其組合。
在本發明的一範例實施例中，上述第一磨耗數值為所述第一實體抹除單元的抹除次數，且所述第二磨耗數值為所述第二實體抹除單元的抹除次數。每一個第一實體抹除單元的第一最大抹除次數大於每一個第二實體抹除單元的第二最大抹除次數，且所述第一實體抹除單元的總數量小於所述第二實體抹除單元的總數量。所述記憶體控制電路單元更用以為所述第一實體抹除單元記錄第一總抹除次數，以及為所述第二實體抹除單元的記錄第二總抹除次數。所述記憶體控制電路單元更用以在抹除所述第一實體抹除單元的至少其中之一時計數第一總抹除次數，且在抹除所述第二實體抹除單元的至少其中之一時計數第二總抹除次數。
在本發明的一範例實施例中，上述在判斷所述第一實體抹除單元的第一磨耗數值是否與所述第二實體抹除單元的第二磨耗數值滿足所述相對關係的操作之前，所述記憶體控制電路單元更用以根據所述第一最大抹除次數與所述第一實體抹除單元的總數量獲得所述第一實體抹除單元的第一最大總抹除次數，以及根據所述第二最大抹除次數與所述第二實體抹除單元的總數量獲得所述第二實體抹除單元的第二最大總抹除次數。所述記憶體控制電路單元更用以根據所述第一最大總抹除次數與所述第二最大總抹除次數的比值獲得一權重值，以及根據所述權重值將第一磨耗數值設為第一總抹除次數，以及將第二磨耗數值設為第二總抹除次數。
在本發明的一範例實施例中，在判斷所述第一實體抹除單元的第一磨耗數值是否與所述第二實體抹除單元的第二磨耗數值滿足所述相對關係的操作之前，所述記憶體控制電路單元更用以根據所述第一總抹除次數與所述第一實體抹除單元的總數量獲得對應每一個第一實體抹除單元的第一平均抹除次數，且將所述第一磨耗數值設為所述第一平均抹除次數。以及，所述記憶體控制電路單元更用以根據所述第二總抹除次數與所述第二實體抹除單元的總數量獲得對應每一個第二實體抹除單元的第二平均抹除次數，且將第二磨耗數值設為第二平均抹除次數。
在本發明的一範例實施例中，若所述實體抹除單元中的一個記憶胞被基於所述第一程式化模式來程式化，則第一數目的位元資料被儲存至所述記憶胞，若所述記憶胞被基於所述第二程式化模式來程式化，則第二數目的位元資料被儲存至所述記憶胞，其中所述第一數目小於所述第二數目。
基於上述，本發明範例實施例是根據被配置為基於第一程式化模式來程式化的第一實體抹除單元的抹除次數與初始地配置為基於第二程式化模式來程式化的第二實體抹除單元的抹除次數來判斷第一實體抹除單元與第二實體抹除單元的磨損程度，以動態地決定要從第一實體抹除單元中或者第二實體抹除單元中選擇實體抹除單元來更新需要頻繁存取的資訊與管理用的表格，並且皆以第一程式化模式程式化來程式化從第一實體抹除單元中或者第二實體抹除單元中所選擇的實體抹除單元，以儲存需要頻繁存取的資訊與管理用的表格。如此一來，可使得第一實體抹除單元的磨損與第二實體抹除單元的磨損達到平衡狀態，進而有效地改善因SLC區域與MLC區域(或TLC區域)之磨損情況不同所導致的記憶體儲存裝置之整體壽命的下降。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded MMC, eMMC)341及/或嵌入式多晶片封裝儲存裝置(embedded Multi Chip Package, eMCP)342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、安全數位(Secure Digital, SD)介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、多晶片封裝(Multi-Chip Package)介面標準、多媒體儲存卡(Multi Media Card, MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card, eMMC)介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）介面標準、小型快閃(Compact Flash, CF)介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變臨界電壓的程序亦稱為“把資料寫入至記憶胞”或“程式化記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504及記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收程序等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元404還包括錯誤檢查與校正電路508、緩衝記憶體510與電源管理電路512。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正程序。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。
必須瞭解的是，必須瞭解的是，在此描述可複寫式非揮發性記憶體模組406之實體抹除單元的運作時，以“選擇”與“分組”等詞來操作實體抹除單元是邏輯上的概念。也就是說，可複寫式非揮發性記憶體模組406之實體抹除單元的實際位置並未更動，而是邏輯上對可複寫式非揮發性記憶體模組406的實體抹除單元進行操作。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞會組成一個或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一個記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一個記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
請參照圖6，記憶體管理電路502會將可複寫式非揮發性記憶體模組406的實體抹除單元610(0)~610(B)邏輯地分組為SLC區域601與MLC區域602。
記憶體管理電路502會配置邏輯單元612(0)~612(C)以映射SLC區域601之實體抹除單元610(0)~610(A)中的部分實體抹除單元，以及MLC區域602之實體抹除單元610(A+1)~ 610(B)中的部分實體抹除單元。例如，在本範例實施例中，主機系統11是透過邏輯位址(logical address, LA)來存取SLC區域601與MLC區域602中的資料，因此，邏輯單元612(0)~612(C)中的每一個邏輯單元是指一個邏輯位址。此外，邏輯單元612(0)~612(C)中的每一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。並且，邏輯單元612(0)~612(C)中的每一個邏輯單元可被映射至一或多個實體抹除單元。值得注意的是，在本發明範例實施例中，是以記憶體管理電路502將可複寫式非揮發性記憶體模組406的實體抹除單元610(0)~610(B)邏輯地分組為SLC區域601與MLC區域602的例子進行說明，然而，本發明並不限於此。例如，在另一範例實施例中，記憶體管理電路502亦可以是將可複寫式非揮發性記憶體模組406的實體抹除單元610(0)~610(B)邏輯地分組為SLC區域與TLC區域。
記憶體管理電路502會將邏輯單元與實體抹除單元之間的映射關係(亦稱為邏輯-實體映射關係)記錄於至少一邏輯-實體映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體映射表來執行對於記憶體儲存裝置10的資料存取。
在本範例實施例中，記憶體管理電路502會將屬於SLC區域601的實體抹除單元610(0)~610(A)(以下亦稱為第一實體抹除單元)配置為初始地(或者，僅能)基於某一程式化模式(以下亦稱為第一程式化模式)來程式化並且將屬於MLC區域602的實體抹除單元610(A+1)~610(B)(以下亦稱為第二實體抹除單元)初始地配置為基於另一程式化模式(以下亦稱為第二程式化模式)來程式化。一般來說，基於第一程式化模式來程式化記憶胞之程式化速度會高於基於第二程式化模式來程式化記憶胞之程式化速度。此外，基於第一程式化模式而被儲存之資料的可靠度也往往高於基於第二程式化模式而被儲存之資料的可靠度。
在本範例實施例中，第一程式化模式是指單層記憶胞(single layer memory cell, SLC)模式、下實體程式化(lower physical programming)模式、混合程式化(mixture programming)模式及少層記憶胞(less layer memory cell)模式的其中之一。在單層記憶胞模式中，一個記憶胞只儲存一個位元的資料。在下實體程式化模式中，只有下實體程式化單元會被程式化，而此下實體程式化單元所對應之上實體程式化單元可不被程式化。在混合程式化模式中，有效資料(或，真實資料)會被程式化於下實體程式化單元中，而同時虛擬資料(dummy data)會被程式化至儲存有效資料之下實體程式化單元所對應的上實體程式化單元中。在少層記憶胞模式中，一個記憶胞儲存一第一數目之位元的資料。例如，此第一數目可設為“1”。
在本範例實施例中，第二程式化模式是指多階記憶胞(MLC)程式化模式、複數階(TLC)記憶胞程式化模式或類似模式。在第二程式化模式中，一個記憶胞儲存有一第二數目之位元的資料，其中此第二數目等於或大於“2”。例如，此第二數目可設為2或3。在另一範例實施例中，上述第一程式化模式中的第一數目與第二程式化模式中的第二數目皆可以是其他數目，只要滿足第二數目大於第一數目即可。
圖7是根據本發明的一範例實施例所繪示的記憶胞之臨界電壓分布的示意圖。
請參照圖7，在本範例實施例中，若基於第一程式化模式來程式化多個記憶胞，則程式化後的記憶胞之臨界電壓分布可能會包括分佈701與702。例如，若某一個記憶胞被程式化以儲存位元“0”，則此記憶胞的臨界電壓會屬於分佈701；若某一個記憶胞被程式化以儲存位元“1”，則此記憶胞的臨界電壓會屬於分佈702。然而，在另一範例實施例中，臨界電壓屬於分佈701的記憶胞也可以是被用以儲存位元“1”，並且臨界電壓屬於分佈702的記憶胞也可以是被用以儲存位元“0”。此外，若基於第二程式化模式來程式化多個記憶胞，則程式化後的記憶胞之臨界電壓分布可能會包括分佈711~714或者721~728。
在第二數目是“2”的範例實施例中，若某一個記憶胞被程式化以儲存位元“00”，則此記憶胞的臨界電壓會屬於分佈711；若某一個記憶胞被程式化以儲存位元“01”，則此記憶胞的臨界電壓會屬於分佈712；若某一個記憶胞被程式化以儲存位元“10”，則此記憶胞的臨界電壓會屬於分佈713；若某一個記憶胞被程式化以儲存位元“11”，則此記憶胞的臨界電壓會屬於分佈714。然而，在另一範例實施例中，臨界電壓屬於分佈711~714的記憶胞也可以分別用以儲存位元“11”、“10”、“01”及“00”或者其他位元總數為“2”的位元值。
在第二數目是“3”的範例實施例中，屬於分佈721~728的記憶胞分別用以儲存位元“000”、“001”、“010”、“011”、“100”、“101”、“110”及“111”。然而，在另一範例實施例中，屬於分佈721~728的記憶胞也可以分別用以儲存位元“111”、“110”、“101”、“100”、“011”、“010”、“001”及“000”或者其他位元總數為“3”的位元值。
為了說明方便，在以下範例實施例中，是以每一個記憶胞儲存“1”個位元之資料的少層記憶胞模式來作為第一程式化模式之範例，並且以每一個記憶胞儲存有“2”或“3”個位元之資料的程式化模式來作為第二程式化模式之範例。但是，在其他範例實施例中，只要滿足上述條件的第一程式化模式與第二程式化模式皆可以被採用。此外，為了更清楚地描述本發明之記憶體管理電路502執行記憶體管理方法的運作，以下將參照圖8、圖9與圖10A~圖10C以數個範例來進行說明。圖8~圖9是根據不同的範例實施例所繪示之記憶體控制電路單元(或記憶體管理電路)執行記憶體管理方法的範例流程圖。圖10A~圖10C是根據本發明範例實施例所繪示之記憶體控制電路單元(或記憶體管理電路)執行記憶體管理方法的範例示意圖。
請先參照圖8與圖10A，首先，如上所述，在步驟S801中，記憶體管理電路502會初始地配置第一實體抹除單元基於第一程式化模式來程式化，以及第二實體抹除單元基於第二程式化模式來程式化，例如，將屬於SLC區域601的第一實體抹除單元610(0)~610(A)配置為初始地基於第一程式化模式來程式化並且將屬於MLC區域602的第二實體抹除單元610(A+1)~610(B)初始地配置為基於第二程式化模式來程式化。
接著，在步驟S803中，當主機系統11欲儲存資料時，主機系統11會發送寫入指令至記憶體儲存裝置10。此寫入指令會指示將資料儲存至某一個邏輯單元(亦稱為至少一第一邏輯單元)，而儲存至此至少一第一邏輯單元的資料(亦稱為第一資料1000)會被視為是屬於此至少一第一邏輯單元的資料。換言之，記憶體管理電路502會從主機系統11接收此第一資料1000。
在步驟S805中，記憶體管理電路502會判斷第一實體抹除單元610(0)~610(A)的磨耗數值(亦稱為第一磨耗數值)是否與第二實體抹除單元610(A+1)~610(B)的磨耗數值(亦稱為第二磨耗數值)滿足一相對關係。在此，相對關係指的是第一磨耗數值不大於第二磨耗數值的情況，或者第一磨耗數值小於或等於第二磨耗數值的情況。換言之，記憶體管理電路502是判斷第一實體抹除單元610(0)~610(A)的第一磨耗數值是否非大於第二實體抹除單元610(A+1)~610(B)的第二磨耗數值。然而，本發明並不加以限制相對關係的定義，例如，再另一範例實施例中，相對關係亦可以是第一磨耗數值大於第二磨耗數值的情況。
第一實體抹除單元與第二實體抹除單元各自的磨耗數值用以作為兩者之間的磨耗程度的比較，以下將以第一磨耗數值為第一實體抹除單元的抹除次數，且第二磨耗數值為第二實體抹除單元的抹除次數的範例進行說明。值得注意的是，本發明並不欲限制磨耗數值的類型，例如，上述第一實體抹除單元的第一磨耗數值可以是第一實體抹除單元的抹除次數、讀取次數、程式化次數、錯誤更正碼的錯誤位元數與低密度奇偶校正碼總和的其中之一或其組合，而第二磨耗數值為第二實體抹除單元的抹除次數、讀取次數、程式化次數、錯誤更正碼的錯誤位元數與低密度奇偶校正碼總和的其中之一或其組合。也就是說，磨耗數值可以是任何可用以判斷磨損程度的依據。
在本範例實施例中，記憶體管理電路502會為第一實體抹除單元記錄對應的總抹除次數(亦稱為第一總抹除次數)，以及為第二實體抹除單元的記錄對應的總抹除次數(亦稱為第二總抹除次數)。具體而言，每一實體抹除單元610(0)~610(B)的抹除次數是有限的，在此以配置為基於第一程式化模式來程式化的SLC區域601與初始地配置為基於第二程式化模式來程式化的MLC區域602為例來說明記錄抹除次數的方法。由於MLC區域602之資料記錄的密度比SLC區域601多一倍，因此，MLC區域602的每一個第二實體抹除單元610(A+1)~610(B)平均會在抹除1萬次(亦稱為第一最大抹除次數)之後就會損壞，而SLC區域601的每一個第一實體抹除單元610(0)~610(A)則平均是在抹除10萬次(亦稱為第二最大抹除次數)之後才會損壞，並且當實體抹除單元磨損導致儲存容量之部分容量損失或性能明顯退化時，會造成使用者所儲存的資料遺失或無法儲存資料等不利影響。特別是，實體抹除單元的磨損係取決於每一實體抹除單元中被程式化或抹除的次數。也就是說，若一實體抹除單元僅被程式化(或者寫入)一次，爾後未被再次程式化時，此實體抹除單元的磨損程度將相對地低。反之，若一個實體抹除單元被重複地程式化與抹除時，則此實體抹除單元的磨損程度就會相對地高。例如，當可複寫式非揮發性記憶體模組406的第一實體抹除單元610(0)~610(A)中的一個實體抹除單元被抹除時，記憶體管理電路502會將對應第一實體抹除單元610(0)~610(A)的第一總抹除次數加1，而當可複寫式非揮發性記憶體模組406的第二實體抹除單元610(A+1)~610(B)中的一個實體抹除單元被抹除時，記憶體管理電路502會將對應第二實體抹除單元610(A+1)~610(B)的第二總抹除次數加1。例如，第一總抹除次數與第二總抹除次數可被記錄於一抹除次數表中或者其所對應的實體抹除單元中。一般而言，根據SLC區域601之壽命長、速度快、容量低與價格貴的特性，以及MLC區域602之容量大與價格低的特性，通常會將可複寫式非揮發性記憶體模組406之容量的8%~9%劃分為SLC區域601，而其餘的91%~92%劃分為MLC區域602。據此，每一個第一實體抹除單元的第一最大抹除次數(例如，1萬次)會大於每一個第二實體抹除單元的第二最大抹除次數(例如，10萬次)，且第一實體抹除單元的總數量會小於第二實體抹除單元的總數量。
由於每一個第一實體抹除單之第一最大抹除次數與每一個第二實體抹除單元之第二最大抹除次數的不同，會造成記憶體管理電路502判斷對應第一實體抹除單元的抹除次數是否大於對應第二實體抹除單元的抹除次數之判斷基準的不同。因此，在本範例實施例中，記憶體管理電路502會根據一個權重值對第一實體抹除單元的抹除次數(即，第一磨耗數值)或第二實體抹除單元的抹除次數(即，第二磨耗數值)進行加權運算，再根據加權後的結果比較(即，第一磨耗數值)與第二磨耗數值兩者之間的大小。所述權重值用以使得對應第一實體抹除單元的抹除次數與對應第二實體抹除單元的抹除次數在對等的基礎上進行比較。例如，所述權重值可以是根據記憶體儲存裝置10出廠時的技術規格來設定，亦可以是根據記憶體儲存裝置10之可複寫式非揮發性記憶體模組406的配置結構而被設定。
具體而言，在判斷第一實體抹除單元的第一磨耗數值是否與第二實體抹除單元的第二磨耗數值滿足相對關係的步驟之前，記憶體管理電路502會先根據第一最大抹除次數與第一實體抹除單元的總數量計算對應第一實體抹除單元的最大總抹除次數(亦稱為第一最大總抹除次數)，以及根據第二最大抹除次數與第二實體抹除單元的總數量計算對應第二實體抹除單元的最大總抹除次數(亦稱為第二最大總抹除次數)，以獲得所述權重值。在第一最大抹除次數與第二最大抹除次數分別為1萬次與10萬次，且第一實體抹除單元的總數量與第二實體抹除單元的總數量分別為60個與100個的例子中，第一最大總抹除次數即為60萬次(即，1萬次*60個)，而第二最大總抹除次數即為1000萬次，據此，記憶體管理電路502會根據第一最大總抹除次數(即，60萬次)與第二最大總抹除次數(即，1000萬次)的比值獲得所述權重值大約為“16.7”(即，1000萬次/60萬次)。在此假設，上述記憶體管理電路502所記錄的第一總抹除次數與所記錄的第二總抹除次數分別為50萬次與60萬次，則記憶體管理電路502接著會將第一磨耗數值設為第一總抹除次數(即，50萬次)乘上權重值(即，16.7)所獲得的次數(即，833萬次)，以及直接將第二磨耗數值設為第二總抹除次數(即，60萬)。之後，記憶體管理電路502即可根據第一磨耗數值(即，833萬次)與第二磨耗數值(即，60萬)，在對等的基礎上進行判斷第一實體抹除單元的抹損程度是否大於第二實體抹除單元的抹損程度的操作。
值得注意的是，本發明並不加以限制記錄抹除次數以判斷第一實體抹除單元的抹損程度是否大於第二實體抹除單元的抹損程度的方法。例如，在另一範例實施例中，記憶體管理電路502是計算對應每一個第一實體抹除單元的平均抹除次數(亦稱為第一平均抹除次數)，以及對應每一個第二實體抹除單元的平均抹除次數(亦稱為第二平均抹除次數)以使得對應第一實體抹除單元的抹除次數與對應第二實體抹除單元的抹除次數在對等的基礎上進行比較。例如，在所記錄的第一總抹除次數與所記錄的第二總抹除次數分別為50萬次與60萬次，且第一實體抹除單元的總數量與第二實體抹除單元的總數量分別為60個與100個的例子中，第一平均抹除次數即為8333次(即，50萬次/60個)，而第二平均抹除次數即為600次(即，60萬次/1000個)。因此，記憶體管理電路502會將第一磨耗數值設為第一平均抹除次數，以及將第二磨耗數值設為第二平均抹除次數，並進行判斷第一實體抹除單元的抹損程度是否大於第二實體抹除單元的抹損程度的操作。
在上述範例實施例中，所獲得的第一磨耗數值(即，833萬次或8333次)大於所獲得的第二磨耗數值(即，60萬次或600次)，亦即，記憶體管理電路502判定第一磨耗數值與第二磨耗數值不滿足所述相對關係，換言之，記憶體管理電路502是判定MLC區域602的磨損程度較SLC區域601的磨損程度低，因此，記憶體管理電路502會在步驟S807中，從磨損程度較低的MLC區域602的第二實體抹除單元602之中選擇至少一實體抹除單元(亦稱為第三實體抹除單元)來寫入所接收的第一資料1000。如圖10A所示，主機系統11所發送的寫入指令指示將第一資料1000儲存至第一邏輯單元612(0)~612(1)，而記憶體管理電路502選擇第二實體抹除單元602中的第三實體抹除單元610(A+1)~610(A+2)來寫入所接收的第一資料1000。
接著，在步驟S809中，記憶體管理電路502會基於第一程式化模式程式化原先初始地配置為基於第二程式化模式來程式化的第二實體抹除單元中的第三實體抹除單元610(A+1)~610(A+2) 。在本範例實施例中，由於在第一程式化模式的下實體程式化模式中，只有下實體程式化單元1002會被程式化，而此下實體程式化單元1002所對應之上實體程式化單元1004可不被程式化，因此，記憶體管理電路502是將第一資料1000依序寫入第三實體抹除單元610(A+1)~610(A+2)的下實體程式化單元1002，並且將第一邏輯單元612(0)~612(1)映射至第三實體抹除單元610(A+1)~610(A+2)的下實體程式化單元1002。
之後，在步驟S811中，倘若對應第一邏輯單元612(0)~612(1)的第一資料被更新，且第三實體抹除單元610(A+1)~610(A+2)被抹除後，記憶體管理電路502會將已被配置為基於第一程式化模式來程式化的第三實體抹除單元610(A+1)~610(A+2)歸類為屬於MLC區域602的第二實體抹除單元，並且將實體抹除單元610(A+1)~610(A+2)重新配置為原先所配置的基於第二程式化模式來程式化的實體抹除單元。
請參照圖8與圖10B，假設在另一範例實施例中，於步驟S805中判斷所獲得的第一磨耗數值非大於所獲得的第二磨耗數值，亦即，記憶體管理電路502判定第一磨耗數值與第二磨耗數值滿足所述相對關係，換言之， SLC區域601的磨損程度較MLC區域602的磨損程度低，因此，記憶體管理電路502會在步驟S813中，從磨損程度較低的SLC區域601的第一實體抹除單元之中選擇至少一實體抹除單元(亦稱為第四實體抹除單元)來寫入所接收的第一資料1000。如圖10B所示，主機系統11所發送的寫入指令指示將第一資料1000儲存至第一邏輯單元612(0)~612(1)，而記憶體管理電路502選擇第一實體抹除單元601中的第四實體抹除單元610(0)~610(1)來寫入所接收的第一資料1000。
接著，在步驟S815中，記憶體管理電路502會基於第一程式化模式程式化原先配置為基於第一程式化模式來程式化的第一實體抹除單元中的第四實體抹除單元610(0)~610(1)，並且將第一邏輯單元612(0)~612(1)映射至第四實體抹除單元610(0)~610(1)。
之後，在步驟S817中，倘若對應第一邏輯單元612(0)~612(1)的第一資料1000被更新，且第四實體抹除單元610(0)~610(1)被抹除後，記憶體管理電路502仍是將被配置為基於第一程式化模式來程式化的第四實體抹除單元610(0)~610(1)歸類為屬於SLC區域601的第一實體抹除單元，亦即，實體抹除單元610(0)~610(1)並未改變其原先的配置，仍是被配置為基於第一程式化模式來程式化的實體抹除單元。
圖9所示的範例實施例是類似於圖8所示的範例實施例，不同之處在於，圖9之範例實施例是在主機系統11所寫入的第一資料所欲儲存之第一邏輯單元為使用頻繁的邏輯單元時，記憶體管理電路502才會執行判斷第一磨耗數值與第二磨耗數值是否大滿足所述相對關係的步驟。在此，判斷所述第一邏輯單元是否為使用頻繁的邏輯單元的目的在於，確認主機系統11所寫入的第一資料是否為需要頻繁存取的資訊或特定之管理用的表格。也就是說，圖9之範例實施例僅有在主機系統11所寫入的資料為需要頻繁存取的資訊或特定之管理用的表格時，才會進行比較兩區塊之磨損程度的操作以從SLC區域601與MLC區域602中選擇的磨損程度較低的區域來寫入上述資料。
請參照圖9與圖10C，其中步驟S901與步驟S903是相同於圖8之步驟S801與步驟S803，在此不再重述。在記憶體管理電路502接收欲被儲存至至少一第一邏輯單元的第一資料之後，記憶體管理電路502會進一步的在步驟S904中，判斷所述至少一第一邏輯單元是否為使用頻繁的邏輯單元。具體而言，記憶體管理電路502會記錄每一邏輯單元的使用次數值以判斷此使用次數值是否大於使用次數門檻值，例如，在記憶體儲存裝置10運作期間記錄主機系統11於每一邏輯單元中下達寫入指令的次數作為使用次數值。類似地，使用次數值可被記錄於一使用計數表中，並且在記憶體儲存裝置10運作時，記憶體管理電路502會將使用計數表載入至緩衝記憶體510以進行讀取與更新。在此，使用次數門檻值是由記憶體儲存裝置設計人員於出廠時即完成設定，也就是說，使用次數門檻值是記憶體儲存裝置設計上的選擇，不同的需求可做相對應的調整及最佳化。此外，本發明並不加以限制確定所寫入之資料是否為頻繁存取的特定資料的方法或者判斷所述至少一第一邏輯單元是否為使用頻繁的邏輯單元的方法，例如，在另一範例實施例中，記憶體管理電路502可根據所接收之資料的類型、大小或格式直接判斷其是否為需要頻繁存取的資訊或特定之管理用的表格。在本發明又一範例實施例中，記憶體管理電路502是藉由計數每一邏輯單元的連續使用次數，並判斷一邏輯單元的連續使用次數是否達到連續使用次數門檻值，由此來決定此邏輯單元是否為使用頻繁的邏輯單元；或者記憶體管理電路502是在一預定時間內判斷一邏輯單元的使用次數是否達到一預定門檻值，來決定此邏輯單元是否為使用頻繁的邏輯單元。
在上述至少一第一邏輯單元的使用次數值大於使用次數門檻值時，記憶體管理電路502會判斷此至少一第一邏輯單元為使用頻繁的邏輯單元，並進行步驟S905~S917之平衡SLC區域601之抹損程度與MLC區域602之抹損程度的操作，以使得磨損特別嚴重的區域能夠趨緩，進而讓SLC區域601的實體抹除單元的磨損與MLC區域602的實體抹除單元的磨損達到平衡狀態。類似地，由於圖9的步驟S905~S917相同於圖8的步驟S805~S817，因此不再重述。
特別是，在步驟S904中，倘若記憶體管理電路502判斷至少一第一邏輯單元非為使用頻繁的邏輯單元時，記憶體管理電路502會進行一般的寫入操作，並使用容量較大之MLC區域602的實體抹除單元來記錄所接收之一般的檔案資料。例如，在步驟S919中，記憶體管理電路502會從MLC區域602的第二實體抹除單元602之中選擇至少一實體抹除單元(亦稱為第五實體抹除單元)來寫入所接收的第一資料1000。如圖10C所示，主機系統11所發送的寫入指令指示將第一資料1000儲存至第一邏輯單元612(0)~612(1)，而記憶體管理電路502選擇第二實體抹除單元602中的第五實體抹除單元610(A+1)來寫入所接收的第一資料1000。
接著，在步驟S921中，記憶體管理電路502會基於第二程式化模式程式化原先即初始地配置為基於第二程式化模式來程式化的第二實體抹除單元中的第五實體抹除單元610(A+1)，並且將第一邏輯單元612(0)~612(1)映射至第五實體抹除單元610(A+1)。值得注意的是，在本範例實施例中，由於在第二程式化模式的多階記憶胞(MLC)程式化模式中，下實體程式化單元1002與上實體程式化單元1004皆會被用來儲存資料，並且當使用第二程式化模式來寫入資料時，記憶體管理電路502會對一個實體抹除單元的下實體程式化單元1002與上實體程式化單元1004執行程式化操作，因此，記憶體管理電路502是將第一資料1000依序寫入第五實體抹除單元610(A+1)的下實體程式化單元1002與上實體程式化單元1004，並且將第一邏輯單元612(0)~612(1)映射至第五實體抹除單元610(A+1)的下實體程式化單元1002與上實體程式化單元1004。
之後，在步驟S923中，倘若對應第一邏輯單元612(0)~612(1)的第一資料被更新，且第五實體抹除單元610(A+1)被抹除後，記憶體管理電路502會將第五實體抹除單元610(A+1)歸類為屬於MLC區域602的第二實體抹除單元，且不更動實體抹除單元610(A+1)的配置，亦即，其仍為基於第二程式化模式來程式化的實體抹除單元。如此一來，藉由頻繁存取的特定資料來平衡SLC區域601中的第一實體抹除單元與MLC區域602中的第二實體抹除單元的抹損程度，不僅達到更快的讀寫速度，更有效地使得第一實體抹除單元的磨損與第二實體抹除單元的磨損達到平衡狀態，進而有效地改善因SLC區域與MLC區域(或TLC區域)之磨損情況不同所導致的記憶體儲存裝置之整體壽命的下降。
圖11是根據本發明的範例實施例所繪示的記憶體管理方法的流程圖。
請參照圖11，在步驟S1101中，記憶體管理電路502會初始地配置第一實體抹除單元基於第一程式化模式來程式化，以及第二實體抹除單元基於第二程式化模式來程式化。
在步驟S1103中，記憶體管理電路502從主機系統11接收第一資料，且此第一資料欲被儲存至至少一第一邏輯單元。
在步驟S1105中，記憶體管理電路502會判斷第一實體抹除單元的第一磨耗數值是否與第二實體抹除單元的第二磨耗數值滿足一相對關係。
倘若第一磨耗數值與第二磨耗數值不滿足所述相對關係時，在步驟S1107中，記憶體管理電路502會從所述第二實體抹除單元之中選擇至少一第三實體抹除單元。
接著，在步驟S1107中，記憶體管理電路502會基於第一程式化模式程式化至少一第三實體抹除單元，並且將至少一第一邏輯單元映射至至少一第三實體抹除單元。
然而，圖11中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖11中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖11的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明範例實施例的記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置藉由判斷被配置為基於第一程式化模式來程式化的第一實體抹除單元與初始地配置為基於第二程式化模式來程式化的第二實體抹除單元的磨損程度，以動態地從第一實體抹除單元中或者第二實體抹除單元中選擇磨損程度較低的實體抹除單元來更新或寫入資料，並且皆以第一程式化模式程式化來程式化從第一實體抹除單元中或者第二實體抹除單元中所選擇的實體抹除單元，由此使得第一實體抹除單元的磨損與第二實體抹除單元的磨損達到平衡狀態，且有效地改善因SLC區域與MLC區域(或TLC區域)之磨損情況不同所導致的記憶體儲存裝置之整體壽命的下降。此外，藉由本範例實施例之利用頻繁存取的特定資料來平衡SLC區域與MLC區域(或TLC區域)之抹損程度的方法，不僅提升記憶體儲存裝置整體的讀寫速度，更在兼顧存放資料的MLC區域(或TLC區域)不被壓縮的情況下，確保存放特定資訊與表格的SLC區域也有足夠的空間可以運用。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、30‧‧‧記憶體儲存裝置
11、31‧‧‧主機系統
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體
113‧‧‧唯讀記憶體
114‧‧‧資料傳輸介面
12‧‧‧輸入/輸出(I/O)裝置
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧錯誤檢查與校正電路
510‧‧‧緩衝記憶體
512‧‧‧電源管理電路
601‧‧‧SLC區域
602‧‧‧MLC區域
610(0)~610(B)‧‧‧實體抹除單元
612(0)~612(C)‧‧‧邏輯單元
701、702、711~714、721~728‧‧‧分佈
1000‧‧‧第一資料
1002‧‧‧下實體程式化單元
1004‧‧‧上實體程式化單元
S801‧‧‧步驟(初始地配置所述第一實體抹除單元基於第一程式化模式來程式化，以及所述第二實體抹除單元基於第二程式化模式來程式化)
S803‧‧‧步驟(從主機系統接收第一資料，且所述第一資料欲被儲存至至少一第一邏輯單元)
S805‧‧‧步驟(判斷所述第一實體抹除單元的第一磨耗數值是否與所述第二實體抹除單元的第二磨耗數值滿足一相對關係)
S807‧‧‧步驟(從所述第二實體抹除單元之中選擇至少一第三實體抹除單元)
S809‧‧‧步驟(基於第一程式化模式程式化至少一第三實體抹除單元，以儲存第一資料至至少一第三實體抹除單元，並且將至少一第一邏輯單元映射至至少一第三實體抹除單元)
S811‧‧‧步驟(在至少一第三實體抹除單元被抹除後，配置至少一第三實體抹除單元基於第二程式化模式來程式化)
S813‧‧‧步驟(從所述第一實體抹除單元之中選擇至少一第四實體抹除單元)
S815‧‧‧步驟(基於第一程式化模式程式化至少一第四實體抹除單元，以儲存第一資料至至少一第四實體抹除單元，並且將至少一第一邏輯單元映射至至少一第四實體抹除單元)
S817‧‧‧步驟(在至少一第四實體抹除單元被抹除後，配置至少一第四實體抹除單元基於第一程式化模式來程式化)
S901‧‧‧步驟(初始地配置所述第一實體抹除單元基於第一程式化模式來程式化，以及所述第二實體抹除單元基於第二程式化模式來程式化)
S903‧‧‧步驟(從主機系統接收第一資料，且所述第一資料欲被儲存至至少一第一邏輯單元)
S904‧‧‧步驟(判斷至少一第一邏輯單元是否為使用頻繁的邏輯單元)
S905‧‧‧步驟(判斷所述第一實體抹除單元的第一磨耗數值是否與所述第二實體抹除單元的第二磨耗數值滿足一相對關係)
S907‧‧‧步驟(從所述第二實體抹除單元之中選擇至少一第三實體抹除單元)
S909‧‧‧步驟(基於第一程式化模式程式化至少一第三實體抹除單元，以儲存第一資料至至少一第三實體抹除單元，並且將至少一第一邏輯單元映射至至少一第三實體抹除單元)
S911‧‧‧步驟(在至少一第三實體抹除單元被抹除後，配置至少一第三實體抹除單元基於第二程式化模式來程式化)
S913‧‧‧步驟(從所述第一實體抹除單元之中選擇至少一第四實體抹除單元)
S915‧‧‧步驟(基於第一程式化模式程式化至少一第四實體抹除單元，以儲存第一資料至至少一第四實體抹除單元，並且將至少一第一邏輯單元映射至至少一第四實體抹除單元)
S917‧‧‧步驟(在至少一第四實體抹除單元被抹除後，配置至少一第四實體抹除單元基於第一程式化模式來程式化)
S919‧‧‧步驟(從所述第二實體抹除單元之中選擇至少一第五實體抹除單元)
S921‧‧‧步驟(基於第二程式化模式程式化至少一第五實體抹除單元，以儲存第一資料至至少一第五實體抹除單元，並且將至少一第一邏輯單元映射至至少一第五實體抹除單元)
S923‧‧‧步驟(在至少一第五實體抹除單元被抹除後，配置至少一第五實體抹除單元基於第二程式化模式來程式化)
S1101‧‧‧步驟(初始地配置所述第一實體抹除單元基於第一程式化模式來程式化，以及所述第二實體抹除單元基於第二程式化模式來程式化)
S1103‧‧‧步驟(從主機系統接收第一資料，且所述第一資料欲被儲存至至少一第一邏輯單元)
S1105‧‧‧步驟(判斷所述第一實體抹除單元的第一磨耗數值是否與所述第二實體抹除單元的第二磨耗數值滿足一相對關係)
S1107‧‧‧步驟(倘若所述第一磨耗數值與所述第二磨耗數值不滿足所述相對關係時，從所述第二實體抹除單元之中選擇至少一第三實體抹除單元)
S1109‧‧‧步驟(基於第一程式化模式程式化至少一第三實體抹除單元，以儲存第一資料至至少一第三實體抹除單元，並且將至少一第一邏輯單元映射至至少一第三實體抹除單元)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的記憶胞之臨界電壓分布的示意圖。 圖8是根據本發明的一範例實施例所繪示之記憶體控制電路單元(或記憶體管理電路)執行記憶體管理方法的範例流程圖。 圖9是根據本發明的另一範例實施例所繪示之記憶體控制電路單元(或記憶體管理電路)執行記憶體管理方法的範例流程圖。 圖10A~圖10C是根據本發明範例實施例所繪示之記憶體控制電路單元(或記憶體管理電路)執行記憶體管理方法的範例示意圖。 圖11是根據本發明的範例實施例所繪示的記憶體管理方法的流程圖。
S1101‧‧‧步驟(初始地配置所述第一實體抹除單元基於第一程式化模式來程式化，以及所述第二實體抹除單元基於第二程式化模式來程式化)
S1103‧‧‧步驟(從主機系統接收第一資料，且所述第一資料欲被儲存至至少一第一邏輯單元)
S1105‧‧‧步驟(判斷所述第一實體抹除單元的第一磨耗數值是否與所述第二實體抹除單元的第二磨耗數值滿足一相對關係)
S1107‧‧‧步驟(倘若所述第一磨耗數值與所述第二磨耗數值不滿足所述相對關係時，從所述第二實體抹除單元之中選擇至少一第三實體抹除單元)
S1109‧‧‧步驟(基於第一程式化模式程式化至少一第三實體抹除單元，以儲存第一資料至至少一第三實體抹除單元，並且將至少一第一邏輯單元映射至至少一第三實體抹除單元)

Claims (30)

  1. 一種記憶體管理方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有多個實體抹除單元，其中該些實體抹除單元包括多個第一實體抹除單元與多個第二實體抹除單元，該記憶體管理方法包括： 初始地配置該些第一實體抹除單元基於一第一程式化模式來程式化，以及該些第二實體抹除單元基於一第二程式化模式來程式化； 從一主機系統接收第一資料，其中該第一資料欲被儲存至至少一第一邏輯單元； 判斷該些第一實體抹除單元的一第一磨耗數值是否與該些第二實體抹除單元的一第二磨耗數值滿足一相對關係； 倘若該第一磨耗數值與該第二磨耗數值不滿足該相對關係時，從該些第二實體抹除單元之中選擇至少一第三實體抹除單元；以及 基於該第一程式化模式程式化該至少一第三實體抹除單元，以儲存該第一資料至該至少一第三實體抹除單元，並且將該至少一第一邏輯單元映射至該至少一第三實體抹除單元。
  2. 如申請專利範圍第1項所述的記憶體管理方法，更包括： 倘若第一磨耗數值與該第二磨耗數值滿足該相對關係時，從該些第一實體抹除單元之中選擇至少一第四實體抹除單元；以及 基於該第一程式化模式程式化該至少一第四實體抹除單元，以儲存該第一資料至該至少一第四實體抹除單元，並且將該至少一第一邏輯單元映射至該至少一第四實體抹除單元。
  3. 如申請專利範圍第1項所述的記憶體管理方法，更包括： 判斷該至少一第一邏輯單元是否為使用頻繁的邏輯單元；以及 在該至少一第一邏輯單元為使用頻繁的邏輯單元時，執行判斷該第一磨耗數值與該第二磨耗數值是否滿足該相對關係的步驟。
  4. 如申請專利範圍第3項所述的記憶體管理方法，其中判斷該至少一第一邏輯單元是否為使用頻繁的邏輯單元的步驟包括：  判斷該至少一第一邏輯單元的使用次數值是否大於一使用次數門檻值；以及 當該至少一第一邏輯單元的使用次數值大於該使用次數門檻值時，將該至少一第一邏輯單元設為使用頻繁的邏輯單元。
  5. 如申請專利範圍第1項所述的記憶體管理方法，更包括： 在該至少一第三實體抹除單元被抹除後，配置該至少一第三實體抹除單元基於該第二程式化模式來程式化。
  6. 如申請專利範圍第1項所述的記憶體管理方法，其中該相對關係為該第一磨耗數值不大於該第二磨耗數值， 其中該第一磨耗數值為該些第一實體抹除單元的抹除次數、讀取次數、程式化次數、錯誤更正碼的錯誤位元數與低密度奇偶校正碼總和的其中之一或其組合，且該第二磨耗數值為該些第二實體抹除單元的抹除次數、讀取次數、程式化次數、錯誤更正碼的錯誤位元數與低密度奇偶校正碼總和的其中之一或其組合。
  7. 如申請專利範圍第1項所述的記憶體管理方法，其中該第一磨耗數值為該些第一實體抹除單元的抹除次數，且該第二磨耗數值為該些第二實體抹除單元的抹除次數，其中每一個第一實體抹除單元的一第一最大抹除次數大於每一個第二實體抹除單元的一第二最大抹除次數，且該些第一實體抹除單元的總數量小於該些第二實體抹除單元的總數量，其中該記憶體管理方法更包括： 為該些第一實體抹除單元記錄一第一總抹除次數，以及為該些第二實體抹除單元的記錄一第二總抹除次數；以及 每當抹除該些第一實體抹除單元的至少其中之一時計數該第一總抹除次數，且每當抹除該些第二實體抹除單元的至少其中之一時計數該第二總抹除次數。
  8. 如申請專利範圍第6項所述的記憶體管理方法，其中判斷該些第一實體抹除單元的該第一磨耗數值是否與該些第二實體抹除單元的該第二磨耗數值滿足該相對關係的步驟之前，更包括： 根據該第一最大抹除次數與該些第一實體抹除單元的總數量獲得該些第一實體抹除單元的一第一最大總抹除次數； 根據該第二最大抹除次數與該些第二實體抹除單元的總數量獲得該些第二實體抹除單元的一第二最大總抹除次數； 根據該第一最大總抹除次數與該第二最大總抹除次數的比值獲得一權重值；以及 根據該權重值將該第一磨耗數值設為該第一總抹除次數，以及將該第二磨耗數值設為該第二總抹除次數。
  9. 如申請專利範圍第6項所述的記憶體管理方法，其中判斷該些第一實體抹除單元的該第一磨耗數值是否與該些第二實體抹除單元的該第二磨耗數值滿足該相對關係的步驟之前，更包括： 根據該第一總抹除次數與該些第一實體抹除單元的總數量獲得對應每一個第一實體抹除單元的一第一平均抹除次數，且將該第一磨耗數值設為該第一平均抹除次數；以及 根據該第二總抹除次數與該些第二實體抹除單元的總數量獲得對應每一個第二實體抹除單元的一第二平均抹除次數，且將該第二磨耗數值設為該第二平均抹除次數。
  10. 如申請專利範圍第1項所述的記憶體管理方法，其中若該些實體抹除單元中的一個記憶胞被基於該第一程式化模式來程式化，則一第一數目的位元資料被儲存至該記憶胞， 其中若該記憶胞被基於該第二程式化模式來程式化，則一第二數目的位元資料被儲存至該記憶胞， 其中該第一數目小於該第二數目。
  11. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體抹除單元，其中該些實體抹除單元包括多個第一實體抹除單元與多個第二實體抹除單元，其中該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；以及 一記憶體管理電路，耦接至該主機介面與該記憶體介面， 其中該記憶體管理電路用以初始地配置該些第一實體抹除單元基於一第一程式化模式來程式化，以及該些第二實體抹除單元基於一第二程式化模式來程式化， 其中該記憶體管理電路更用以從該主機系統接收第一資料，其中該第一資料欲被儲存至至少一第一邏輯單元， 其中該記憶體管理電路更用以判斷該些第一實體抹除單元的一第一磨耗數值是否與該些第二實體抹除單元的一第二磨耗數值滿足一相對關係， 其中倘若判定該第一磨耗數值與該第二磨耗數值不滿足該相對關係時，該記憶體管理電路更用以從該些第二實體抹除單元之中選擇至少一第三實體抹除單元， 其中該記憶體管理電路更用以發送一第一寫入指令序列以指示基於該第一程式化模式程式化該至少一第三實體抹除單元，以儲存該第一資料至該至少一第三實體抹除單元，並且將該至少一第一邏輯單元映射至該至少一第三實體抹除單元。
  12. 如申請專利範圍第11項所述的記憶體控制電路單元，其中倘若判定該第一磨耗數值與該第二磨耗數值滿足該相對關係時，該記憶體管理電路更用以從該些第一實體抹除單元之中選擇至少一第四實體抹除單元， 其中該記憶體管理電路更用以發送一第二寫入指令序列以指示基於該第一程式化模式程式化該至少一第四實體抹除單元，以儲存該第一資料至該至少一第四實體抹除單元，並且將該至少一第一邏輯單元映射至該至少一第四實體抹除單元。
  13. 如申請專利範圍第11項所述的記憶體控制電路單元，其中該記憶體管理電路更用以判斷該至少一第一邏輯單元是否為使用頻繁的邏輯單元， 其中在判定該至少一第一邏輯單元為使用頻繁的邏輯單元時，該記憶體管理電路更用以執行判斷該第一磨耗數值與該第二磨耗數值是否滿足該相對關係的操作。
  14. 如申請專利範圍第13項所述的記憶體控制電路單元，其中在斷該至少一第一邏輯單元是否為使用頻繁的邏輯單元的操作中，該記憶體管理電路更用以判斷該至少一第一邏輯單元的使用次數值是否大於一使用次數門檻值， 其中當判定該至少一第一邏輯單元的使用次數值大於該使用次數門檻值時，該記憶體管理電路更用以將該至少一第一邏輯單元設為使用頻繁的邏輯單元。
  15. 如申請專利範圍第11項所述的記憶體控制電路單元，其中在該至少一第三實體抹除單元被抹除後，該記憶體管理電路更用以配置該至少一第三實體抹除單元基於該第二程式化模式來程式化。
  16. 如申請專利範圍第11項所述的記憶體控制電路單元，其中該相對關係為該第一磨耗數值不大於該第二磨耗數值， 其中該第一磨耗數值為該些第一實體抹除單元的抹除次數、讀取次數、程式化次數、錯誤更正碼的錯誤位元數與低密度奇偶校正碼總和的其中之一或其組合，且該第二磨耗數值為該些第二實體抹除單元的抹除次數、讀取次數、程式化次數、錯誤更正碼的錯誤位元數與低密度奇偶校正碼總和的其中之一或其組合。
  17. 如申請專利範圍第11項所述的記憶體控制電路單元，其中該第一磨耗數值為該些第一實體抹除單元的抹除次數，且該第二磨耗數值為該些第二實體抹除單元的抹除次數，其中每一個第一實體抹除單元的一第一最大抹除次數大於每一個第二實體抹除單元的一第二最大抹除次數，且該些第一實體抹除單元的總數量小於該些第二實體抹除單元的總數量， 其中該記憶體管理電路更用以為該些第一實體抹除單元記錄一第一總抹除次數，以及為該些第二實體抹除單元的記錄一第二總抹除次數， 其中該記憶體管理電路更用以在抹除該些第一實體抹除單元的至少其中之一時計數該第一總抹除次數，且在抹除該些第二實體抹除單元的至少其中之一時計數該第二總抹除次數。
  18. 如申請專利範圍第16項所述的記憶體控制電路單元，其中在判斷該些第一實體抹除單元的該第一磨耗數值是否與該些第二實體抹除單元的該第二磨耗數值滿足該相對關係的操作之前，該記憶體管理電路更用以根據該第一最大抹除次數與該些第一實體抹除單元的總數量獲得該些第一實體抹除單元的一第一最大總抹除次數， 其中該記憶體管理電路更用以根據該第二最大抹除次數與該些第二實體抹除單元的總數量獲得該些第二實體抹除單元的一第二最大總抹除次數， 其中該記憶體管理電路更用以根據該第一最大總抹除次數與該第二最大總抹除次數的比值獲得一權重值， 其中該記憶體管理電路更用以根據該權重值將該第一磨耗數值設為該第一總抹除次數，以及將該第二磨耗數值設為該第二總抹除次數。
  19. 如申請專利範圍第16項所述的記憶體控制電路單元，其中在判斷該些第一實體抹除單元的該第一磨耗數值是否與該些第二實體抹除單元的該第二磨耗數值滿足該相對關係的操作之前，該記憶體管理電路更用以根據該第一總抹除次數與該些第一實體抹除單元的總數量獲得對應每一個第一實體抹除單元的一第一平均抹除次數，且將該第一磨耗數值設為該第一平均抹除次數， 其中該記憶體管理電路更用以根據該第二總抹除次數與該些第二實體抹除單元的總數量獲得對應每一個第二實體抹除單元的一第二平均抹除次數，且將該第二磨耗數值設為該第二平均抹除次數。
  20. 如申請專利範圍第11項所述的記憶體控制電路單元，其中若該些實體抹除單元中的一個記憶胞被基於該第一程式化模式來程式化，則一第一數目的位元資料被儲存至該記憶胞， 其中若該記憶胞被基於該第二程式化模式來程式化，則一第二數目的位元資料被儲存至該記憶胞， 其中該第一數目小於該第二數目。
  21. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體抹除單元，其中該些實體抹除單元包括多個第一實體抹除單元與多個第二實體抹除單元；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以初始地配置該些第一實體抹除單元基於一第一程式化模式來程式化，以及該些第二實體抹除單元基於一第二程式化模式來程式化， 其中該記憶體控制電路單元更用以從該主機系統接收第一資料，其中該第一資料欲被儲存至至少一第一邏輯單元， 其中該記憶體控制電路單元更用以判斷該些第一實體抹除單元的一第一磨耗數值是否與該些第二實體抹除單元的一第二磨耗數值滿足一相對關係， 其中倘若判定該第一磨耗數值與該第二磨耗數值不滿足該相對關係時，該記憶體控制電路單元更用以從該些第二實體抹除單元之中選擇至少一第三實體抹除單元， 其中該記憶體控制電路單元更用以發送一第一寫入指令序列以指示基於該第一程式化模式程式化該至少一第三實體抹除單元，以儲存該第一資料至該至少一第三實體抹除單元，並且將該至少一第一邏輯單元映射至該至少一第三實體抹除單元。
  22. 如申請專利範圍第21項所述的記憶體儲存裝置，其中倘若判定該第一磨耗數值與該第二磨耗數值滿足該相對關係時，該記憶體控制電路單元更用以從該些第一實體抹除單元之中選擇至少一第四實體抹除單元， 其中該記憶體控制電路單元更用以發送一第二寫入指令序列以指示基於該第一程式化模式程式化該至少一第四實體抹除單元，以儲存該第一資料至該至少一第四實體抹除單元，並且將該至少一第一邏輯單元映射至該至少一第四實體抹除單元。
  23. 如申請專利範圍第21項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以判斷該至少一第一邏輯單元是否為使用頻繁的邏輯單元， 其中在判定該至少一第一邏輯單元為使用頻繁的邏輯單元時，該記憶體控制電路單元更用以執行判斷該第一磨耗數值與該第二磨耗數值是否滿足該相對關係的操作。
  24. 如申請專利範圍第23項所述的記憶體儲存裝置，其中在判斷該至少一第一邏輯單元是否為使用頻繁的邏輯單元的操作中，該記憶體控制電路單元更用以判斷該至少一第一邏輯單元的使用次數值是否大於一使用次數門檻值， 其中當判定該至少一第一邏輯單元的使用次數值大於該使用次數門檻值時，該記憶體控制電路單元更用以將該至少一第一邏輯單元設為使用頻繁的邏輯單元。
  25. 如申請專利範圍第21項所述的記憶體儲存裝置，其中在該至少一第三實體抹除單元被抹除後，該記憶體控制電路單元更用以配置該至少一第三實體抹除單元基於該第二程式化模式來程式化。
  26. 如申請專利範圍第21項所述的記憶體儲存裝置，其中該相對關係為該第一磨耗數值不大於該第二磨耗數值， 其中該第一磨耗數值為該些第一實體抹除單元的抹除次數、讀取次數、程式化次數、錯誤更正碼的錯誤位元數與低密度奇偶校正碼總和的其中之一或其組合，且該第二磨耗數值為該些第二實體抹除單元的抹除次數、讀取次數、程式化次數、錯誤更正碼的錯誤位元數與低密度奇偶校正碼總和的其中之一或其組合。
  27. 如申請專利範圍第21項所述的記憶體儲存裝置，其中該第一磨耗數值為該些第一實體抹除單元的抹除次數，且該第二磨耗數值為該些第二實體抹除單元的抹除次數，其中每一個第一實體抹除單元的一第一最大抹除次數大於每一個第二實體抹除單元的一第二最大抹除次數，且該些第一實體抹除單元的總數量小於該些第二實體抹除單元的總數量， 其中該記憶體控制電路單元更用以為該些第一實體抹除單元記錄一第一總抹除次數，以及為該些第二實體抹除單元的記錄一第二總抹除次數， 其中該記憶體控制電路單元更用以在抹除該些第一實體抹除單元的至少其中之一時計數該第一總抹除次數，且在抹除該些第二實體抹除單元的至少其中之一時計數該第二總抹除次數。
  28. 如申請專利範圍第26項所述的記憶體儲存裝置，其中在判斷該些第一實體抹除單元的該第一磨耗數值是否與該些第二實體抹除單元的該第二磨耗數值滿足該相對關係的操作之前，該記憶體控制電路單元更用以根據該第一最大抹除次數與該些第一實體抹除單元的總數量獲得該些第一實體抹除單元的一第一最大總抹除次數， 其中該記憶體控制電路單元更用以根據該第二最大抹除次數與該些第二實體抹除單元的總數量獲得該些第二實體抹除單元的一第二最大總抹除次數， 其中該記憶體控制電路單元更用以根據該第一最大總抹除次數與該第二最大總抹除次數的比值獲得一權重值， 其中該記憶體控制電路單元更用以根據該權重值將該第一磨耗數值設為該第一總抹除次數，以及將該第二磨耗數值設為該第二總抹除次數。
  29. 如申請專利範圍第26項所述的記憶體儲存裝置，其中在判斷該些第一實體抹除單元的該第一磨耗數值是否與該些第二實體抹除單元的該第二磨耗數值滿足該相對關係的操作之前，該記憶體控制電路單元更用以根據該第一總抹除次數與該些第一實體抹除單元的總數量獲得對應每一個第一實體抹除單元的一第一平均抹除次數，且將該第一磨耗數值設為該第一平均抹除次數， 其中該記憶體控制電路單元更用以根據該第二總抹除次數與該些第二實體抹除單元的總數量獲得對應每一個第二實體抹除單元的一第二平均抹除次數，且將該第二磨耗數值設為該第二平均抹除次數。
  30. 如申請專利範圍第21項所述的記憶體儲存裝置，其中若該些實體抹除單元中的一個記憶胞被基於該第一程式化模式來程式化，則一第一數目的位元資料被儲存至該記憶胞， 其中若該記憶胞被基於該第二程式化模式來程式化，則一第二數目的位元資料被儲存至該記憶胞， 其中該第一數目小於該第二數目。
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