TW201717545A - 工作時脈信號調整裝置 - Google Patents

Abstract

工作時脈信號調整裝置包括控制電路、多數個延遲單元以及偵測結果產生電路。控制電路提供受測時脈信號以及參考時脈信號。延遲單元耦接控制電路，延遲單元依序串接。延遲單元接收並針對受測時脈信號進行延遲並分別產生多個延遲後時脈信號。偵測結果產生電路耦接控制電路以及延遲單元，依據參考時脈信號對延遲後時脈信號進行閂鎖動作，並依據該閂鎖動作產生多數個偵測結果。

Description

工作時脈信號調整裝置

本發明是有關於一種工作時脈信號調整裝置，且特別是有關於一種可依據積體電路的物理特性進行調整的工作時脈信號調整裝置。

在積體電路中，晶片的最高可執行速度會因為製程參數的變異、工作環境的溫度、工作電壓與電路設計的方式等因素產生不同的變化。為了使晶片可以提升其工作速度，本領域具通常知識者透過提升其工作時脈信號的頻率來進行所謂的超頻動作。

在習知的技術領域中，為了可以得知工作時脈信號的頻率的提升範圍，常利用複雜的系統來針對積體電路的工作環境、工作電壓以及製程參數等物理量來進行量測。並透過這樣的量測結果來得知晶片的最高可執行速度。但這樣的計算方式除了需要複雜的設計外，也未必可以得到最佳的工作時脈信號的可工作頻率範圍，而常發生積體電路產生當機的現象，或設定過低頻率的工作時脈信號降低積體電路的效能。

本發明提供多種積體電路的工作時脈信號調整裝置，可依據積體電路的物理狀態進行工作時脈信號的頻率調整動作。

本發明的工作時脈信號調整裝置包括控制電路、多數個延遲單元以及偵測結果產生電路。控制電路提供受測時脈信號以及參考時脈信號。延遲單元耦接控制電路，延遲單元依序串接。延遲單元接收並針對受測時脈信號進行延遲並分別產生多個延遲後時脈信號。偵測結果產生電路耦接控制電路以及延遲單元，依據參考時脈信號對該些延遲後時脈信號進行閂鎖動作，並依據該閂鎖動作產生多數個偵測結果。

在本發明的一實施例中，上述的控制電路更依據偵測結果以透過調整積體電路的該工作時脈信號。

在本發明的一實施例中，上述的受測時脈信號在第一時間點由第一準位轉態為第二準位，並在第二時間點由第二準位轉態為第一準位。

在本發明的一實施例中，上述的偵測結果產生電路在第一、二時間點間執行閂鎖動作，並在第二時間點產生偵測結果。

在本發明的一實施例中，上述的偵測結果中等於第一準位的數量與積體電路的工作速度正相關。

在本發明的一實施例中，上述的偵測結果產生電路包括多數個閂鎖器以及輸出級電路。閂鎖器分別接收延遲後時脈信號並共同接收參考時脈信號。閂鎖器依據參考時脈信號分別閂鎖延遲後時脈信號以產生多個閂鎖結果。輸出級電路耦接閂鎖器，接收閂鎖結果以及受測時脈信號並在第二時間點依據閂鎖結果分別產生偵測結果。

在本發明的一實施例中，上述的各延遲單元包括多數個串連耦接的反相器。

在本發明的一實施例中，上述的積體電路針對系統時脈信號進行除頻以產生參考時脈信號。

在本發明的一實施例中，積體電路為多晶胞晶片。其中，多晶胞晶片包括半導體基底、多數個晶胞以及多數個信號傳輸線組。晶胞排列在半導體基底上，各晶胞與相鄰的晶胞間具有至少一相隔空間。各信號傳輸線組配置在相鄰晶胞間的相隔空間上，並用以進行至少部份相鄰晶胞間的信號傳輸。其中多晶胞晶片是可使用的，且多晶胞晶片透過部份相隔空間進行切割以切斷部份信號傳輸線組，致使多晶胞晶片被分割為多個子晶片，其中切割後的至少部份子晶片仍可使用。

本發明的另一種工作時脈信號調整裝置，包括時脈產生電路、多數個延遲單元以及偵測結果產生電路。時脈產生電路接收參考時脈信號及調整參數，依據調整參數及參考時脈信號產生系統時脈信號。多數個延遲單元耦接時脈產生電路，且延遲單元依序串接，接收並針對系統時脈信號進行延遲並分別產生多數個延遲後時脈信號。偵測結果產生電路耦接延遲單元，依據系統時脈信號對延遲後時脈信號進行閂鎖動作，並依據該閂鎖動作產生偵測結果。

本發明的另一種工作時脈信號調整裝置包括環型震盪器。環型震盪器包括多數個延遲單元並產生該工作時脈信號。其中，時脈信號的頻率依據延遲單元所提供的延遲而改變，延遲單元所提供的延遲與積體電路的工作環境參數及製程參數相關連。

在本發明的一實施例中，工作時脈信號調整裝置更包括頻率比較電路。頻率比較電路耦接環型震盪器以接收工作時脈信號，並接收參考時脈信號，頻率比較電路依據比較參考時脈信號以及工作時脈信號以產生比較結果。其中，比較結果用以產生超頻警示信號。

基於上述，本發明透過提供延遲單元來反應積體電路中的電路元件基於其物理特性所產生的工作速度，並藉由延遲單元所提供的延遲來得知積體電路所能接受的工作時脈信號的頻率。如此一來，工作時脈信號的頻率可以得到較佳的設定值，並提升積體電路的工作效率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

以下請參照圖1，圖1繪示本發明一實施例的積體電路的工作時脈信號調整裝置的示意圖。工作時脈信號調整裝置100設置在積體電路上。工作時脈信號調整裝置100包括控制電路110、延遲單元121~12N以及偵測結果產生電路130。控制電路110接收系統時脈信號SYSCK並提供受測時脈信號DETCK以及參考時脈信號REFCK。延遲單元121~12N依序串接，且延遲單元121耦接至控制電路110以接收受測時脈信號DETCK。延遲單元121~12N針對受測時脈信號DETCK進行延遲並分別產生多數個延遲後時脈信號DE1~DEN。偵測結果產生電路130則耦接控制電路110以及延遲單元121~12N，並依據參考時脈信號REFCK對延遲後時脈信號DE1~DEN進行閂鎖動作，偵測結果產生電路130且依據上述的閂鎖動作產生多數個偵測結果DETR。

在動作細節方面，控制電路110可依據系統時脈信號SYSCK來產生受測時脈信號DETCK以及參考時脈信號REFCK。在本發明一實施例中，系統時脈信號SYSCK可以是標準的時脈信號，其頻率並不隨著積體電路的物理特性以及環境因素而產生變化。接著，受測時脈信號DETCK被傳送至第一級的延遲單元121，第一級的延遲單元121針對受測時脈信號DETCK進行延遲，並產生延遲後時脈信號DE1。第一級的延遲單元121將延遲後時脈信號DE1輸出，且傳送至下一級的延遲單元122，延遲單元122則針對延遲後時脈信號DE1進行延遲以產生延遲後時脈信號DE2。如此一來，N級的延遲單元121~12N可分別產生N個延遲後時脈信號DE1~DEN。

值得注意的是，延遲單元121~12N是設置在積體電路上，並透過積體電路上的電路元件來建構的。也就是說，積體電路的物理特性以及隨環境參數的變異會反應在延遲單元121~12N上。具體來說，積體電路的工作速率可有效的反應在延遲單元121~12N所提供的延遲上。

在另一方面，延遲後時脈信號DE1~DEN可被傳送至偵測結果產生電路130中。其中，偵測結果產生電路130會依據參考時脈信號REFCK來對延遲後時脈信號DE1~DEN在固定的時間店上進行閂鎖動作，並透過這個閂鎖的結果，來獲知延遲後時脈信號DE1~DEN間的相位差的狀態。藉由延遲後時脈信號DE1~DEN間的相位差狀態，偵測結果產生電路130可以獲得延遲單元121~12N中所提供的延遲量的大小，也就是積體電路此時的工作速度的相關資訊，而這個工作速度的相關資訊可藉由偵測結果產生電路130所產生的多個偵測結果DETR來呈現。也因此，偵測結果DETR可以作為調整工作時脈信號頻率的依據。

以下請參照圖2，圖2繪示本發明另一實施例的工作速度偵測裝置的示意圖。工作時脈信號調整裝置200設置在積體電路上。工作速度偵測裝置200包括控制電路210、延遲單元221~223以及偵測結果產生電路230。控制電路210接收系統時脈信號SYSCK並提供受測時脈信號DETCK以及參考時脈信號REFCK。延遲單元221~22N依序串接，且延遲單元221耦接至控制電路210以接收受測時脈信號DETCK。

在本發明實施例中，各延遲單元221~223可以包括多個串接的反相器，以延遲單元221為範例，延遲單元221中包括M個串接的反相器IV1~IVM。偵測結果產生電路230包括由多個閂鎖器所組成的電路231以及輸出級電路232。電路231中的閂鎖器為D型正反器DFF1~DFF3。當然，D型正反器DFF1~DFF3也可利用積體電路中其它具有資料閂鎖能力的電路元件來取代。而在圖2的實施例中，D型正反器DFF1~DFF3的資料端D分別接收延遲後時脈信號DE1~DE3，其時脈端CK則共同接收參考時脈信號REFCK，重置端Rn共同接收受測時脈信號DETCK，且其輸出端Q分別產生閂鎖結果LR1~LR3。

在另一方面，輸出級電路232則接收閂鎖結果LR1~LR3以及受測時脈信號DETCK，並依據受測時脈信號DETCK來取樣閂鎖結果LR1~LR3以產生偵測結果DETR。

關於工作時脈信號調整裝置200的動作細節，請同步參照圖2以及圖3，圖3繪示本發明實施例的工作時脈信號調整裝置的動作波形圖。其中，控制電路110可針對系統時脈信號SYSCK的頻率除以2以獲得時脈信號SYSCKD2，再透過針對系統時脈信號SYSCK以及時脈信號SYSCKD2進行邏輯運算來產生受測時脈信號DETCK以及參考時脈信號REFCK。其中，在本實施例中，受測時脈信號DETCK的頻率可以與時脈信號SYSCKD2相同，而參考時脈信號REFCK的上升緣可以與受測時脈信號DETCK的上升緣切齊。

另外，受測時脈信號DETCK被傳送至延遲單元221，而延遲單元221~223則依序延遲受測時脈信號DETCK以產生延遲後時脈信號DE1~DE3。受測時脈信號DETCK在時間點T1由第一準位（例如低邏輯準位）轉態為第二準位（例如高邏輯準位），並在時間點T2由第二準位轉態為第一準位。而D型正反器DFF1~DFF3在時間點T1後因為重置端Rn所接收的受測時脈信號DETCK轉態為高邏輯準位而開始動作，並在時間點T1及T2間，依據參考時脈信號REFCK的下降緣來執行閂鎖延遲後時脈信號DE1~DE3的閂鎖動作，並藉以產生閂鎖結果LR1~LR3。

在本發明實施例中，輸出級電路232接收時間點T1、T2間所產生的閂鎖結果LR1~LR3，並在時間點T2將閂鎖結果LR1~LR3輸出以作為偵測結果DETR。在本實施例中，偵測結果DETR為多個位元的信號，並且，偵測結果DETR的位元數可以與D型正反器DFF1~DFF3的數量相同，而在本發明一實施例中，延遲單元221~223的數量也可以與D型正反器DFF1~DFF3的數量相同。

由圖2、3的實施例可以得知，依據偵測結果DETR可以得知積體電路的可執行速度的狀態。其中，偵測結果DETR中包括多個位元，且各位元可以是邏輯準位“0”或“1”。而在本實施例中，偵測結果DETR中為邏輯準位“0”的位元越多表示積體電路的可執行速度較慢，而偵測結果DETR中為邏輯準位“1”的位元越多表示積體電路的可執行速度較快。簡單來說，偵測結果DETR中為邏輯準位“1”的位元的數量與積體電路的可執行速度是正相關的。

附帶一提的，在實際的應用上，可以依據偵測結果DETR中所可能產生等於邏輯準位“1”的位元的數量進行分級，並透過實際測出的偵測結果DETR所屬的等級來對應調整積體電路的工作時脈信號的頻率，使積體電路可以在使用合適的工作時脈信號的頻率以進行工作。

在此請特別注意，在本發明的另一實施例中，控制器210所接收的系統時脈信號SYSCK可以是積體電路中正在使用的時脈信號。也就是說，系統時脈信號SYSCK是已透過積體電路上的電路元件進行調整（例如除頻）的時脈信號，其頻率資訊已與積體電路的物理特性相關連。在這樣的條件下，控制器210所產生的參考時脈信號REFCK的頻率資訊也與積體電路的物理特性相關連。如此一來，工作速度偵測裝置200所偵測出的偵測結果DETR可以代表為積體電路可執行速度與系統時脈信號SYSCK的頻率間的關係，其中當偵測結果DETR中位元“0”的個數越多表示系統時脈信號SYSCK的頻率相對於積體電路的可工作速度過快，而當偵測結果DETR中位元“0”的個數越少表示系統時脈信號SYSCK的頻率相對於積體電路的可工作速度過慢。

附帶一提的，上述的實施例中，所產生的偵測結果DETR的位元可以較少。

以下請參照圖4，圖4繪示本發明另一實施例的積體電路的工作時脈信號調整裝置的示意圖。工作時脈信號調整裝置400包括時脈產生器410、延遲單元421~42N以及偵測結果產生電路430。時脈產生器410接收參考時脈信號REFCK以及調整參數PARA，並依據調整參數PARA來對參考時脈信號REFCK進行處理（例如倍頻）來產生系統時脈信號SYSCK。系統時脈信號SYSCK可傳送至依序串接的延遲單元421~42N，延遲單元421~42N並依序延遲系統時脈信號SYSCK來產生多個延遲後時脈信號DE1~DEM。偵測結果產生電路430包括閂鎖器431~43(N-1)以及輸出級電路440。閂鎖器431~43(N-1)分別接收延遲後時脈信號DE1~DEM，並依據系統時脈信號SYSCK對所接收的延遲後時脈信號DE1~DEM進行閂鎖動作。

輸出級電路440可針對閂鎖器431~43(N-1)所閂鎖到的資料進行邏輯運算。例如，輸出級電路440可以是具有多個輸入的或閘。且閂鎖器431~43(N-1)是在系統時脈信號SYSCK的上升緣時閂鎖資料時，在當輸出級電路440所接收的閂鎖器431~43(N-1)所閂鎖到的資料均為邏輯低準位“0”時，表示延遲單元421~42N所產生的總延遲量不超過系統時脈信號SYSCK的半個週期，也表示目前的工作速度是正常的。相對的。在當輸出級電路440所接收的閂鎖器431~43(N-1)所閂鎖到的資料至少部分為邏輯高準位“1”時，表示延遲單元421~42N所產生的總延遲量過大，且工作速度不正常，系統時脈信號SYSCK的頻率需要進行適度的調整。

請參見圖5A及圖5B繪示的工作時脈信號調整裝置的400的工作波形圖。在圖5A中，在連續的取樣時間點ST1~ST6依據系統時脈信號SYSCK的上升緣延遲針對後時脈信號DE1~DEM進行取樣的結果都是“0”，表示系統時脈信號SYSCK的頻率可以提供積體電路正常的運作。相對的，在圖5B中，在取樣時間點ST7~ST10依據系統時脈信號SYSCK的上升緣針對延遲後時脈信號DE1~DEM進行取樣的結果中，針對延遲後時脈信號DEM的取樣結果為“1”，表示系統時脈信號SYSCK的需要被調整，方能使積體電路正常的運作。

在本發明一實施例中，上述的參考時脈信號REFCK以及調整參數PARA，可以由工作時脈信號調整裝置的400外的電路來提供，另外，時脈產生器410可以是一個鎖相迴路電路。

以下請參照圖6，圖6繪示本發明另一實施例的積體電路的工作時脈信號調整裝置的示意圖。工作時脈信號調整裝置600包括時脈產生器610、控制電路640、延遲單元621~62N以及偵測結果產生電路630。在偵測結果產生電路630中則包括閂鎖器631~63(N-1)及660以及邏輯運算電路650。

在本實施例中，時脈產生器610接收參考時脈信號REFCK並依據控制器640所提供的控制信號來產生系統時脈信號SYSCK。系統時脈信號SYSCK被提供至依序串接的延遲單元621~62N，並產生延遲後時脈信號DE1~DEM。閂鎖器631~63(N-1)則針對延遲後時脈信號DE1~DEM以依據系統時脈信號SYSCK來進行資料的閂鎖動作，並產生多個閂鎖結果LDE1~LDEN。

邏輯運算電路650可接收閂鎖器631~63(N-1)的閂鎖結果，並進行邏輯運算。在本實施例中，邏輯運算電路650可以是一個具有多輸入端的及閘。在當閂鎖器631~63(N-1)的閂鎖結果皆為“1”時，邏輯運算電路650產生等於“1”的運算結果ALDE。相對的，在當閂鎖器631~63(N-1)的閂鎖結果部分為“0”時，邏輯運算電路650產生等於“0”的運算結果ALDE。

另外，閂鎖器660接收運算結果ALDE並依據系統時脈信號SYSCK來進行運算結果ALDE的資料閂鎖動作，並產生偵測結果DETR。值得注意的，閂鎖器660可依據系統時脈信號SYSCK的下降緣來進行資料閂鎖動作，而閂鎖器631~63(N-1)則是依據系統時脈信號SYSCK的上升緣來進行資料閂鎖動作。

在本實施例中，閂鎖器當660產生等於“1”的偵測結果DETR時表示系統時脈信號SYSCK的正常不需要調整。相對的，閂鎖器當660產生等於“0”的偵測結果DETR時，表示系統時脈信號SYSCK的需要調整。也就是說，控制器640可以依據偵測結果DETR來控制時脈產生器610，以使時脈產生器610進行系統時脈信號SYSCK的頻率調整動作。

請參見圖7A及圖7B繪示的工作時脈信號調整裝置的600的工作波形圖。在圖7A中，在連續的取樣時間點ST1~ST4，閂鎖器660依據系統時脈信號SYSCK的下降緣都取樣到等於“1”的運算結果ALDE，也因此，工作時脈信號調整裝置的600的偵測結果DETR皆等於“1”，表示系統時脈信號SYSCK不需要進行頻率調整。相對的，在圖7B中，在連續的取樣時間點ST1~ST4，閂鎖器660依據系統時脈信號SYSCK的下降緣都取樣到等於“0”的運算結果ALDE，也因此，工作時脈信號調整裝置的600的偵測結果DETR皆等於“0”，表示系統時脈信號SYSCK需要進行頻率調整。

以下請參照圖8，圖8繪示本發明再一實施例的積體電路的工作時脈信號調整裝置的示意圖。工作時脈信號調整裝置800包括環型震盪器810，其中環型震盪器810中具有多數個延遲單元所構成，這些延遲單元分別為多個反相器IV1~IVM。環型震盪器用來產生工作時脈信號OCK。請特別注意的，工作時脈信號OCK的頻率依據延遲單元（反相器IV1~IVM）所提供的延遲而改變，且這些延遲單元所提供的延遲與積體電路的工作環境參數及製程參數相關連。因此，工作時脈信號OCK可有效反應於積體電路的物理狀態而動態的進行頻率上的調變。

以下請參照圖9，圖9繪示本發明更一實施例的積體電路的工作時脈信號調整裝置的示意圖。工作時脈信號調整裝置900包括環型震盪器910以及頻率比較電路920，其中環型震盪器910中具有多數個由反相器IV1~IVM的延遲單元所構成。環型震盪器用來產生工作時脈信號OCK。請特別注意的，工作時脈信號OCK的頻率依據延遲單元（反相器IV1~IVM）所提供的延遲而改變，且這些延遲單元所提供的延遲與積體電路的工作環境參數及製程參數相關連。因此，工作時脈信號OCK可有效反應於積體電路的物理狀態而動態的進行頻率上的調變。

另外，頻率比較電路920耦接環型震盪器910以接收工作時脈信號OCK，並接收參考時脈信號REFCK。頻率比較電路520依據比較參考時脈信號REFCK以及工作時脈信號OCK以產生比較結果，此比較結果用以產生超頻警示信號ALRM。在本發明謀些實施例中，超頻警示信號ALRM也可作為調整工作時脈信號OCK的頻率的依據。舉例來說明，當工作時脈信號OCK的頻率高於參考時脈信號REFCK的頻率超過一個預設值時，表示工作時脈信號OCK的超頻狀太過度嚴重，而需要被調低。

附帶一提的，請參照圖10，圖10繪示本發明一實施例應用工作時脈信號調整裝置的多晶胞晶片的示意圖。本發明前述的實施例中所提出的工作時脈信號調整裝置所應用的積體電路可以為圖10的多晶胞晶片1000。其中，多晶胞晶片1000中包括多個晶胞CELL。晶胞CELL排列在相同的半導體基板SUB上。晶胞CELL與相鄰的晶胞CELL間配置信號傳輸線組OCI，其中的信號傳輸線組OCI用來進行晶胞間的資料傳輸動作。另外，至少部分的晶胞CELL上可具有多個銲墊PAD，其中，晶胞CELL可以透過其銲墊PAD與多晶胞晶片1000外的電子裝置進行資料傳輸的動作。

值得一提的，在本實施例中，多晶胞晶片1000是可使用的，且多晶胞晶片1000透過部份相隔空間進行切割以切斷部份信號傳輸線OCI，致使多晶胞晶片1000被分割為多個子晶片，其中切割後的部份子晶片仍可使用。

綜上所述，本發明透過提供多個延遲單元來作為積體電路工作速度的偵測依據，並藉此得知適合於積體電路的工作時脈信號的頻率的較佳設定值，以有效設定所需的工作時脈信號的頻率，提升積體電路的工作效能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100、200、400、600、800、900‧‧‧工作時脈信號調整裝置
1000‧‧‧多晶胞晶片
110、210、640‧‧‧控制電路
121~12N、221~223、421~42N‧‧‧延遲單元
410、610‧‧‧時脈產生器
130、230、430、630‧‧‧偵測結果產生電路
431~43(N-1)、631~63(N-1)、660‧‧‧閂鎖器
SYSCK‧‧‧系統時脈信號
DETCK‧‧‧受測時脈信號
REFCK‧‧‧參考時脈信號
DE1~DEN、DEM‧‧‧延遲後時脈信號
LDE1~LDEN‧‧‧閂鎖結果
ALDE‧‧‧運算結果
650‧‧‧邏輯運算電路
ST1~ST10‧‧‧取樣時間點
PARA‧‧‧調整參數
DETR‧‧‧偵測結果
IV1~IVM‧‧‧反相器
DFF1~DFF3‧‧‧D型正反器
Rn‧‧‧重置端
CK‧‧‧時脈端
D‧‧‧資料端
Q‧‧‧輸出端
T1、T2‧‧‧時間點
LR1~LR3‧‧‧閂鎖結果
231‧‧‧電路
232、440‧‧‧輸出級電路
810、910‧‧‧環型震盪器
OCK‧‧‧工作時脈信號
920‧‧‧頻率比較電路
ALRM‧‧‧超頻警示信號
CELL‧‧‧晶胞
SUB‧‧‧半導體基板
PAD‧‧‧銲墊
OCI‧‧‧信號傳輸線組

圖1繪示本發明一實施例的積體電路的工作時脈信號調整裝置的示意圖。 圖2繪示本發明另一實施例的工作速度偵測裝置的示意圖。 圖3繪示本發明實施例的工作時脈信號調整裝置的動作波形圖。 圖4繪示本發明另一實施例的積體電路的工作時脈信號調整裝置的示意圖。 圖5A及圖5B繪示的工作時脈信號調整裝置的400的工作波形圖。 圖6繪示本發明另一實施例的積體電路的工作時脈信號調整裝置的示意圖。 圖7A及圖7B繪示的工作時脈信號調整裝置的600的工作波形圖。 圖8繪示本發明再一實施例的積體電路的工作時脈信號調整裝置的示意圖。 圖9繪示本發明更一實施例的積體電路的工作時脈信號調整裝置的示意圖。 圖10繪示本發明一實施例應用工作時脈信號調整裝置的多晶胞晶片的示意圖。

100‧‧‧工作時脈信號調整裝置

110‧‧‧控制電路

121~12N‧‧‧延遲單元

130‧‧‧偵測結果產生電路

SYSCK‧‧‧系統時脈信號

DETCK‧‧‧受測時脈信號

REFCK‧‧‧參考時脈信號

DE1~DEN‧‧‧延遲後時脈信號

DETR‧‧‧偵測結果

Claims (17)

1. 一種積體電路的工作時脈信號調整裝置，包括： 一控制電路，提供一受測時脈信號以及一參考時脈信號； 多數個延遲單元，耦接該控制電路，且該些延遲單元依序串接，接收並針對該受測時脈信號進行延遲並分別產生多數個延遲後時脈信號；以及 一偵測結果產生電路，耦接該控制電路以及該些延遲單元，依據該參考時脈信號對該些延遲後時脈信號進行一閂鎖動作，並依據該閂鎖動作產生多數個偵測結果。
2. 如申請專利範圍第1項所述的工作時脈信號調整裝置，其中該控制電路更依據該些偵測結果以透過調整該積體電路的該工作時脈信號。
3. 如申請專利範圍第1項所述的工作時脈信號調整裝置，其中該受測時脈信號在一第一時間點由一第一準位轉態為一第二準位，並在一第二時間點由該第二準位轉態為該第一準位。
4. 如申請專利範圍第3項所述的工作時脈信號調整裝置，其中該偵測結果產生電路在該第一、二時間點間執行該閂鎖動作，並在該第二時間點產生該些偵測結果。
5. 申請專利範圍第3項所述的工作時脈信號調整裝置，其中該偵測結果中等於該第一準位的數量與該積體電路的工作速度正相關。
6. 如申請專利範圍第3項所述的工作時脈信號調整裝置，其中該偵測結果產生電路包括：     多數個閂鎖器，分別接收該些延遲後時脈信號並共同接收該參考時脈信號，該些閂鎖器依據該參考時脈信號分別閂鎖該些延遲後時脈信號以產生多數個閂鎖結果；以及     一輸出級電路，耦接該些閂鎖器，接收該些閂鎖結果以及該受測時脈信號並在該第二時間點依據該些閂鎖結果分別產生該些偵測結果。
7. 如申請專利範圍第1項所述的工作時脈信號調整裝置，其中各該延遲單元包括多數個串連耦接的反相器。
8. 如申請專利範圍第1項所述的工作時脈信號調整裝置，其中該積體電路針對一系統時脈信號進行除頻以產生該參考時脈信號。
9. 如申請專利範圍第1項所述的工作時脈信號調整裝置，其中該積體電路為一多晶胞晶片，包括：     一半導體基底； 多個晶胞，配置在該半導體基底上，該些晶胞中的任二相鄰晶胞間具有一相隔空間；以及 多組信號傳輸線，該些信號傳輸線分別配置在至少部份該些相隔空間上，並分別用以進行至少部份相鄰晶胞間的信號傳輸， 其中該多晶胞晶片是可使用的，且該多晶胞晶片透過部份該些相隔空間進行切割以切斷部份該些信號傳輸線，致使該多晶胞晶片被分割為多個子晶片，其中切割後的部份該些子晶片仍可使用。
10. 一種積體電路的工作時脈信號調整裝置，包括：     一時脈產生電路，接收一參考時脈信號及一調整參數，依據該調整參數及該參考時脈信號產生一系統時脈信號；     多數個延遲單元，耦接該時脈產生電路，且該些延遲單元依序串接，接收並針對該系統時脈信號進行延遲並分別產生多數個延遲後時脈信號；以及     偵測結果產生電路，耦接該些延遲單元，依據該系統時脈信號對該些延遲後時脈信號進行一閂鎖動作，並依據該閂鎖動作產生一偵測結果。
11. 如申請專利範圍第10項所述的工作時脈信號調整裝置，其中該偵測結果產生電路包括：     多數個閂鎖器，分別接收該些延遲後時脈信號並共同接收該系統時脈信號，該些閂鎖器依據該系統時脈信號分別閂鎖該些延遲後時脈信號以產生多數個閂鎖結果；以及     一輸出級電路，耦接該些閂鎖器，針對該些閂鎖結果進行邏輯運算以產生該偵測結果。
12. 如申請專利範圍第10項所述的工作時脈信號調整裝置，其中該偵測結果產生電路包括：     多數個第一閂鎖器，分別接收該些延遲後時脈信號並共同接收該系統時脈信號，該些第一閂鎖器依據該系統時脈信號分別閂鎖該些延遲後時脈信號以產生多數個閂鎖結果；     一邏輯運算電路，耦接該些第一閂鎖器，針對該些閂鎖結果進行邏輯運算以產生一運算結果；以及     一第二閂鎖器，耦接至該邏輯運算電路，依據該系統時脈信號來閂鎖該運算結果以產生該偵測結果。
13. 如申請專利範圍第12項所述的工作時脈信號調整裝置，更包括：     一控制器，耦接在該第二閂鎖器及該時脈產生器間，依據該偵測結果來產生一控制信號，     其中，該控制信號被提供至該時脈產生器以作為該時脈產生器調整該系統時脈信號的頻率。
14. 如申請專利範圍第10項所述的工作時脈信號調整裝置，其中該積體電路為一多晶胞晶片，包括：     一半導體基底； 多個晶胞，配置在該半導體基底上，該些晶胞中的任二相鄰晶胞間具有一相隔空間；以及 多組信號傳輸線，該些信號傳輸線分別配置在至少部份該些相隔空間上，並分別用以進行至少部份相鄰晶胞間的信號傳輸， 其中該多晶胞晶片是可使用的，且該多晶胞晶片透過部份該些相隔空間進行切割以切斷部份該些信號傳輸線，致使該多晶胞晶片被分割為多個子晶片，其中切割後的部份該些子晶片仍可使用。
15. 一種積體電路的工作時脈信號調整裝置，包括：     一環型震盪器，包括多數個延遲單元，該環型震盪器產生該工作時脈信號，     其中，該工作時脈信號的頻率依據該些延遲單元所提供的延遲而改變，該些延遲單元所提供的延遲與該積體電路的工作環境參數及製程參數相關連。
16. 如申請專利範圍第9項所述的工作時脈信號調整裝置，其中更包括：     一頻率比較電路，耦接該環型震盪器以接收該工作時脈信號，並接收一參考時脈信號，該頻率比較電路依據比較該參考時脈信號以及該工作時脈信號以產生一比較結果，     其中，該比較結果用以產生一超頻警示信號。
17. 如申請專利範圍第15項所述的工作時脈信號調整裝置，其中該積體電路為一多晶胞晶片，包括：     一半導體基底； 多個晶胞，配置在該半導體基底上，該些晶胞中的任二相鄰晶胞間具有一相隔空間；以及 多組信號傳輸線，該些信號傳輸線分別配置在至少部份該些相隔空間上，並分別用以進行至少部份相鄰晶胞間的信號傳輸， 其中該多晶胞晶片是可使用的，且該多晶胞晶片透過部份該些相隔空間進行切割以切斷部份該些信號傳輸線，致使該多晶胞晶片被分割為多個子晶片，其中切割後的部份該些子晶片仍可使用。