TW201714173A - 雙倍資料率閘控方法與裝置 - Google Patents

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Abstract

本發明提供一種雙倍資料率閘控方法與裝置，該雙倍資料率閘控方法係應用於一記憶體控制器，該雙倍資料率閘控方法包含：從記憶體控制器輸出一送出時脈訊號至記憶體、且自該記憶體接收對應於該送出時脈訊號之一回程時脈訊號，其中該回程時脈訊號係用來作為該記憶體控制器對該記憶體之資料讀取運作之參考；以及提供一參考訊號予該記憶體控制器之一輸入級，以透過該輸入級之單端接收產生閘控相關資訊，以供於取樣該回程時脈訊號時進行閘控，且藉助於該輸入級之該單端接收來擴展該回程時脈訊號的一前文之時間，以供增加該前文之一偵測餘裕。

Description

雙倍資料率閘控方法與裝置
本發明係有關於記憶體存取控制（Memory Access Control），尤指一種雙倍資料率閘控（Double Data Rate Gating, DDR Gating）方法以及相關之雙倍資料率閘控裝置。
依據相關技術，用於一雙倍資料率（Double Data Rate, DDR）記憶體之一傳統的記憶體控制器通常有些問題。例如：該傳統的記憶體控制器需要額外的後同步封閉電路（Postamble Closure Circuit）來結束一資料選通（Data Strobe）訊號之閘控（Gating）。另外，該傳統的記憶體控制器之前文偵測餘裕（Preamble Detection Margin）很短，且尤其是只有1T之時間。此外，針對上述之閘控，該傳統的記憶體控制器缺少即時偵測。因此，需要一種新穎的方法來提昇記憶體存取控制的效能。
本發明之一目的在於提供一種雙倍資料率閘控（Double Data Rate Gating，可簡稱為「DDR閘控」）方法及相關之DDR閘控裝置，以解決上述問題。
本發明之一目的在於提供一種DDR閘控方法及相關之DDR閘控裝置，以提昇記憶體存取控制（Memory Access Control）的效能。
本發明之較佳實施例中提供一種DDR閘控方法，該DDR閘控方法係應用於一記憶體控制器，該DDR閘控方法包含有下列步驟：從該記憶體控制器輸出一送出時脈（Outward Clock）訊號至一記憶體、且自該記憶體接收對應於該送出時脈訊號之一回程時脈（Backward Clock）訊號，其中該記憶體控制器與該記憶體係設置於一電子裝置中，以及該回程時脈訊號係用來作為該記憶體控制器對該記憶體之一資料讀取運作之參考；以及提供一參考訊號至該記憶體控制器之一輸入級，以透過該輸入級之單端接收（Single Ended Receiving）產生閘控相關資訊（Gating-related Information），以供於取樣該回程時脈訊號時進行閘控，且藉助於該輸入級之該單端接收來擴展（Enlarge）該回程時脈訊號的一前文（Preamble）之時間，以供增加該前文之一偵測餘裕（Detection Margin）。
本發明之較佳實施例中提供一種DDR閘控裝置，該DDR閘控裝置包含一電子裝置之至少一部分，該DDR閘控裝置包含有：一記憶體控制器，用來控制一記憶體，其中該記憶體控制器與該記憶體係設置於一電子裝置中。尤其是，該記憶體控制器包含：一輸入級；一存取控制（Access Control）電路，耦接至該輸入級；以及一餘裕控制（Margin Control）電路，耦接至該輸入級與該存取控制電路。該輸入級係用來接收至少一訊號。另外，該存取控制電路係用來從該記憶體控制器輸出一送出時脈訊號至一記憶體，其中該存取控制電路控制該輸入級，以自該記憶體接收對應於該送出時脈訊號之一回程時脈訊號，以及該回程時脈訊號係用來作為該記憶體控制器對該記憶體之一資料讀取運作之參考。此外，該餘裕控制電路係用來提供一參考訊號至該記憶體控制器之一輸入級，以透過該輸入級之單端接收產生閘控相關資訊，以供於取樣該回程時脈訊號時進行閘控，且藉助於該輸入級之該單端接收來擴展該回程時脈訊號的一前文之時間，以供增加該前文之一偵測餘裕。
本發明的好處之一是，本發明之DDR閘控方法與裝置能提昇記憶體存取控制的效能。例如：本發明之DDR閘控方法與DDR閘控裝置可增加前文偵測餘裕（Preamble Detection Margin）、並且可針對某些類型的記憶體（諸如LPDDR3之類型）提供即時偵測，其中本發明之DDR閘控方法與DDR閘控裝置不需要上述額外的後同步封閉電路。相較於相關技術，本發明之DDR閘控方法與DDR閘控裝置能在不造成額外的副作用之狀況下提昇電子裝置之效能。尤其是，依據本發明之DDR閘控方法與DDR閘控裝置所實現的電子裝置不會有整個硬體架構過大的問題、也不會有整個硬體架構過於複雜的問題。
第1圖為依據本發明一第一實施例之一種雙倍資料率閘控（Double Data Rate Gating，可簡稱為「DDR閘控」）裝置的示意圖，其中該DDR閘控裝置可包含一電子裝置之至少一部分（例如：一部分或全部）。例如：該DDR閘控裝置可包含該電子裝置之一控制電路，諸如以一積體電路（Integrated Circuit, IC）來實現之控制電路。又例如：該DDR閘控裝置可包含該電子裝置之全部，諸如該電子裝置本身。又例如：該DDR閘控裝置可為包含該電子裝置之一系統，諸如一計算機系統。該電子裝置的例子可包含（但不限於）：個人電腦（Personal Computer）、外接式儲存設備（例如：外接式硬式磁碟機）、或個人電腦之內部模組。
如第1圖所示，該DDR閘控裝置可包含：一記憶體控制器100，用來控制一記憶體50諸如一雙倍資料率同步動態隨機存取記憶體（Double Data Rate Synchronous Dynamic Random Access Memory，可簡稱為「DDR SDRAM」），其中記憶體控制器100與記憶體50係設置於該電子裝置中。例如：記憶體控制器100與記憶體50可分別以半導體晶片來實施。尤其是，記憶體控制器100之一輸入輸出模組105的多個端子分別耦接至記憶體50之一輸入輸出模組的多個端子。關於各種類型之「DDR SDRAM」，諸如DDR2、DDR3、DDR4、LPDDR2（其字頭「LP」可代表低功率（Low Power））、LPDDR3等類型之該些DDR SDRAM，其技術可參考相關規格。為了簡明起見，這些技術之細節不在此贅述。
依據本實施例，記憶體控制器100包含：一輸入級，位於輸入輸出模組105中；一存取控制（Access Control）電路110，耦接至該輸入級；以及一餘裕控制（Margin Control）電路120，耦接至該輸入級與存取控制電路110。該輸入級係用來接收至少一訊號。另外，存取控制電路110可針對記憶體50進行存取控制，並可控制該輸入級，以利進行存取控制。此外，餘裕控制電路120可針對來自記憶體50之至少一訊號（例如：一個或多個訊號）進行餘裕控制，並可控制該輸入級，以利進行餘裕控制。
第2圖為依據本發明一實施例之一種DDR閘控方法200的流程圖。該DDR閘控方法200可應用於第1圖所示之記憶體控制器100。例如：在記憶體控制器100的控制下，該DDR閘控裝置可進行第2圖所示之步驟。該DDR閘控方法200說明如下。
於步驟210中，存取控制電路110從記憶體控制器100輸出一送出時脈（Outward Clock）訊號CKout至記憶體50，且控制該輸入級以自記憶體50接收對應於送出時脈訊號CKout之一回程時脈（Backward Clock）訊號CKback，其中回程時脈訊號CKback係用來作為記憶體控制器100對記憶體50之一資料讀取運作之參考。
於步驟220中，餘裕控制電路120提供一參考訊號至記憶體控制器100之該輸入級，以透過該輸入級之單端接收（Single Ended Receiving）產生閘控相關資訊（Gating-related Information），以供於取樣回程時脈訊號CKback時進行閘控，且藉助於該輸入級之該單端接收來擴展（Enlarge）回程時脈訊號CKback的一前文（Preamble）之時間，以供增加該前文之一偵測餘裕（Detection Margin）。
例如：自記憶體50之回程時脈訊號CKback可被實施成一組差動式（Differential）資料選通（Data Strobe）訊號，而記憶體控制器100可透過差動式接收（Differential Receiving）取得一接收後之資料選通訊號，其中取樣回程時脈訊號CKback可藉由取樣該接收後之資料選通訊號來實施。另外，記憶體控制器100可透過該輸入級之該單端接收取得另一接收後之資料選通訊號，其中該另一接收後之資料選通訊號載有（Carry）該閘控相關資訊。
請注意，第2圖繪示了包含步驟210與於步驟220之工作流程。這只是為了說明的目的而已，並非對本發明之限制。依據本實施例之不同的變化例，該工作流程可予以變化。例如：步驟210之至少一部分運作及／或步驟220之至少一部分運作可重複地執行。又例如：步驟210之至少一部分運作與步驟220之至少一部分運作可同時執行。
依據某些實施例，餘裕控制電路120可產生至少一閘控訊號（Gating Signal），以增加該前文之該偵測餘裕。尤其是，依據上述之至少一閘控訊號，餘裕控制電路120可對回程時脈訊號CKback（諸如上述之該資料選通訊號）進行閘控，以產生一過濾後之回程時脈訊號，以供用來作為該資料讀取運作之參考。例如：依據上述之至少一閘控訊號，餘裕控制電路120可對回程時脈訊號CKback進行閘控，以避免回程時脈訊號CKback之多個邏輯狀態中之任一未知狀態（Unknown State）出現在該過濾後之回程時脈訊號中。又例如：於進行該資料讀取運作時，依據該過濾後之回程時脈訊號，記憶體控制器100可對來自記憶體50之一資料訊號進行取樣，以取得資料。
依據某些實施例，餘裕控制電路120可對回程時脈訊號CKback進行至少一超取樣（Oversampling）運作，以追蹤回程時脈訊號CKback於該前文之後的第一個邊緣，藉此完成回程時脈訊號CKback之即時追蹤（Real Time Tracing）。例如：餘裕控制電路120可於複數個候選（Candidate）超取樣點選擇一組超取樣點，其中該組超取樣點係為該複數個候選超取樣點中之多個連續的超取樣點。另外，餘裕控制電路120可進行分別對應於該組超取樣點之一組超取樣運作，以取得分別對應於該組超取樣點之一組取樣結果。此外，依據該組取樣結果，餘裕控制電路120可選擇性地更新該組超取樣點，成為一組更新後之超取樣點，其中該組更新後之超取樣點可為該複數個候選超取樣點中之多個連續的超取樣點，且該組更新後之超取樣點當中之一部分超取樣點可等同於該組超取樣點當中之一部分超取樣點。於某些實施例中，該組超取樣點可包含（該複數個候選超取樣點中之）一目標超取樣點，且可另包含（該複數個候選超取樣點中之）至少兩個後續之超取樣點，其中該目標超取樣點可用來鎖定回程時脈訊號CKback於該前文之後的該第一個邊緣。
依據某些實施例，餘裕控制電路120可對回程時脈訊號CKback進行上述之至少一超取樣運作，以追蹤回程時脈訊號CKback於該前文之後的該第一個邊緣，而非使用任一虛設輸入輸出單元（Dummy Input/Output Cell, Dummy IO Cell）來鎖定回程時脈訊號CKback。如此，不需要為了鎖定回程時脈訊號CKback而在記憶體控制器100中設置上述之虛設輸入輸出單元。於是，相較於該傳統的記憶體控制器（其通常需要一組虛設輸入輸出單元），本發明可以大幅地減少記憶體控制器100之晶片面積，且可對應地減少相關成本。
第3圖繪示第2圖所示之該DDR閘控方法200於一實施例中所涉及之一回程時脈閘控方案，其中此回程時脈閘控方案可應用於上述DDR4類型之該些DDR SDRAM。第3圖左下角所示之接收器可作為於步驟220中所述之該輸入級之一例，而第3圖左上角所示之接收器可作為輸入輸出模組105中之其它輸入級之一例。另外，第3圖左上角所示之該組差動式資料選通訊號DQS+與DQS-可作為上述該組差動式資料選通訊號之一例，而第3圖左下角所示之參考訊號REF可作為於步驟220中所述之該參考訊號之一例。
如第3圖所示，該組差動式資料選通訊號DQS+與DQS-可透過第3圖左上角所示之接收器而被轉換成第3圖右上角所示之資料選通訊號DQS（其可作為該接收後之資料選通訊號之一例）。請注意，假設僅僅透過差動式接收來處理該組差動式資料選通訊號DQS+與DQS-，會受限於資料選通訊號DQS當中在一開始出現之一第三位準狀態，其係為介於一高位準狀態與一低位準狀態之間的一未知狀態。為了取得於步驟220中所述之該閘控相關資訊，該組差動式資料選通訊號DQS+與DQS-中之一者，諸如資料選通訊號DQS+，可透過第3圖左下角所示之接收器而轉換成第3圖右下角所示之資料選通訊號DQS1（其可作為該另一接收後之資料選通訊號之一例），其中參考訊號REF可具有一固定位準，以實現於步驟220中所述之該單端接收。
依據本實施例，可將晶片上終端（On Die Termination，可簡稱為「ODT」）技術應用於資料選通訊號閘控（可簡稱為「DQS閘控」）。例如：藉由致能（Enable）於步驟220中所述之該輸入級之一ODT電阻器，餘裕控制電路120可將這個未知狀態轉換為該高位準狀態，以擴展回程時脈訊號CKback的該前文之時間，其中，第3圖右下角所示之波形的該第一個邊緣之前的部分波形（Partial Waveform）可代表該前文。如此，藉由使這個部分波形完全對應於該高位準狀態，餘裕控制電路120可藉助於該輸入級之該單端接收來擴展回程時脈訊號CKback的該前文之時間，以供增加該前文之該偵測餘裕。請注意，相較於第3圖右上角所示之波形，第3圖右下角所示之波形中之該前文之時間的確被擴展了。由於記憶體控制器100可依據資料選通訊號DQS1對資料選通訊號DQS進行閘控，而非僅僅依據資料選通訊號DQS之衍生訊號對資料選通訊號DQS進行閘控，故記憶體控制器100對資料選通訊號DQS之閘控不會受限於資料選通訊號DQS當中在一開始出現之該第三位準狀態。為了簡明起見，本實施例與前述實施例／變化例相仿之處不再重複贅述。
第4圖繪示第2圖所示之該DDR閘控方法於另一實施例中所涉及之一回程時脈閘控方案，其中本實施例之該回程時脈閘控方案可應用於上述LPDDR2、LPDDR3等類型之該些DDR SDRAM。第4圖左半部所示之兩個接收器可等同於第3圖左半部所示之兩個接收器，但是，相較於第3圖所示之實施例，資料選通訊號DQS中之該前文的定義於本實施例中可予以變化。
如第4圖所示，該組差動式資料選通訊號DQS+與DQS-可透過第4圖左上角所示之接收器而被轉換成第4圖右上角所示之資料選通訊號DQS（其可作為該接收後之資料選通訊號之一例）。於本實施例中，資料選通訊號DQS具有一高位準狀態、一低位準狀態與一第三位準狀態，諸如上述者，但是，資料選通訊號DQS之該前文直接以該低位準狀態開始，而非先以該高位準狀態開始再進入該低位準狀態。為了取得於步驟220中所述之該閘控相關資訊，該組差動式資料選通訊號DQS+與DQS-中之一者，諸如資料選通訊號DQS+，可透過第4圖左下角所示之接收器而轉換成第4圖右下角所示之資料選通訊號DQS1（其可作為該另一接收後之資料選通訊號之一例）。
依據某些實施例，諸如第3圖所示之實施例，可將上述ODT技術應用於上述DQS閘控。這只是為了說明的目的而已，並非對本發明之限制。依據本發明之某些實施例，諸如第4圖所示之實施例，記憶體控制器100可使用額外的一組拉上與拉下電阻器（pull up and pull down resistors），諸如一拉上（pull up）電阻器與一拉下（pull down）電阻器，來進行上述DQS閘控。例如：於步驟220中所述之該輸入級可包含該組拉上與拉下電阻器。藉由致能該組拉上與拉下電阻器中之某一電阻器（例如：該拉下電阻器），餘裕控制電路120可將這個未知狀態轉換為該低位準狀態，以擴展回程時脈訊號CKback的該前文之時間，其中，第4圖右下角所示之波形的該第一個邊緣之前的部分波形（Partial Waveform）可代表該前文。如此，藉由使這個部分波形完全對應於該低位準狀態，餘裕控制電路120可藉助於該輸入級之該單端接收來擴展回程時脈訊號CKback的該前文之時間，以供增加該前文之該偵測餘裕。請注意，相較於第4圖右上角所示之波形，第4圖右下角所示之波形中之該前文之時間的確被擴展了。為了簡明起見，本實施例與前述實施例／變化例相仿之處不再重複贅述。
第5圖繪示第1圖所示之餘裕控制電路120於一實施例中所涉及之一閘控模組，其中該閘控模組可包含多個邏輯閘以及某些預定邏輯位準，而該些預定邏輯位準中之某一者可代表一預定邏輯值1或一預定邏輯值0。另外，第5圖右半部所示之資料選通訊號DQS可作為於步驟220中所述之回程時脈訊號CKback之一例，而第5圖最右側所示之資料選通訊號DQSa可作為該過濾後之回程時脈訊號之一例。此外，類型選擇訊號S_DDR4可用來選擇性地致能或禁能（Disable）該閘控模組之一部分元件，以使該閘控模組可適用於不同類型之該些DDR SDRAM。例如：當類型選擇訊號S_DDR4被設定為預定邏輯值1時，該閘控模組可適用於上述DDR4類型之該些DDR SDRAM，其中第3圖所示之該回程時脈閘控方案可應用於記憶體控制器100，且第3圖所示之資料選通訊號DQS與DQS1可分別用來作為第5圖所示之資料選通訊號DQS與DQS1。又例如：當類型選擇訊號S_DDR4被設定為預定邏輯值0時，該閘控模組可適用於上述LPDDR2、LPDDR3等類型之該些DDR SDRAM，其中第4圖所示之該回程時脈閘控方案可應用於記憶體控制器100，且第4圖所示之資料選通訊號DQS與DQS1可分別用來作為第5圖所示之資料選通訊號DQS與DQS1。
依據本實施例，餘裕控制電路120可包含該閘控模組，而該閘控模組可用來對回程時脈訊號CKback（諸如上述之該資料選通訊號）進行閘控，以產生該過濾後之回程時脈訊號，以供用來作為該資料讀取運作之參考。請注意，藉由步驟220中所述之擴展運作，本實施例之回程時脈訊號CKback的該前文之時間已被擴展。針對上述之DQS閘控，閘控訊號GATE之原始來源可先採用既有的設計，再配合步驟220中所述之擴展運作來進一步修改。例如：閘控訊號GATE的某一「閘開啟（Gate Open）時間區間」之長度可對應於送出時脈訊號CKout中之某一（些）預定參數，其中「閘開啟」代表容許閘控對象通過。另外，餘裕控制電路120中之一閘控訊號調整模組（未顯示於第5圖）可動態地調整閘控訊號GATE，以供用於第5圖所示之該閘控模組。例如：此閘控訊號調整模組可選擇性地依據該閘控相關資訊調整閘控訊號GATE的上述「閘開啟時間區間」的起始時間，尤其是動態地沿著時間軸平移閘控訊號GATE，以供使用於該閘控模組。於是，藉由利用該閘控模組，餘裕控制電路120可將資料選通訊號DQS之閘控範圍擴大，使得餘裕控制電路120不但能增加該前文之該偵測餘裕（如步驟220中所述），還能完整地取得回程時脈訊號CKback（諸如資料選通訊號DQS）之一系列脈衝。這只是為了說明的目的而已，並非對本發明之限制。依據某些實施例，只要「增加該前文之該偵測餘裕」以及「完整地取得回程時脈訊號CKback之一系列脈衝」兩個目標均可以達到，該閘控模組的實施細節可以予以變化。例如：此閘控訊號調整模組可實施成為該閘控模組之一部分
第6圖繪示第2圖所示之該DDR閘控方法200於一實施例中所涉及之一前文偵測餘裕（Preamble Detection Margin）控制方案，其中該前文偵測餘裕控制方案可增加該前文之該偵測餘裕。為了便於說明，記憶體50可用上述LPDDR2、LPDDR3等類型之該些DDR SDRAM為例，而第6圖最上方所示之資料選通訊號DQS之該前文可等同於第4圖右上角所示之資料選通訊號DQS之該前文。這只是為了說明的目的而已，並非對本發明之限制。依據本實施例之不同的變化例，記憶體50可用上述DDR4類型之該些DDR SDRAM為例，而第6圖最上方所示之資料選通訊號DQS之該前文可代換為第3圖右上角所示之資料選通訊號DQS之該前文，並且資料選通訊號DQSa可對應地變化。
如第6圖所示，上述之該閘控訊號調整模組可動態地沿著時間軸平移閘控訊號GATE，以供使用於第5圖所示之該閘控模組。在第6圖中之兩個屬於閘控訊號GATE的波形只是閘控訊號GATE的例子，以展示閘控訊號GATE可動態地沿著時間軸被平移。這只是為了說明的目的而已，並非對本發明之限制。例如：閘控訊號GATE可被平移至任一其它位置（其異於上述該兩個屬於閘控訊號GATE的波形之位置）。由於該閘控訊號調整模組可動態地平移閘控訊號GATE，閘控訊號GATE的「閘開啟時間區間」（例如：對應於其高位準之時間區間）之長度，變成足以容許資料選通訊號DQS當中「時間已被擴展之前文」、「緊接著該前文而來之一部分脈衝」以及「其它部分的脈衝」通過。於是，依據被動態地平移之閘控訊號GATE（尤其是閘控訊號GATE之各種波形之各自的「閘開啟時間區間」的聯集），該閘控模組可容許資料選通訊號DQS當中「時間已被擴展之前文」、「緊接著該前文而來之該部分脈衝」以及「該其它部分的脈衝」通過。
第7圖繪示第2圖所示之該DDR閘控方法200於一實施例中所涉及之一即時追蹤控制方案。第7圖所示之一系列向上的箭頭（其均以虛線描繪）可代表前面某些實施例中所述之該複數個候選超取樣點，而第7圖所示之一系列向下的箭頭（其均以虛線描繪）可代表這些實施例中所述之該組超取樣點，諸如一組超取樣點{TARGET, A, B}。第7圖所示之一系列邏輯值（諸如前五個邏輯值{1, 1, 1, 1, 1}與最後一個邏輯值0）可代表於該複數個候選超取樣點可能取得的邏輯值，其中符號「X」可代表一個不一定正確之取樣結果，其可能為邏輯值1或邏輯值0。在進行上述之至少一超取樣運作時，餘裕控制電路120可依據下列預定規則來選擇性地更新這組超取樣點{TARGET, A, B}： (1). 若A = 0且B = 0 （亦即，超取樣點{A, B}之取樣結果分別為邏輯值{0, 0}），則將這組超取樣點{TARGET, A, B}中之每一取樣點往左移至下一取樣點（可簡稱為「往左移一格」）； (2). 若A = 0且B = 1 （亦即，超取樣點{A, B}之取樣結果分別為邏輯值{0, 1}），則將這組超取樣點{TARGET, A, B}中之每一取樣點往左移至下一取樣點； (3). 若A = 1且B = 0 （亦即，超取樣點{A, B}之取樣結果分別為邏輯值{1, 0}），則維持這組超取樣點{TARGET, A, B}而不予移動；以及 (4). 若A = 1且B = 1 （亦即，超取樣點{A, B}之取樣結果分別為邏輯值{1, 1}），則將這組超取樣點{TARGET, A, B}中之每一取樣點往右移至下一取樣點（可簡稱為「往右移一格」）； 其中餘裕控制電路120可依據上列預定規則之順序進行對應的運作。這只是為了說明的目的而已，並非對本發明之限制。例如：上列預定規則之順序可予以變化。
於本實施例中，基於該預定規則(3)，當餘裕控制電路120維持這組超取樣點{TARGET, A, B}而不予移動時，此狀況可代表餘裕控制電路120已經鎖定該DQS訊號之第一個下降邊緣。於是，餘裕控制電路120可即時地追蹤回程時脈訊號CKback（諸如該DQS訊號）於該前文之後的第一個邊緣。尤其是，第7圖所示之此即時追蹤控制方案可應用於餘裕控制電路120中之該閘控訊號調整模組。依據該些預定規則(1)、(2)、(3)與(4)中之至少一部分（例如一部分或全部），該閘控訊號調整模組可動態地沿著時間軸平移閘控訊號GATE，使上述「閘開啟時間區間」的起始時間對齊該超取樣點TARGET，以供使用於該閘控模組。例如：該閘控訊號調整模組可藉由利用邏輯電路來實施。為了簡明起見，本實施例與前述實施例／變化例相仿之處不再重複贅述。
第8圖繪示第1圖所示之記憶體控制器100於一實施例中所涉及之輸入輸出電路710、以及相關電路諸如位於記憶體50中之輸入輸出電路720。請注意，輸入輸出電路710至少一部分（例如：一部分或全部）可作為步驟220中所述之該輸入級之一例。另外，於第8圖中繪示了一組輸入輸出電路{710, 720}。這只是為了說明的目的而已，並非對本發明之限制。依據某些實施例，記憶體控制器100與記憶體50可具備至少一組其它輸入輸出電路，其中上述之至少一組其它輸入輸出電路中之每一組其它輸入輸出電路可為該組輸入輸出電路{710, 720}之複製品（Copies）。
如第8圖所示，輸入輸出電路710可包含一驅動器710D、一接收器710R、一ODT電阻器712與一切換單元714（於第8圖中分別以符號「D」、「Re」、「ODT」與「SW」來標示，以玆簡明），其中切換單元714依據一切換控制訊號716進行切換，以選擇性地導通該ODT電阻器712與接收器710R之間的訊號路徑。另外，輸入輸出電路720可包含一驅動器720D、一接收器720R、一ODT電阻器722與一切換單元724（於第8圖中分別以符號「D」、「Re」、「ODT」與「SW」來標示，以玆簡明），其中切換單元724依據一切換控制訊號726進行切換，以選擇性地導通該ODT電阻器722與接收器720R之間的訊號路徑。
例如：當該組輸入輸出電路{710, 720}係為用來從記憶體控制器100傳輸寫入資料至記憶體50之一組輸入輸出電路時，驅動器710D可用來輸出一系列位元資訊至記憶體50，而接收器720R可用來輸入來自記憶體控制器100之此系列位元資訊。又例如：當該組輸入輸出電路{720, 710}係為用來從記憶體50傳輸讀取資料至記憶體控制器100之一組輸入輸出電路時，驅動器720D可用來輸出一系列位元資訊至記憶體控制器100，而接收器710R可用來輸入來自記憶體50之此系列位元資訊。這只是為了說明的目的而已，並非對本發明之限制。例如：當該組輸入輸出電路{710, 720}係為用來從記憶體控制器100傳輸送出時脈訊號CKout至記憶體50之一組輸入輸出電路時，驅動器710D可用來輸出一系列脈衝（Pulse）至記憶體50，而接收器720R可用來輸入來自記憶體控制器100之此系列脈衝。又例如：當該組輸入輸出電路{720, 710}係為用來從記憶體50傳輸回程時脈訊號CKback至記憶體控制器100之一組輸入輸出電路時，驅動器720D可用來輸出一系列脈衝至記憶體控制器100，而接收器710R可用來輸入來自記憶體50之此系列脈衝，其中，在此狀況下，該ODT電阻器712可作為於第3圖所示實施例中所述之該ODT電阻器之一例。為了簡明起見，本實施例與前述實施例／變化例相仿之處不再重複贅述。
依據某些實施例，該ODT電阻器712可作為於第4圖所示實施例中所述之該拉上電阻器之一例，其中該拉上電阻器的耦接方式可以等同於該ODT電阻器712的耦接方式，並且該拉下電阻器的耦接方式可以相似於該ODT電阻器712的耦接方式，但是該拉下電阻器所在之訊號路徑係選擇性地耦接至接收器710R之一局部接地（Local Ground）（其可對應於第4圖所示實施例中所述之該低位準狀態），而非任何高位準（其可對應於第4圖所示實施例中所述之該高位準狀態）。例如：輸入輸出電路710可包含另一切換單元，且該另一切換單元係耦接於接收器710R與該拉下電阻器之間。另外，該另一切換單元可依據另一切換控制訊號（例如：切換控制訊號716之一反向（inverted）訊號）進行切換，以選擇性地導通接收器710R與該拉下電阻器之間的訊號路徑。尤其是，當該另一切換單元導通接收器710R與該拉下電阻器之間的訊號路徑時，接收器710R係透過此訊號路徑耦接至該局部接地。為了簡明起見，該些實施例與前述實施例／變化例相仿之處不再重複贅述。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
50‧‧‧記憶體 100‧‧‧記憶體控制器 105‧‧‧輸入輸出模組 110‧‧‧存取控制電路 120‧‧‧餘裕控制電路 200‧‧‧雙倍資料率閘控方法 210‧‧‧輸出送出時脈訊號與接收回程時脈訊號之步驟 220‧‧‧提供參考訊號以透過單端接收產生閘控相關資訊且擴展前文時間之步驟 710,720‧‧‧輸入輸出電路 710D,720D‧‧‧驅動器 710R,720R‧‧‧接收器 712,722‧‧‧晶片上終端電阻器 714,724‧‧‧切換單元 716,726‧‧‧切換控制訊號 CKout‧‧‧送出時脈訊號 CKback‧‧‧回程時脈訊號 DQS,DQS1,DQSa,DQS+,DQS-‧‧‧資料選通訊號 GATE‧‧‧閘控訊號 REF ‧‧‧參考訊號 TARGET,A,B‧‧‧超取樣點
第1圖為依據本發明一第一實施例之一種雙倍資料率閘控（Double Data Rate Gating，可簡稱為「DDR閘控」）裝置的示意圖。 第2圖為依據本發明一實施例之一種DDR閘控方法的流程圖。 第3圖繪示第2圖所示之該DDR閘控方法於一實施例中所涉及之一回程時脈閘控方案。 第4圖繪示第2圖所示之該DDR閘控方法於另一實施例中所涉及之一回程時脈閘控方案。 第5圖繪示第1圖所示之餘裕控制電路於一實施例中所涉及之一閘控模組。 第6圖繪示第2圖所示之該DDR閘控方法於一實施例中所涉及之一前文偵測餘裕（Preamble Detection Margin）控制方案，其中該前文偵測餘裕控制方案可增加前文之偵測餘裕。 第7圖繪示第2圖所示之該DDR閘控方法於一實施例中所涉及之一即時追蹤（Real Time Tracing）控制方案。 第8圖繪示第1圖所示之記憶體控制器於一實施例中所涉及之一輸入輸出電路、以及相關電路。
200‧‧‧雙倍資料率閘控方法
210‧‧‧輸出送出時脈訊號與接收回程時脈訊號之步驟
220‧‧‧提供參考訊號以透過單端接收產生閘控相關資訊且擴展前文時間之步驟

Claims (20)

  1. 一種雙倍資料率閘控（Double Data Rate Gating, DDR Gating）方法，該雙倍資料率閘控方法係應用於一記憶體控制器，該雙倍資料率閘控方法包含有下列步驟： 從該記憶體控制器輸出一送出時脈（Outward Clock）訊號至一記憶體、且自該記憶體接收對應於該送出時脈訊號之一回程時脈（Backward Clock）訊號，其中該記憶體控制器與該記憶體係設置於一電子裝置中，以及該回程時脈訊號係用來作為該記憶體控制器對該記憶體之一資料讀取運作之參考；以及 提供一參考訊號至該記憶體控制器之一輸入級，以透過該輸入級之單端接收（Single Ended Receiving）產生閘控相關資訊（Gating-related Information），以供於取樣該回程時脈訊號時進行閘控，且藉助於該輸入級之該單端接收來擴展（Enlarge）該回程時脈訊號的一前文（Preamble）之時間，以供增加該前文之一偵測餘裕（Detection Margin）。
  2. 如申請專利範圍第1項所述之雙倍資料率閘控方法，其中來自該記憶體之該回程時脈訊號係被實施成一組差動式（Differential）資料選通（Data Strobe）訊號，而該記憶體控制器透過差動式接收（Differential Receiving）取得一接收後之資料選通訊號，其中取樣該回程時脈訊號係藉由取樣該接收後之資料選通訊號來實施；以及該記憶體控制器透過該輸入級之該單端接收取得另一接收後之資料選通訊號，其中該另一接收後之資料選通訊號載有（Carry）該閘控相關資訊。
  3. 如申請專利範圍第1項所述之雙倍資料率閘控方法，其另包含： 產生至少一閘控訊號，以增加該前文之該偵測餘裕。
  4. 如申請專利範圍第3項所述之雙倍資料率閘控方法，其另包含： 依據該至少一閘控訊號，對該回程時脈訊號進行閘控，以產生一過濾後之回程時脈訊號，以供用來作為該資料讀取運作之參考。
  5. 如申請專利範圍第4項所述之雙倍資料率閘控方法，其中依據該至少一閘控訊號對該回程時脈訊號進行閘控以產生該過濾後之回程時脈訊號之步驟另包含： 依據該至少一閘控訊號，對該回程時脈訊號進行閘控，以避免該回程時脈訊號之多個邏輯狀態中之任一未知狀態（Unknown State）出現在該過濾後之回程時脈訊號中。
  6. 如申請專利範圍第4項所述之雙倍資料率閘控方法，其另包含： 於進行該資料讀取運作時，依據該過濾後之回程時脈訊號，對來自該記憶體之一資料訊號進行取樣，以取得資料。
  7. 如申請專利範圍第1項所述之雙倍資料率閘控方法，其另包含： 對該回程時脈訊號進行至少一超取樣（Oversampling）運作，以追蹤該回程時脈訊號於該前文之後的第一個邊緣，藉此完成該回程時脈訊號之即時追蹤（Real Time Tracing）。
  8. 如申請專利範圍第7項所述之雙倍資料率閘控方法，其中對該回程時脈訊號進行該至少一超取樣運作以追蹤該回程時脈訊號於該前文之後的該第一個邊緣之步驟另包含： 於複數個候選（Candidate）超取樣點選擇一組超取樣點，其中該組超取樣點係為該複數個候選超取樣點中之多個連續的超取樣點； 進行分別對應於該組超取樣點之一組超取樣運作，以取得分別對應於該組超取樣點之一組取樣結果；以及 依據該組取樣結果，選擇性地更新該組超取樣點。
  9. 如申請專利範圍第8項所述之雙倍資料率閘控方法，其中該組超取樣點包含一目標超取樣點以及至少兩個後續之超取樣點，以及該目標超取樣點係用來鎖定該回程時脈訊號於該前文之後的該第一個邊緣。
  10. 如申請專利範圍第1項所述之雙倍資料率閘控方法，其另包含： 對該回程時脈訊號進行至少一超取樣（Oversampling）運作，以追蹤該回程時脈訊號於該前文之後的第一個邊緣，而非使用任一虛設輸入輸出單元（Dummy Input/Output Cell, Dummy IO Cell）來鎖定該回程時脈訊號。
  11. 一種雙倍資料率閘控（Double Data Rate Gating, DDR Gating）裝置，該雙倍資料率閘控裝置包含一電子裝置之至少一部分，該雙倍資料率閘控裝置包含有： 一記憶體控制器，用來控制一記憶體，其中該記憶體控制器與該記憶體係設置於一電子裝置中，以及該記憶體控制器包含： 一輸入級，用來接收至少一訊號； 一存取控制電路，耦接至該輸入級，用來從該記憶體控制器輸出一送出時脈（Outward Clock）訊號至一記憶體，其中該存取控制電路控制該輸入級，以自該記憶體接收對應於該送出時脈訊號之一回程時脈（Backward Clock）訊號，以及該回程時脈訊號係用來作為該記憶體控制器對該記憶體之一資料讀取運作之參考；以及 一餘裕控制電路，耦接至該輸入級與該存取控制電路，用來提供一參考訊號至該輸入級，以透過該輸入級之單端接收（Single Ended Receiving）產生閘控相關資訊（Gating-related Information），以供於取樣該回程時脈訊號時進行閘控，且藉助於該輸入級之該單端接收來擴展（Enlarge）該回程時脈訊號的一前文（Preamble）之時間，以供增加該前文之一偵測餘裕（Detection Margin）。
  12. 如申請專利範圍第11項所述之雙倍資料率閘控裝置，其中來自該記憶體之該回程時脈訊號係被實施成一組差動式（Differential）資料選通（Data Strobe）訊號，而該記憶體控制器透過差動式接收（Differential Receiving）取得一接收後之資料選通訊號，其中取樣該回程時脈訊號係藉由取樣該接收後之資料選通訊號來實施；以及該記憶體控制器透過該輸入級之該單端接收取得另一接收後之資料選通訊號，其中該另一接收後之資料選通訊號載有（Carry）該閘控相關資訊。
  13. 如申請專利範圍第11項所述之雙倍資料率閘控裝置，其中該餘裕控制電路產生至少一閘控訊號，以增加該前文之該偵測餘裕。
  14. 如申請專利範圍第13項所述之雙倍資料率閘控裝置，其中依據該至少一閘控訊號，該餘裕控制電路對該回程時脈訊號進行閘控，以產生一過濾後之回程時脈訊號，以供用來作為該資料讀取運作之參考。
  15. 如申請專利範圍第14項所述之雙倍資料率閘控裝置，其中依據該至少一閘控訊號，該餘裕控制電路對該回程時脈訊號進行閘控，以避免該回程時脈訊號之多個邏輯狀態中之任一未知狀態（Unknown State）出現在該過濾後之回程時脈訊號中。
  16. 如申請專利範圍第14項所述之雙倍資料率閘控裝置，其中於進行該資料讀取運作時，依據該過濾後之回程時脈訊號，該記憶體控制器對來自該記憶體之一資料訊號進行取樣，以取得資料。
  17. 如申請專利範圍第11項所述之雙倍資料率閘控裝置，其中該餘裕控制電路對該回程時脈訊號進行至少一超取樣（Oversampling）運作，以追蹤該回程時脈訊號於該前文之後的第一個邊緣，藉此完成該回程時脈訊號之即時追蹤（Real Time Tracing）。
  18. 如申請專利範圍第17項所述之雙倍資料率閘控裝置，其中該餘裕控制電路於複數個候選（Candidate）超取樣點選擇一組超取樣點，其中該組超取樣點係為該複數個候選超取樣點中之多個連續的超取樣點；該餘裕控制電路進行分別對應於該組超取樣點之一組超取樣運作，以取得分別對應於該組超取樣點之一組取樣結果；以及依據該組取樣結果，該餘裕控制電路選擇性地更新該組超取樣點。
  19. 如申請專利範圍第18項所述之雙倍資料率閘控裝置，其中該組超取樣點包含一目標超取樣點以及至少兩個後續之超取樣點，以及該目標超取樣點係用來鎖定該回程時脈訊號於該前文之後的該第一個邊緣。
  20. 如申請專利範圍第11項所述之雙倍資料率閘控裝置，其中該餘裕控制電路對該回程時脈訊號進行至少一超取樣（Oversampling）運作，以追蹤該回程時脈訊號於該前文之後的第一個邊緣，而非使用任一虛設輸入輸出單元（Dummy Input/Output Cell, Dummy IO Cell）來鎖定該回程時脈訊號。
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