TW201644047A - 半導體結構 - Google Patents

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Abstract

本發明提供一種半導體結構，包含：一基板，具有一第一傳導類型之半導體材料；一磊晶層，設置於基板上，並具有第一傳導類型之半導體材料；一主動區，半導體結構之工作區域；以及一邊緣保護區，用以保護該主動區。其中，邊緣保護區中之JTE區為第二傳導類型之半導體材料；反向摻雜區設置於JTE區中且為第一傳導類型之半導體材料；以及反向摻雜區中第一傳導類型之半導體材料濃度沿一方向遞增。

Description

半導體結構
本發明係關於一種半導體結構，尤指一種具有反向摻雜(counter-doped)之半導體結構。
目前商用碳化矽的產品，如二極體、金屬氧化物半導體場效電晶體(MOSFETs)，接面場效電晶體(JFETs)的和雙載子接面電晶體(BJTs)等，其邊緣保護區(Edge Termination)是關鍵的功能，係用以確保高電壓的操作。
請參考第1~5圖習知技術中，保護環(Guard Ring)和接面終極延伸(Junction Termination Extension，以下簡稱JTE)是平面邊緣端點的兩個重要技術。第1圖係為單一區之P型JTE、第2圖係為單一區之P型JTE搭配外部P型保護環，第3圖係為雙區之P型JTE，第4圖係為雙區之P型JTE搭配P型內部保護環與外部保護環，第5圖係為單一區之P型JTE搭配P型內部保護環與外部保護環。
習知技術提供了一種半導體結構，其包括N 型碳化矽層11，其上具有一個P型摻雜區12、以及P型JTE區13。
如第1圖與第2圖所示，其結構為單一的P型JTE，且第2圖之結構係為單一區的P型JTE搭配外部保護環14；第3圖與第4圖為雙區之P型JTE，且第4圖構係為雙區的P型JTE搭配外部保護環14；第5圖所示，習知技術係利用內部P型保護環15提供相同的電荷，以使P型JTE之電荷濃度增加，達到調整電荷之目的。
本發明之目的之一，是提供一種利用反向摻雜之半導體結構。
本發明之目的之一，是提供一種具有反向摻雜區設置於JTE區之內部。
本發明提供一種半導體結構，包含：一基板，具有一第一傳導類型之半導體材料；一磊晶層，設置於基板上，並具有第一傳導類型之半導體材料；一第一JTE區，設置於磊晶層中，第一JTE區為一第二傳導類型之半導體材料；一第二JTE區，設置於磊晶層中並接觸於第一JTE區，第二JTE區為第二傳導類型之半導體材料；以及一摻雜區，設置於磊晶層中並接觸第一JTE區，並具有第二傳導類型之半導體材料；其中，第一JTE區中第二傳導類型之半導體材料之濃度小於第二JTE區。
11‧‧‧N型碳化矽層11
12‧‧‧P型摻雜區
13‧‧‧P型JTE區
14‧‧‧外部保護環
15‧‧‧內部保護環
600a、600b、1000‧‧‧半導體結構
60、160‧‧‧基板
61、161‧‧‧磊晶層
62~63、65、162~163、165‧‧‧JTE區
64、164‧‧‧摻雜區
CD1~CD4‧‧‧反向摻雜區
D1‧‧‧方向
O‧‧‧介電層
T1、T2‧‧‧電極
A‧‧‧主動區
E‧‧‧邊緣保護區
第1~5圖顯示先前技術之半導體結構剖面示意圖。
第6A圖顯示本發明之半導體結構於一實施例剖面示意圖。
第6B圖顯示本發明之半導體結構於一實施例剖面示意圖。
第7圖係先前技術、本發明之JTE區濃度與崩潰電壓之比較圖。
第8圖係先前技術、本發明之表面電荷(Surface Charge)、與崩潰電壓之比較圖。
第9圖係比較先前技術與本發明之耐電壓程度之比較圖。
第10圖顯示本發明一實施例之半導體結構剖面示意圖。
請同時參閱第6A圖顯示本發明半導體結構於一實施例剖面示意圖。半導體結構600a包含：基板60、磊晶層61、第一JTE區62、第二JTE區63、摻雜區64、反向摻雜區CD1~CD4。
在此請注意，半導體結構600a之第一JTE區62、第二JTE區63、以及反向摻雜區CD1~CD4可視為邊 緣保護區(Termination)E，而摻雜區64與電極T2可視為主動區(Active Area)A，邊緣保護區E係用以保護主動區A於高電壓時的操作，主動區A係主要為半導體結構600工作區域。
然而，本實施例主動區A以PIN二極體結構為例，其主動區A亦可為蕭基二極體，金屬氧化物半導體場效電晶體(MOSFETs)，接面場效電晶體(JFETs)，絕緣閘雙極電晶體(IGBTs)和雙載子接面電晶體(BJTs)等結構所實現。
又基板60為第一傳導類型之半導體材料，在本實施例中，基板60為N型碳化矽(4H-SiC N+)基板所實現。磊晶層61設置於基板60上，並具有第一傳導類型之半導體材料，在本實施例中，磊晶層61為一N型磊晶層(N- Epi-layer)所實現，但本發明不應以此為限。
第一JTE區62設置於磊晶層61中，第一JTE區62為一第二傳導類型之半導體材料；相同地，第二JTE區63亦設置於磊晶層61中並接觸於第一JTE區62，第二JTE區63為第二傳導類型之半導體材料。摻雜區64設置於磊晶層6中並接觸第一JTE區62，摻雜區64具有第二傳導類型之半導體材料。
在本發明中第一傳導類型之半導體材料與第二傳導類型之半導體材料之傳導類型相異，換言之，在本 實施例中之磊晶層61為N型磊晶層時，則第一JTE區62與第二JTE區63為P型JTE區(P-JTE)。
再者，本發明係透過第二JTE區63中複數個反向摻雜(Counter-doped)區進行濃度控制，在本實施例中具有四個反向摻雜區CD1~CD4，但本發明不應以此為限。
在第二JTE區63包含四個反向摻雜區CD1~CD4，且反向摻雜區CD1~CD4為第一傳導類型之半導體材料，故在本實施例中為N型半導體材料，且反向摻雜區CD1~CD4之N型半導體材料其濃度可依需求進行調整；換言之，其第一JTE區62與第二JTE區63中第二傳導類型之半導體材料濃度會依據反向摻雜區CD1~CD4之N型半導體材料之寬度或濃度調整。
需注意者，第6A圖中第一JTE區62與第二JTE區63之間係繪示虛線區隔，其僅止表示第二JTE區63在設置反向摻雜區CD1~CD4後，其第一JTE區62與第二JTE區63之第二傳導類型之半導體材料濃度具有區域性之差異，意即在反向摻雜區CD1~CD4所在之第二JTE區63之第二傳導類型之半導體材料濃度會降低，故此時第一JTE區62與第二JTE區63中的第二傳導類型之半導體材料濃度不會相同。
請注意，在本實施例中第一JTE區62與第二JTE區63之P型半導體材料之濃度，因反向摻雜區 CD1~CD4的N型半導體材料濃度沿方向D1遞增，如此一來，半導體結構600可透過第二JTE區63設置反向摻雜區CD1~CD4，使原有第二JTE區63之P型半導體材料其濃度，因摻雜了N型半導體材料而沿方向D1呈線性或非線性遞減，且方向D1係遠離第一JTE區62；故第一JTE區62與第二JTE區63之P型半導體材料濃度，因反向摻雜區CD1~CD4摻雜N型半導體材料，使第一JTE區62與第二JTE區63之P型半導體材料濃度具有多區域的效果。換言之，此時第一JTE區62中第二傳導類型之半導體材料之濃度高於第二JTE區63。
在本實施例中，反向摻雜區CD1~CD4之濃度介於1×1011~1×1014/cm2，且第一反向摻雜區於第二JTE區63之深度為0.1~3um。
在另一實施例中，反向摻雜區CD1~CD4的N型半導體材料寬度及濃度之大小順序為CD4>CD3>CD2>CD1，換言之，位於第二JTE區63邊緣之反向摻雜區CD4的N型半導體材料寬度或濃度大於其他反向摻雜區CD1~CD3。
在另一實施例中，鄰近的反向摻雜區具有80%的濃度差異，意即反向摻雜區CD1之N型半導體材料濃度為反向摻雜區CD2之N型半導體材料濃度的80%。
另外，結構600a之反向摻雜區CD4之部份區 域設置於第二JTE區63之外，且半導體結構600a更包含：電極T1、T2、介電層O。基板60設置於電極T1上，電極T2設置於部份摻雜區64；介電層O接觸並電極T2並設置於部分摻雜區64、第一JTE區62、第二JTE區63、以及磊晶層61上。在本實施例中，電極T1為陰極(Cathode)所實現，電極T2為陽極(Anode)所實現。
接著請同時參考第6B圖，半導體結構600b與600a差異在於，半導體結構600b之邊緣保護區E包含第三JTE區65。
基板60設置於電極T1上，電極T2設置於部份摻雜區64；介電層O接觸並電極T2並設置於部分摻雜區64、第一JTE區62、第二JTE區63、第三JTE區65以及磊晶層61上。
第三JTE區65設置於磊晶層61中，第三JTE區65與第一JTE區62及第二JTE區63相同，在本實施例都具有P型半導體材料，且第三JTE區65與第二JTE區相鄰63。在一實施例中，其第一JTE區62、第二JTE區63、以及第三JTE區65可在同一製程中製造。
請注意，本實施例中具有兩個第三JTE區65，係不設置於第一JTE區62及第二JTE區63中，且第三JTE區65可視為設置於第一JTE區62及第二JTE區63之外部保護環(Outer Guard Ring)，主要減少第三JTE區 65所在位置之電場，而反向摻雜區CD1~CD4為設置於第一JTE區62及第二JTE區63之內部保護環(Inner Guard Ring)。
再者，反向摻雜區CD1~CD4之間的距離為0.1~10um，且反向摻雜區CD4與相鄰的第三JTE區65之距離為0.1~10um，相鄰的第三JTE區65之間距離為0.1~10um；由於反向摻雜區CD4之部份區域設置於第二JTE區63之外，故反向摻雜區CD4可超出第二JTE區63之寬度為0.1~10um。
請注意，因部分反向摻雜區CD4超出第二JTE區63，故與習知技術相比，本實施例的崩潰電壓會高於習知技術。
本發明之半導體結構600a與600b之特點係在p型的第二JTE區62加入反向摻雜區CD1~CD4，以降低第二JTE區之P型半導體材料之濃度。除此之外，反向摻雜區CD1~CD4濃度可透過區域的位置和寬度進行調整，使第一JTE區62及第二JTE區63達到多區域P型JTE區的效果。
接著請參考第7圖，第7圖係先前技術、本發明之JTE區濃度與崩潰電壓之比較圖。其中，SZ-JTE係表示單一區之P型JTE結構(對比第1圖結構)、SZ-JTE為單一區P型JTE搭配外部P型保護環(對比第2圖結 構)、TZ-JTE為雙區之P型JTE(對比第3圖結構)、SM-JTE為雙區之P型JTE搭配P型內部保護環與外部保護環(對比第4圖結構)、GA-JTE+OR為單一區之P型JTE搭配P型內部保護環與外部保護環(對比第5圖結構)、以及CD-JTE+OR為本發明之600b之結構，橫軸為JTE區濃度變化，縱軸為可達到之最大崩潰電壓。
如第7圖所示，CD-JTE+OR結構具有寬廣的JTE濃度變化區域，因本發明具有多區段JTE區並搭配外環結構組合，使JTE濃度範圍延長，即JTE區濃度在9×1012cm-2至20×1012cm-2時，其崩潰電壓均能維持於3500V以上；相對應地，以SZ-JTE結構為例，SZ-JTE結構則顯示了一個狹窄的濃度與崩潰電壓之區域，即JTE區濃度超過9×1012cm-2後，其崩潰電壓為迅速下降。
接著請參考第8圖，第8圖係先前技術、本發明之表面電荷(Surface Charge)、與崩潰電壓之比較圖。由於一般半導體結構在製程中係存在正或負的表面電荷，當表面電荷帶負電荷時，由圖可知均不影響習知技術與本發明之崩潰電壓；但若表電荷為正電荷時，習知技術之半導體結構之崩潰電壓即快速降低，但本發明CD-JTE+OR半導體結構的特點在於可降低對表面電荷之敏感度，故本實例之崩潰電壓並不受影響仍維持在一範圍中。
接著請參考第9圖，第9圖係比較先前技術與本發明之耐電壓程度之比較圖。其中，CD-JTE係代表本發明一實施例之結構，即具有反向摻雜區但不具有外部保護環之結構；CD-JTE+OR係代表本發明一實施例之結構，即具有反向摻雜區且具有外部保護環之結構。
在第9圖中可以了解，透過反向摻雜區進行JTE區進行濃度調整後，則CD-JTE與CD-JTE+OR能比先前技術承受更高的電壓，其崩潰電壓能維持在4500V左右；而先前技術之崩潰電壓在僅在4000V以下。
請注意，在一實施例中，其第一傳導類型之半導體材料若為N型半導體材料時，則第二傳導類型之半導體材料為P型半導體材料；反之，若第一傳導類型之半導體材料若為P型半導體材料時，則第二傳導類型之半導體材料為N型半導體材料。
請參考第10圖，第10圖顯示本發明一實施例之半導體結構剖面示意圖。本實例半導體結構1000與600b差異在於，半導體結構1000之第一傳導類型之半導體材料為P型半導體材料，而第二傳導類型之半導體材料為N型半導體材料。意即本實施例之基板160為P型碳化矽基板所實現，磊晶層161為一P型磊晶層所實現，摻雜區164、第一JTE區162、第二JTE區163、以及第三JTE區165為N型半導體材料，反向摻雜區CD1~CD4為 P型半導體材料，電極T1仍為陰極，電極T2為陽極所實現，其餘結構與原理與前述相同，在此不另行贅述。
綜上所述，本發明之半導體結構透過利用反向摻雜的方法，使原本JET區的原有的半導體材料濃度降低，以減化製程並依然可維持最大崩潰電壓值，且降低崩潰電壓對表面電荷的敏感度。
600b‧‧‧半導體結構
60‧‧‧基板
61‧‧‧磊晶層
62~63、65‧‧‧JET區
64‧‧‧摻雜區
CD1~CD4‧‧‧反向摻雜區
D1‧‧‧方向
O‧‧‧介電層
T1、T2‧‧‧電極
A‧‧‧主動區
E‧‧‧邊緣保護區

Claims (11)

  1. 一種半導體結構，包含：一基板，具有一第一傳導類型之半導體材料；一磊晶層，設置於該基板上，並具有該第一傳導類型之半導體材料；一主動區(Active Area)，該半導體結構之工作區域；以及一邊緣保護區(Termination)，用以保護該主動區，且該邊緣保護區包含：一第一JTE區，設置於該磊晶層中，該第一JTE區為一第二傳導類型之半導體材料；一第二JTE區，設置於該磊晶層中並接觸於該第一JTE區，該第二JTE區為該第二傳導類型之半導體材料；以及至少一第一反向摻雜區，為該第一傳導類型之半導體材料且設置於該第二JTE區內；其中，該第一傳導類型之半導體材料與該第二傳導類型之半導體材料之傳導類型相異。
  2. 如申請專利範圍第1項所述之結構，其中，該第一反向摻雜區中該第一傳導類型之半導體材料之濃度係依據該第一反向摻雜區之寬度或濃度調整。
  3. 如申請專利範圍第2項所述之結構，其中，該第一反向摻雜區中之該第一傳導類型之半導體材料濃度沿一方向呈線性或非線性遞增。
  4. 如申請專利範圍第3項所述之結構，其中，該方向係遠離該第一JTE區。
  5. 如申請專利範圍第4項所述之結構，其中，該第一反向摻雜區部份區域設置於該第二JTE區之外。
  6. 如申請專利範圍第5項所述之結構，其中，該主動區包含：一摻雜區，設置於該磊晶層中並接觸該第一JTE區，並具有該第二傳導類型之半導體材料；以及一第一電極，該基板設置於該第一電極上。
  7. 如申請專利範圍第6項所述之結構，其中，該結構更包含：一第二電極，設置於部份該摻雜區上；以及一介電層，接觸該第二電極並設置於部分該摻雜區、該第一JTE區、該第二JTE區以及該磊晶層上；以及至少一第三JTE區，設置於該磊晶層中，具有該第二傳導類型之半導體材料，且該第三JTE區與該第二JTE區相鄰。
  8. 如申請專利範圍第5項所述之結構，其中，當該第一傳導類型材料為一N型傳導類型材料時，第二傳導類型材料為一P型傳導類型材料；以及，當該第一傳導類型材料為一P型傳導類型材料時，第二傳導類型材料為一N型傳導類型材料。
  9. 如申請專利範圍第1項所述之結構，其中，該第一反 向摻雜區之濃度介於1×1011~1×1014/cm2，該第一反向摻雜區於該第二JTE區之深度為0.1~3um。
  10. 一種半導體結構，包含：一基板，具有一第一傳導類型之半導體材料；一磊晶層，設置於該基板上，並具有該第一傳導類型之半導體材料；一主動區，該半導體結構之工作之區域；以及一邊緣保護區，用以保護該主動區，且該邊緣保護區包含：一JTE區，設置於該磊晶層中，該JTE區為一第二傳導類型之半導體材料；以及至少一反向摻雜區，為該第一傳導類型之半導體材料且設置於JTE區內；該反向摻雜區於該JTE區具有一預設深度，且部分該反向摻雜區超出該JTE區之邊緣並接觸該磊晶層；其中，該第一傳導類型之半導體材料與該第二傳導類型之半導體材料之傳導類型相異；該反向摻雜區中該第一傳導類型之半導體材料濃度沿一方向遞增。
  11. 如申請專利範圍第10項所述之結構，其中，該反向摻雜區之濃度介於1×1011~1×1014/cm2，該第一反向摻雜區於該JTE區之預設深度為0.1~3um。
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