TW201635533A - 半導體結構及其製造方法 - Google Patents

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Abstract

本申請案係揭露半導體結構，其包括第一層、金屬層與第二層。第一層係包括凹陷表面。金屬層係位於部分的凹陷表面上方。第二層係位於金屬層上方並且受限於凹陷表面。第二層包括頂部表面、第一側向側與第二側向側。蝕刻劑對於金屬層的蝕刻速度係大於該蝕刻劑對於第二層的蝕刻速度。第二層在第二層的中間之厚度係小於第二層在第一側向側或第二側向側的厚度。本申請案亦揭露形成半導體結構的方法。

Description

半導體結構及其製造方法
本揭露係關於半導體結構及其製造方法。
半導體積體電路(IC)產業已經歷快速成長。在IC演進的過程中，已增加功能性密度(亦即每晶片面積上的互連裝置之數目)，同時已減少幾何尺寸(亦即使用製程可產生的最小元件(或線))。藉由增加生產效率與降低相關成本，此縮小尺寸製程通常提供效益。此縮小尺寸製程亦已增加IC的處理與製造複雜性，為了實現這些進展，需要IC處理與製造中的對應發展。隨著電晶體的尺寸減少，閘極氧化物的厚度必須減小以保留具有減少閘極長度的效能。可使用高介電係數(k)閘極絕緣體層以達到較大的實體厚度，同時保持例如典型閘極氧化物之其他閘極絕緣體層所提供之相同的有效電容。
隨著技術進展，在一些IC設計中，以希望用金屬閘極(MG)電極替換典型的多矽閘極電極，用以改良裝置效能。形成MG電極的一種製程係稱為「閘極後」製程，這是相對於稱為「閘極前」的另一MG電極形成製程。「閘極後」製程允許後續製成數量減少，包含高溫製程，其必須在閘極形成之後進行。
此外，為了改良產率，減少每製造晶圓的製造裝置數目是重要的。
本揭露的一些實施例係提供一種半導體結構，其包括 第一層，其包括凹陷表面；金屬層，其係位在部分的該凹陷表面上方；以及第二層，其係位在該金屬層上方並且受限於該凹陷表面，該第二層係包括頂部表面、第一側向側與第二側向側，其中蝕刻劑對於該金屬層的蝕刻速度係大於該蝕刻劑對於該第二層的蝕刻速度，以及該第二層在該第二層的中間之厚度係小於該第二層在該第一側向側或該第二側向側的厚度。
本揭露的一些實施例係提供一種半導體結構，其包括 替換閘極結構，其包括金屬層，其包括第一側向側與第二側向側；蝕刻阻抗層，其係位在該金屬層上方；介電層，其環繞該金屬層與該蝕刻阻抗層；其中蝕刻劑對於該蝕刻阻抗層的蝕刻速度係小於該蝕刻劑對於該金屬層的蝕刻速度；其中該金屬層在該金屬層的中間之厚度係大於該金屬層在該第一側向側或該第二側向側的厚度。
本揭露的一些實施例係提供一種形成半導體結構的方 法，其包括形成第一層，該第一層包括凹陷表面；在部分的該凹陷表面上方形成金屬層，該金屬層包括頂部表面；以及形成第二層，其係位在該金屬層上方並且受限於該凹陷表面，其中該第二層包括第一側向側與第二側向側，其中蝕刻劑對於該金屬層的蝕刻速度係大於該蝕刻劑對於該第二層的蝕刻速度，以及該第二層在該第二層的中間之厚度係大於該第二層在該第一側向側或該第二側向側的厚度。
1‧‧‧半導體結構
10‧‧‧半導體層
10a‧‧‧表面
101‧‧‧隔離區
12、13‧‧‧層間介電(ILD)層
11‧‧‧蝕刻停止層(ESL)
14‧‧‧閘極結構
141‧‧‧閘極介電層
142‧‧‧間隔物
143‧‧‧中間層
144‧‧‧金屬層
145‧‧‧保護層
102‧‧‧源極/汲極區
16‧‧‧接點
142a‧‧‧頂部表面
143a‧‧‧表面
242‧‧‧凹處
241‧‧‧虛擬閘極
145a‧‧‧頂部表面
1451‧‧‧側向側
1452‧‧‧側向側
1453‧‧‧中間部
144a‧‧‧頂部表面
1441‧‧‧側向側
1442‧‧‧側向側
1443‧‧‧中間部
144b‧‧‧頂部表面
15‧‧‧開口
由以下詳細說明與附隨圖式得以最佳了解本揭露之各方面。注意，根據產業之標準實施方式，各種特徵並非依比例繪示。實際上，為了清楚討論，可任意增大或縮小各種特徵的尺寸。
圖1係根據本揭露的一些實施例說明包括閘極結構之 半導體結構的概示剖面圖。
圖2A係根據本揭露的一些實施例說明半導體結構之 閘極結構的概示剖面圖。
圖2B係根據本揭露的一些實施例說明半導體結構之 另一閘極結構的概示剖面圖。
圖3A至圖3I係根據本揭露的一些實施例說明在不同 製造階段之包括閘極結構的半導體結構之概示剖面圖。
在以下的詳細說明中，許多特定細節係用以提供全盤 了解本揭露。然而，該技藝之技術人士理解可不需要這些特定細節而實施本揭露。在其他例子中，為了不模糊本揭露的內容，不再詳細描述已知的方法、程序、元件與電路。
再者，本揭露提供許多不同的實施例或範例，用於實 施所提供標的之不同特徵。元件與配置的特定範例係描述如下以簡化本揭露之內容。當然，這些僅為範例，並非用於限制本申請案。例如，以下描述在第二特徵上或上方形成第一特徵可包含形成直接接觸的第一與第二特徵之實施例，亦可包含在該第一與第二特徵之間形成其他特徵的實施例，因而該第一與第二特徵並非直接接觸。此外，本申請案可在不同範例中重複元件符號與/或字母。此重複係為了簡化與清楚之目的，而非支配不同實施例與/或所討論架構之間的關係。
再者，本申請案可使用空間對應語詞，例如「之 下」、「低於」、「較低」、「高於」、「較高」等類似語詞之簡單說明，以描述圖式中一元件或特徵與另一元件或特徵的關係。空間對應語詞係用以包括除了圖式中描述的位向之外，裝置於使用或操作中之不同位向。裝置或可被定位(旋轉90度或是其他位向)，並且可相應解釋本申請案使用的空間對應描述。
本揭露之實施例的製造與使用係詳細討論如下。然 而，應理解所提供之標的係提供多可應用的發明概念，其可實施於廣泛的特定內容。本文所討論的特定實施例僅為說明，而非限制所提供之標的的範圍。
圖1係根據本揭露的一些實施例說明半導體結構1的剖 面圖。半導體結構1係包括半導體層10，其包括表面10a。半導體結構1可包括一或多隔離區101與一或多源極/汲極區102。半導體結構1可包括半導體層10之表面10a上或上方的其他部分，例如層間介電(ILD)層12、13以及蝕刻停止層(ESL)11。在一些實施例中，ILD層13可接觸至少部分的ILD層12。半導體結構1亦可包括閘極結構14，其可包括閘極介電層141、間隔物142、中間層143、金屬層144以及保護層145。可在源極/汲極區102上方，形成至少一接點16。在一些實施例中，接點16係將源極/汲極區102電連接至半導體結構1外部的電路元件。
根據本揭露的一些實施例，半導體層10可包括結晶矽 基板(例如，晶圓)。依設計需求(例如p型基板或n型基板)，半導體層10可包括不同的摻雜區。在一些實施例中，摻雜區可摻雜p型或n型摻質。例如，摻雜區可摻雜p型摻質，例如硼或BF2；n型摻質，例如磷或砷；以及/或任何合適的組合。摻雜區可用於n型FinFET或平面MOFET，或是用於p型FinFET或平面MOSFET。可在半導體層10上形成各種其他層，例如介電層、摻雜層、多矽層與/或傳導層。亦可在半導體層10上形成各種裝置，例如電晶體、電阻、以及/或電容器。 這些裝置可經由互連層而互連至其他電路元件，該其他電路元件可為一或多個積體電路的部分。
如圖1所示，可在半導體層10中，形成一或多個隔離 區101，用以定義且電隔離半導體結構1的不同部分。在一些實施例 中，該隔離區101可為前溝渠隔離(STI)區。隔離區可包括氧化矽、氮化矽、氮氧化矽、氟摻雜的矽酸鹽玻璃(FSG)、低k介電材廖、以及/或任何合適的組合。可藉由任何合適的製程，形成隔離區101(在一些實施例中可為STI區)。在一實施例中，隔離區101的形成可包含以介電材料填充半導體結構1中的溝渠(例如，藉由化學氣相沉積(CVD))。 在一些實施例中，填充的溝渠可具有多層結構，例如填充氮化矽或氧化矽的熱氧化物襯墊。
源極/汲極區102可包括含矽材料，例如SiGe、SiC或 SiP。在一些實施例中，藉由以所欲量之任何合適的摻質摻雜半導體結構1，可形成源極/汲極區102。在一些實施例中，可藉由磊晶形成源極/汲極區102。雖然圖1所示的源極/汲極區102係在半導體結構1的表面10a下方，然而根據本揭露的一些實施例，部分的源極/汲極區102可在表面10a上方。在一些實施例中，源極/汲極區102中的摻雜量可為均勻的。在一些實施例中，在源極/汲極區102的不同部分中，源極/汲極區102中的摻雜量可為不同；例如，部分的源極/汲極區102可為輕摻雜源極/汲極(LDD)區。在一些實施例中，源極/汲極區102的邊緣可對準間隔物12的邊緣。在一些實施例中，源極/汲極區102的邊緣不對準間隔物142的邊緣。同樣地，在本揭露的不同實施例中，源極/汲極區102的邊緣可對準或不對準閘極介電層141的邊緣。在半導體結構1的閘極結構14下方的源極/汲極區102之間，可形成通道區。
可在半導體結構1的上方，形成ESL 11，如圖1所示。 可藉由任何合適的製程，形成ESL 11，例如膜沉積製程。在一些實施例中，ESL 11可包括氮化矽、氮氧化矽、其他合適的材料、以及/或其組合。在一些實施例中，ESL 11可為接觸蝕刻停止層(CESL)，其包括氮化矽。
ILD層12可位在部分的ESL 11的上方。可在ESL 11的 一些其他部分、ILD層12與/或閘極結構14之上方，形成另一ILD層13，如圖1所示。在一些實施例中，部分的ILD層13係接觸ESL 11、ILD層12、間隔物142、中間層143與/或保護層145。IDL層12、13可包括介電材料。介電材料可包括氧化矽、氮化矽、氮氧化矽、旋塗玻璃(SOG)、氟化石英玻璃(FSG)、碳摻雜的氧化矽(例如SiCOH)、BLACKDIAMOND®(Applied Materials of Santa Clara,Calif.)、XEROGEL®、AEROGEL®、無定形的氟化碳、聚對二甲苯(Parylene)、BCB(雙苯并環丁烯)、FLARE®、SILK®(Dow Chemical,Midland,Mich.)、聚亞醯胺、其他合適的多孔聚合材料、其他合適的介電材料、以及/或其組合。在一些實施例中，ILD層12、13可包含高密度電漿(HDP)介電材料(例如，HDP氧化物)與/或高深寬比製程(HARP)介電材料(例如HARP氧化物)。ILD層12、13可包括任何合適的厚度。在一些實施例中，ILD層12、13可各自包括約10Å至100Å的厚度。ILD層13可包括一或多介電材料以及/或一或多介電層。
半導體結構1中可存在至少一接點16，用以將源極/汲 極區102電連接至半導體結構1外部之電路元件。在一些實施例中，接點16可接觸部分的ESL 11、ILD層12與/或ILD層13。接點16可包括合適的材料，例如金屬、金屬化合物、金屬合金、以及/或其他電傳導性材料。在一些實施例中，接點16可包括一或多材料與/或一或多層。可藉由任何合適的製程，包含但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)與原子層沉積(ALD)，形成接點16。
參閱圖1，半導體結構1的閘極結構14可包括閘極介電 層141、間隔物142、中間層143、金屬層144與保護層145。藉由半導體結構1的其他部分之位置，例如ESL 11與ILD層12，可部分定義閘極結構14的位置。
雖然閘極介電層141係如圖1所示，然而，根據本揭露 的一些實施例，閘極介電層141係可選擇的。在一些實施例中，閘極 介電層141可包括氧化矽、氮氧化矽、高介電係數介電層與/或其組合。閘極介電層141可進一步包括介面層以減少閘極介電層141與半導體層10之間的損害。介面層可包括氧化矽。可藉由任何合適的製程形成閘極介電層141。
閘極結構14可更包括一或多個間隔物142。在一些實 施例中，間隔物142可環繞至少部分的閘極介電層141。可使用任何合適的製程，包含本文所述之製程，形成任何合適的厚度之間隔物142。間隔物142可包括介電材料，例如氮化矽、氧化矽、碳化矽、氮氧化矽、其他合適的材料與/或其組合。在一些實施例中，間隔物142可包括多層結構。間隔物142可協助定義半導體結構1中的閘極結構14之位置。在本揭露的一些實施例中，間隔物142的頂部表面142a可與ESL 11與/或ILD層12的頂部表面實質共平面。在一些實施例中，間隔物142的頂部表面142a可接觸部分的ILD層13。
參閱圖1，可在半導體層10與/或閘極介電層141的上 方，形成中間層143。在一些實施例中，中間層143可接觸閘極介電層141與/或間隔物142。在一些實施例中，中間層143的頂部表面可與ESL 11、ILD層12及/或間隔物142的頂部表面實質共平面。中間層143包括表面143a。在一些實施例中，表面143a可為凹陷的。在一些實施例中，中間層143的頂部表面可接觸部分的ILD層13。
在本揭露的一些實施例中，中間層143可包括一多材 料與/或一或多層。例如，中間層143可包括介電層、高介電係數介電層、阻障層、以及/或功函數層。介電層可包括氧化矽、氮化矽、氮氧化矽、聚亞醯胺、其他合適的介電材料、以及/或其組合。高介電係數介電層可包括氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸 鹽、矽酸鋯、鋁酸鋯、氮化矽、氮氧化矽、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適的高介電係數介電材料、以及/或其組合。在一些實施例中，阻障層可包括TiN、TiCN、TaN、TaCN、WN與/或WCN。在一些實施例中，功函數層可包括金屬碳氮化物、金屬矽氮化物、金屬鋁合金、TiSiN、TiAlN、TiAl、TaAl、其他合適的材料、以及/或其組合。可藉由合適的製程，包括至少ALD、PVD、CVD與電漿輔助化學氣相沉積(PECVD)，形成介電層、高介電係數介電層、阻障層與/或功函數層。
參閱圖1，金屬層144可在中間層143的凹陷表面143a 之部分上方。在本揭露的一些實施例中，至少部分的金屬層144係被中間層143環繞。金屬層144可包括頂部表面144a。金屬層144可包括單一金屬，例如Al、W、WN、TaN與Ru；金屬化合物，例如TaN、TiN、W、WN與WCN；其他合適的材料；以及/或其組合。在一些實施例中，金屬層144可包括一或多層。可藉由任何合適的製程，包含但不限於CVD與PVD，形成金屬層144。
參閱圖1，保護層145可在至少部分的金屬層144上 方。在本揭露的一些實施例中，至少部分的保護層145係被中間層143環繞。在一些實施例中，保護層145包括頂部表面145a，其可與ESL 11與/或ILD層12的頂部表面實質共平面。在一些實施例中，保護層145的部分頂表面145a可高於或低於ESL 11與/或ILD層12的頂部表面。在一些實施例中，保護層145的頂部表面145a可與間隔物142的頂表面142a及/或中間層143的頂部表面實質共平面。在一些實施例中，保護層145的頂部表面145a可高於或低於間隔物142的頂表面142a及/或中間層143的頂部表面。保護層145可包括金屬氧化物，例如AlxOy、WxOy、其他合適的材料、以及/或其組合。在一些實施例中，保護層145係金屬層144之材料的氧化物化合物。
在一些實施例中，關於不同製程中所使用的特定蝕刻 劑，保護層145的蝕刻速度可不同於金屬層144的蝕刻速度。在本揭露的一些實施例中，蝕刻劑可包含研磨劑、介面活性劑、有機的KOH、NH4OH、或對於保護層145與金屬層144之間具有合適的選擇性之其他蝕刻劑。關於給定的蝕刻劑，保護層145的蝕刻速度係小於金屬層144的蝕刻速度。在本揭露的一些實施例中，對於給定的蝕刻劑，保護層145的蝕刻速度與金屬層144的蝕刻速度之比例範圍可為約1/10至約1/100。
圖2A係根據本揭露的一些實施例說明半導體結構1之 閘極結構14的放大剖面圖。閘極結構14可包括閘極介電層141、間隔物142、中間層143、金屬層144與保護層145。中間層143包括表面143a，其可為凹陷的。保護層145可包括頂部表面145a、側向側1451、側向側1452與中間部1453。
保護層145的不同部分可具有不同厚度。在本揭露的 一些實施例中，保護層145在側向側1451的厚度為D1，在側向側1452的厚度為D2，以及在中間部1453的厚度為DM1。在一些實施例中，D1可大於DM1。在一些實施例中，D2可大於DM1。在一些實施例中，D1與D2可皆大於DM1。在一些實施例中，D1可大於或小於D2。D1大於DM1的量為可變的。在一些實施例中，D1可大於DM1約10%至約500%。D2大於DM1的量亦為可變的。在一些實施例中，D2可大於DM1約10%至約500%。在一些實施例中，D1可在1Å與500Å之間。在一些實施例中，D2可在1Å與500Å之間。在一些實施例中，DM1可在1Å與100Å之間。
圖2係根據本揭露的一些實施例說明半導體結構1的閘 極結構14之放大剖面圖。閘極結構14可包括閘極介電層141、間隔物142、中間層143、金屬層144與保護層145。中間層143包括表面143a，其可為凹陷的。金屬層144可包括頂部表面144a、側向側1441、側向側1442與中間部1443。
金屬層144的不同部分可具有不同厚度。在本揭露的 一些實施例中，金屬層144在側向側1441的厚度為D3，在側向側1442的厚度為D4，以及在中間部1443的厚度為DM2。在一些實施例中，D3可小於DM2。在一些實施例中，D4可小於DM2。在一些實施例中，D3與D4可皆小於DM2。在一些實施例中，D3可大於或小於D4。D3小於DM2的量為可變的。在一些實施例中，D3可小於DM2約DM2的5%至約90%。D4小於DM2的量亦為可變的。在一些實施例中，D4可小於DM2約DM2的5%至約90%。在一些實施例中，D3可在200Å與500Å之間。在一些實施例中，D4可在200Å與500Å之間。在一些實施例中，DM2可在201Å與1000Å之間。
在本揭露的一些實施例中，可藉由未繪示於圖式中的 其他層，而分離金屬層144與保護層145。在一些實施例中，金屬層144與保護層145可彼此接觸，如圖2A與圖2B所示，其中保護層145的底表面係接觸金屬層144的頂部表面144a。在一些實施例中，金屬層144係接觸保護層145，金屬層144在側向側1441的厚度與保護層145在側向側1451的厚度之總和可實質等於金屬層144在側向側1442的厚度與保護層145在側向側1452的厚度之總和。在一些實施例中，金屬層144係接觸保護層145，金屬層144在側向側1441的厚度與保護層145在側向側1451的厚度之總和可實質等於金屬層144在中間部1443的厚度與保護層145在中間部1453的厚度之總和。在一些實施例中，金屬層144係接觸保護層145，金屬層144在側向側1442的厚度與保護層145在側向側1452的厚度之總和可實質等於金屬層144在中間部1443的厚度與保護層145在中間部1453的厚度之總和。
由於保護層在側向側1451(D1)與/或側向側1452(D2)係 比在中間部1453(DM1)較厚，因而可將在側向側1451與/或側向側1452的保護層145之較大部分蝕刻移除而不會暴露金屬層144。因此，很可能是保護層145保護金屬層144，並且在目前與/或後續製造製程步驟 中，防止金屬層144受到蝕刻劑不理想地蝕刻移除，因而在給定的半導體晶圓上增加功能性裝置的數目並且改良生產量。
圖3A至圖3I係根據本揭露的一些實施例說明在不同 製造階段之包括閘極結構的半導體結構之概示剖面圖。
參閱圖3A，提供具有表面10a的半導體層10、至少一 隔離區101以及至少一源極/汲極區102。在表面10a上方，亦可提供蝕刻停止層(ESL)11與間隔物142。在一些實施例中，部分的源極/汲極區102可在表面10a上方。在一些實施例中，可在表面10a上，提供一任選的閘極介電層141。可提供虛擬閘極241於該(任選的)閘極介電層141上方，並且至少部分受到間隔物142環繞。層間介電(ILD)層可形成於ESL 11、間隔物142與/或虛擬閘極214的上方。在一些實施例中，ILD層12可接觸ESL 11、間隔物142與虛擬閘極241至少其中之一。
根據本揭露的一些實施例，虛擬閘極241可包括單一 層或多層結構。虛擬閘極241可包括多矽與/或其他合適的材料。在一些實施例中，虛擬閘極241可為摻雜的多矽。
參閱圖3B，將ILD層12平坦化以暴露虛擬閘極241的 表面。ILD層12的平坦化亦可暴露間隔物142的表面。在一些實施例中，在ILD層12的平坦化之後，虛擬閘極241係至少部分受到間隔物142、ESL 11與ILD層12環繞。在一些實施例中，ILD層12被平坦化，因而虛擬閘極241的頂部表面係與間隔物142、部分的ESL 11與部分的ILD層12至少其中之一的頂部表面實質共平面。可藉由化學機械拋光(CMP)製程與/或其他合適的製程，達到平坦化。
參閱圖3C，在ILD層12的平坦化之後，移除虛擬閘極 241以形成凹處242。可藉由濕蝕刻製程、乾蝕刻製程、其他合適的製程與/或其組合，移除虛擬閘極241。在一實施例中，用於包括多矽的虛擬閘極241之濕蝕刻製程係包含暴露至含有氫氧化物的溶液(例如氫 氧化鋁以及四甲基氫氧化銨)、去離子水、與/或其他合適的蝕刻劑溶液。
在本揭露的一些實施例中，用於虛擬閘極241的蝕刻 劑不蝕刻或是僅稍微蝕刻閘極介電層141，因而防止閘極介電層141下方的半導體層10之區域受到非所欲之蝕刻。在一些實施例中，虛擬閘極241的蝕刻速度與閘極介電層141的蝕刻速度之比可為5：1、10：1、15：1、20：1或更高。
參閱圖3D，在移除虛擬閘極241之後，可在至少部分 的閘極介電層141上方，形成中間層143。中間層143可具有表面143a，其為凹陷的。在一些實施例中，中間層143係部分填充凹處242。在一些實施例中，中間層143可覆蓋至少部分的ESL 11、ILD層12與/或間隔物142。
在本揭露的一些實施例中，中間層143可包括一或多 材料與/或一或多層。例如，中間層143可包括介電層、高介電係數介電層、阻障層、以及/或功函數層。介電層可包括氧化矽、氮化矽、氮氧化矽、聚亞醯胺、其他合適的介電材料、以及/或其組合。高介電係數介電層可包括氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、氮化矽、氮氧化矽、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適的高介電係數材料、以及/或其組合。在一些實施例中，阻障層可包括TiN、TiCN、TaN、TaCN、WN與/或WCN。在一些實施例中，功函數層可包括金屬碳氮化物、金屬矽氮化物、金屬鋁合金、TiSiN、TiAlN、TiAl、TaAl、其他合適的材料、以及/或其組合。可藉由合適的製程，包括至少ALD、PVD、CVD與PECVD，形成介電層、高介電係數介電 層、阻障層與/或功函數層。
可藉由任何合適的方法或製程，形成中間層143。在 一些實施例中，可藉由沉積或熱成長，形成中間層143。
參閱圖3E，在形成中間層143之後，形成金屬層 144，因而填充凹處242。金屬層144可包括單一金屬，例如Al、W、WN、TaN與Ru；金屬化合物，例如TaN、TiN、W、WN與WCN；其他合適的材料；以及或其組合。在一些實施例中，金屬層144可包括一或多層。可藉由任何合適的製程，其包含但不限於CVD與PVD，而形成金屬層144。在一些實施例中，金屬層144可覆蓋中間層143之至少部分的表面143a。在一些實施例中，金屬層144可實質填充凹處242。
參閱圖3F，可將金屬層144平坦化，以暴露ESL 11、 ILD層12、間隔物142與/或中間層143的表面。在一些實施例中，金屬層144的頂部表面144b亦可被平坦化，因而與部分的ESL 11、ILD層12、間隔物142與/或部分的中間層142之頂部表面實質共平面。可藉由CMP製程與/或任何其他合適的製程，達到平坦化。
參閱圖3G，可在形成金屬層144之後，形成保護層 145。保護層145可位在金屬層144上方。在本揭露的一些實施例中，可形成保護層145，使得保護層145與金屬層144接觸。在一些實施例中，在形成保護層145之後，金屬層144可包括非均勻厚度。在一些實施例中，可形成保護層145的頂部表面145a與ESL 11、ILD層12、間隔物142與/或部分的中間層145之頂部表面實質共平面。在形成保護層145之後，亦形成包括閘極介電層141、間隔物、中間層143、金屬層144與保護層145的閘極結構14。所形成的閘極結構14可類似於圖2A或2B所示之閘極結構14。
在本揭露的一些實施例中，在金屬層144的平坦化之 後，將金屬層144的頂部表面144b進行處理而形成保護層145。在一些 實施例中，該處理可包括在至少部分的金屬層144中造成化學反應。 在一些實施例中，該處理可包括氧化至少部分的金屬層144與/或其他合適的製程。在一些實施例中，該處理可包括集成測量迴路控制(integrated metrology close-loop control，IMCLC)。
在本揭露的一些實施例中，保護層145可包括金屬氧 化物，例如AlxOy、WxOy、其他合適的材料與/或其組合。在一些實施例中，保護層145的蝕刻速度係不同於金屬層144的蝕刻速度。在一些實施例中，保護層145的蝕刻速度係不同於金屬層144的蝕刻速度。在一些實施例中，對於給定的蝕刻劑，保護層145的蝕刻速度與金屬層144的蝕刻速度之比例範圍可為約1/10至約1/100。
參閱圖3H，ILD層13可形成於ESL 11、ILD層12與/或 閘極結構14上方。ILD層13可包括任何合適的材料與任何合適的厚度。可藉由任何合適的製程，其包含但不限於CVD、PVD、ALD與PECVD，形成ILD層13。在一些實施例中，ILD層13可包括一或多種介電材料以及/或一或多介電層。
參閱圖3I，在形成ILD層13之後，可形成至少一開口 15，以暴露源極/汲極區102。藉由移除部分的ESL 11、ILD層12與/或ILD層13，可形成開口15。在本揭露的一些實施例中，可藉由蝕刻而形成開口15。在一些實施例中，可使用蝕刻劑(包含但不限於酸)用於在開口形成之後清理該開口。
在形成開口15之後，可形成至少一接點16，以到達半 導體結構1，如圖1所示。接點16可將源極/汲極區102電連接至半導體結構1外部的電路元件。接點16可包括如本文所述之任何合適的材料，並且可由本文所述之任何合適的製程而形成。在一些實施例中，接點16可包括一或多種材料以及/或一或多介電層。
在本揭露的一些實施例中，半導體結構1可包括閘極 結構14，如圖2A所示。閘極結構14可包括閘極介電層141、間隔物 142、中間層143、金屬層144與保護層145。保護層145可包括側向側1451、側向側1452以及中間部1453。在一實施例，保護層145在側向側1451的厚度(D1)與/或保護層145在側向側1452的厚度(D2)係大於保護層145在中間部1453的厚度。
由於本揭露的一些實施例之保護層145可在側向側 1451與/或側向側1452具有比在中間部1453更大的厚度，因而蝕刻劑不太可能會蝕刻穿透保護層145且到達金屬層144，造成非所欲之金屬層144蝕刻。換言之，本揭露的半導體結構1之保護層145可提供金屬層144對於蝕刻劑之較佳保護，造成較少的故障裝置以及改良的製造產量。
根據本揭露的一實施例，半導體結構包括第一層、金 屬層與第二層。第一層係包括凹陷表面。該金屬層係在部分的該凹陷表面上方。第二層係在金屬層上方，並且受限於凹陷表面。第二層係包括頂部表面、第一側向側以及第二側向側。蝕刻劑對於金屬層的蝕刻速度係大於蝕刻劑對於第二層的蝕刻速度。第二層在第二層中間的厚度係小於第二層在第一側向側或第二側向側的厚度。
根據本揭露的另一實施例，半導體結構包括替換閘極 結構，其包括金屬層、蝕刻阻抗層以及介電層。金屬層包括第一側向側與第二側向側。蝕刻阻抗層係在金屬層上方。介電層係環繞金屬層與蝕刻阻抗層。蝕刻劑對於蝕刻阻抗層的蝕刻速度係小於蝕刻劑對於金屬層的蝕刻速度。金屬層在金屬層中間的厚度係大於金屬層在第一側向側或第二側向側的厚度。
根據本揭露的另一實施例，形成半導體的方法係包括 形成包括凹陷表面的第一層，形成在部分的該凹陷表面上方之金屬層，以及形成第二層，其係在金屬層上方並且受限於凹陷表面。金屬層包括頂部表面。第二層係包括第一側向側以及第二側向側。蝕刻劑對於金屬層的蝕刻速度係大於蝕刻劑對於第二層的蝕刻速度，以及第 二層在第二層中間的厚度係大於第二層在第一側向側或第二側向側的厚度。
前述內容概述一些實施方式的特徵，因而熟知此技藝 之人士可更加理解本申請案揭示內容之各方面。熟知此技藝之人士應理解可輕易使用本申請案揭示內容作為基礎，用於設計或修飾其他製程與結構而實現與本申請案所述之實施方式具有相同目的與/或達到相同優點。熟知此技藝之人士亦應理解此均等架構並不脫離本申請案揭示內容的精神與範圍，以及熟知此技藝之人士可進行各種變化、取代與替換，而不脫離本申請案揭示內容之精神與範圍。
1‧‧‧半導體結構
10‧‧‧半導體層
10a‧‧‧表面
101‧‧‧隔離區
12、13‧‧‧層間介電(ILD)層
11‧‧‧蝕刻停止層(ESL)
14‧‧‧閘極結構
141‧‧‧閘極介電層
142‧‧‧間隔物
143‧‧‧中間層
144‧‧‧金屬層
145‧‧‧保護層
102‧‧‧源極/汲極區
16‧‧‧接點
142a‧‧‧頂部表面
143a‧‧‧表面
145a‧‧‧頂部表面
144a‧‧‧頂部表面

Claims (10)

  1. 一種半導體結構，其包括：第一層，其包括凹陷表面；金屬層，其係位在部分的該凹陷表面上方；以及第二層，其係位在該金屬層上方並且受限於該凹陷表面，該第二層係包括頂部表面、第一側向側與第二側向側，其中蝕刻劑對於該金屬層的蝕刻速度係大於該蝕刻劑對於該第二層的蝕刻速度，以及該第二層在該第二層的中間之厚度係小於該第二層在該第一側向側或該第二側向側的厚度。
  2. 如請求項1所述之半導體結構，其中該金屬層係包括Al、W、WN、TaN、Ru、TiN、W、WN以及WCN至少其中之一。
  3. 如請求項1所述之半導體結構，其中該第二層係包括氧化鋁與氧化鎢至少其中之一。
  4. 如請求項1所述之半導體結構，其中該第二層在該第二層的該中間之該厚度係小於該第二層在該第一側向側的該厚度與該第二層在該第二側向側的該厚度。
  5. 如請求項1所述之半導體結構，其中該第二層在該第一側向側的該厚度係大於該第二層在該第二側向側的該厚度。
  6. 一種半導體結構，其包括：替換閘極結構，其包括：金屬層，其包括第一側向側與第二側向側；蝕刻阻抗層，其係位在該金屬層上方；介電層，其環繞該金屬層與該蝕刻阻抗層；其中蝕刻劑對於該蝕刻阻抗層的蝕刻速度係小於該蝕刻劑對於該金屬層的蝕刻速度； 其中該金屬層在該金屬層的中間之厚度係大於該金屬層在該第一側向側或該第二側向側的厚度。
  7. 如請求項6所述之半導體結構，其中該金屬層係包括Al、W、WN、TaN、Ru、TiN、W、WN以及WCN至少其中之一。
  8. 如請求項6所述之半導體結構，其中該金屬層的在該金屬層的該中間之該厚度係比該金屬層在該第一側向側的該厚度與該金屬層在該第二側向側的該厚度大至少5%。
  9. 一種形成半導體結構的方法，其包括：形成第一層，該第一層包括凹陷表面；在部分的該凹陷表面上方形成金屬層，該金屬層包括頂部表面；以及形成第二層，其係位在該金屬層上方並且受限於該凹陷表面，其中該第二層包括第一側向側與第二側向側，其中蝕刻劑對於該金屬層的蝕刻速度係大於該蝕刻劑對於該第二層的蝕刻速度，以及該第二層在該第二層的中間之厚度係大於該第二層在該第一側向側或該第二側向側的厚度。
  10. 如請求項9所述之方法，其中在該金屬層上方形成第二層係包括處理該金屬層的該頂部表面。
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