KR20090070264A - 반도체 소자 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 33
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 125000006850 spacer group Chemical group 0.000 claims abstract description 21
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 20
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000004020 conductor Substances 0.000 claims abstract description 8
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 239000010410 layer Substances 0.000 claims description 25
- 239000011229 interlayer Substances 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 239000007769 metal material Substances 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
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- Engineering & Computer Science (AREA)
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Abstract
본 발명은 게이트 영역 상에 콘택을 형성하기 위한 반도체 소자 제조 방법은, 반도체 기판의 액티브 영역 상에 게이트 절연막과 도전성 물질을 형성한 후 게이트 절연막과 도전성 물질을 패터닝하여 게이트 전극 패턴을 형성하는 단계, 게이트 전극 패턴의 상부 일부가 드러나도록 게이트 전극 패턴의 측벽에 버퍼 산화막을 형성하는 단계, 버퍼 산화막의 측벽에 스페이서를 형성하는 단계, 스페이서에 의해 드러난 액티브 영역 상에 소스/드레인 영역을 형성하는 단계, 버퍼 산화막과 스페이서에 의해 드러난 게이트 전극 패턴의 측벽 및 상부와 소스/드레인 영역 상에 실리사이드를 형성하는 단계, 실리사이드가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계, 층간 절연막의 일부를 식각하여 게이트 상에 형성된 실리사이드가 드러나는 콘택 홀을 형성하는 단계 및 콘택 홀에 금속 물질을 매립하여 콘택을 형성하는 단계를 포함한다.
이와 같이, 본 발명은 콘택 공정 시 미스얼라인이 발생하더라도 버퍼 산화막의 로스를 방지하여 게이트와 소스/드레인 영역에 브리지(bridge)가 발생되는 방지할 수 있어 게이트와 소스/드레인 영역에 누설이 발생되는 것을 막을 수 있다.
게이트, 콘택, bridge, 실리사이드
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 게이트와 연결되는 콘택을 형성하기 위한 반도체 소자 제조 방법에 관한 것이다.
일반적으로 로직 공정에서 게이트 폴리 영역에 콘택을 형성하는 것은 금지되어 있다. 이런 이유로, 도 1에 도시된 바와 같이, 콘택을 필드 영역의 폴리 산화막 에 형성하는데, 최근 반도체 소자의 고집적화에 따라 상기와 같은 방법에는 칩 사이즈를 줄이는데 어려움이 있다.
이러한 문제점을 해결하기 위해서, 도 2에 도시된 바와 같이, 게이트 폴리 영역 상, 즉 게이트와 연결되는 콘택을 형성해야 칩 사이즈를 줄일 수 있다.
이하, 첨부된 도면을 참조하여 종래 콘택 형성 방법에 대해 설명한다.
도 3은 종래 기술에 따른 콘택이 형성된 반도체 소자를 예시하는 도면이다.
도 3을 참조하면, 소자 분리막(112)이 형성된 반도체 기판(111) 상에 게이트(114)를 형성하고, 이온 주입 공정을 통해 반도체 기판(111)의 액티브 영역에 LDD 영역(113)과 연결되는 소스/드레인(116)을 형성하며, 이후 소스/드레인(116) 및 게이트(114) 상부에 실리사이드(117)를 형성하게 된다. 이후, 층간 절연막(118) 증착 및 CMP(Chemical Mechanical Polishing)를 실시하며, 층간 절연막(118)을 패터닝하여 게이트(114) 상부의 실리사이드(117)가 오프되는 콘택홀을 형성한다. 그 다음, 콘택홀에 금속물질, 예컨대 텅스텐을 충진하여 콘택(119)을 형성한다. 여기서, 도면 부후 100은 게이트 산화막, 115a, 115b는 게이트(114)의 측벽에 형성되는 버퍼 산화막인 폴리 산화막 및 스페이서, 120은 라이너 절연막을 나타낸다.
그러나, 종래의 콘택 형성 방법은 콘택홀 형성 시 약간의 미스얼라인(misalign)이 발생하면 콘택 홀 형성을 위한 식각 공정 시 오버 식각되어 폴리 산화막의 로스(loss)가 발생되며, 이로 인하여 게이트와 소스/드레인이 서로 브리지(bridge)되는 문제점이 있다.
본 발명은 게이트 전극 패턴의 측벽에 버퍼 산화막과 스페이서를 형성할 때 게이트 상부의 좌우 측벽 일부가 드러나도록 형성하고, 게이트 전극 패턴 상부의 좌우 측벽에 실리사이드를 형성하여 콘택 공정 시 버퍼 산화막의 위 부분을 블록킹(blocking)되도록 함으로서, 콘택 공정 시 미스얼라인이 발생하더라도 버퍼 산화막의 로스를 방지하여 게이트와 소스/드레인 영역에 브리지(bridge)가 형성되는 것을 방지한다.
본 발명의 제 1 관점으로서 반도체 소자 제조 방법은, 반도체 기판의 액티브 영역 상에 게이트 절연막과 도전성 물질을 형성한 후 상기 게이트 절연막과 도전성 물질을 패터닝하여 게이트 전극 패턴을 형성하는 단계, 상기 게이트 전극 패턴의 상부 일부가 드러나도록 상기 게이트 전극 패턴의 측벽에 버퍼 산화막을 형성하는 단계, 상기 버퍼 산화막의 측벽에 스페이서를 형성하는 단계, 상기 스페이서에 의해 드러난 액티브 영역 상에 소스/드레인 영역을 형성하는 단계, 상기 버퍼 산화막 과 스페이서에 의해 드러난 상기 게이트 전극 패턴의 측벽 및 상부와 상기 소스/드레인 영역 상에 실리사이드를 형성하는 단계, 상기 실리사이드가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계, 상기 층간 절연막의 일부를 식각하여 상기 게이트 상에 형성된 실리사이드가 드러나는 콘택 홀을 형성하는 단계 및 상기 콘택 홀에 금속 물질을 매립하여 콘택을 형성하는 단계를 포함한다.
본 발명에서 상기 버퍼 산화막은, 상기 게이트 전극 패턴 보다 100∼200Å정도 낮게 형성되는 것이 바람직하다.
또한, 본 발명에서 상기 스페이서는, 상기 버퍼 산화막이 형성된 반도체 기판 상에 LDD 영역이 형성된 후 상기 버퍼 산화막의 측벽에 형성되는 것이 바람직하다.
본 발명은 게이트 전극 패턴의 측벽에 버퍼 산화막과 스페이서를 형성할 때 게이트 상부의 좌우 측벽 일부가 드러나도록 형성하고, 게이트 전극 패턴 상부의 좌우 측벽에 실리사이드를 형성하여 콘택 공정 시 버퍼 산화막의 위 부분을 블록킹(blocking)되도록 함으로서, 콘택 공정 시 미스얼라인이 발생하더라도 버퍼 산화막의 로스를 방지하여 게이트와 소스/드레인 영역에 브리지(bridge)가 발생되는 방지할 수 있어 게이트와 소스/드레인 영역에 누설이 발생되는 것을 막을 수 있다.
또한, 본 발명은 일반적인 로직 공정에서 금지되어 있는 액티브 영역 상의 게이트 영역에 콘택을 형성할 수 있도록 함으로서, CMOS 이미지 센서의 소스 팔로 우(source follower) 트랜지스터와 셀렉트(select) 트랜지스터에 적용하여 픽셀 사이즈를 줄일 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
본 발명의 바람직한 실시 예에서는 게이트 전극 패턴의 측벽에 버퍼 산화막과 스페이서를 형성할 때 게이트 전극 패턴 상부의 좌우 측벽 일부가 드러나도록 형성하고, 게이트 상부의 좌우 측벽에 실리사이드를 형성하여 콘택 공정 시 버퍼 산화막의 위 부분을 블록킹(blocking)되도록 하여 콘택 형성 시 미스 얼라인에 의한 버퍼 산화막의 로스를 막을 수 있다는 것이다.
도 4a 내지 도 4f는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 콘택 형성 과정을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(400) 상에 소자 분리막(402)을 형성한 후 게이트 절연막(404) 및 도전성 물질(406), 예컨대 폴리실리콘을 형성한 후 게이트 절연막(404)과 도전성 물질(406)을 패터닝하여 액티브 영역 일부에 게이트 전극 패턴(GP)을 형성한다. 그런 다음, 산화 공정을 실시하여 게이트 전극 패턴(GP)의 측벽에 버퍼 산화막(408)을 형성한 후 저농도 이온 주입 공정을 실시하여 LDD 영역(410)을 형성한다. 이때, 버퍼 산화막(408)은 게이트 전극 패턴(GP)보다 100Å∼200Å 정도 낮게 형성되는 것이 바람직하며, 그 예로 폴리 산화막을 들 수 있다.
이후, 버퍼 산화막(408)의 측벽에 스페이서(410)를 형성하고, 고농도 불순물 이온주입 공정을 실시하여 LDD 영역(410)과 연결되는 소스/드레인 영역(412)을 형성한다.
본 발명에서는 버퍼 산화막(408)과 스페이서(410)를 형성할 때 게이트(406)의 상부 좌우측벽 일부가 드러나도록 형성되는데, 즉 버퍼 산화막(408)과 스페이서(410)를 게이트 전극 패턴(GP)보다 낮게 형성한다. 그리고, 소스/드레인 영역(412)은 이온주입 공정과 RTA(Rapid Thermal Anneal) 공정을 통해 형성된다.
그리고나서, 도 4b에 도시된 바와 같이, 소스/드레인 영역(412)의 표면과 게이트 전극 패턴(406)의 상부에 실리사이드(414)를 형성한다. 즉, 소스/드레인 영역(412)이 형성된 반도체 기판(400) 상에 실리사이드용 금속막, 예컨대 코발트(Co), 티타늄(Ti)을 형성한 후 살리사이드(salicide) 공정을 실시하여 소스/드레인 영역(412)의 표면과 게이트 전극 패턴(406)의 표면에 실리사이드(414)를 형성한다. 이때, 버퍼 산화막(408)과 스페이서(410)에 의해 드러난 게이트 전극 패턴(GP)의 좌우측벽 일부에도 실리사이드(414)가 형성된다.
이와 같이, 게이트 전극 패턴(GP)의 좌우측벽에도 실리사이드(414)를 형성함 으로서, 이후 콘택 공정 시 미스얼라인(missalign)으로 인하여 버퍼 산화막(408)이 식각되는 것을 막을 수 있다.
그런 다음, 도 4c 및 도 4d에 도시된 바와 같이, 실리사이드(414) 및 스페이서(410)를 보호하기 위한 라이너 절연막(416)을 형성한 후 층간 절연막(418), 예를 들어 PSG(Phosphorus Silicate Glass)를 형성한다. 이때, 층간 절연막(418)을 형성한 후 층간 절연막(418)을 평탄화하기 위한 평탄화 공정, 예컨대 CMP 공정을 실시할 수 있다.
이후, 도 4e에 도시된 바와 같이, 층간 절연막(418)의 상부에 포토레지스트를 도포한 후 사진 및 현상 공정을 실시하여 콘택 형성을 위한 포토레지스트 패턴(420)을 형성한다.
그리고 나서, 도 4f에 도시된 바와 같이, 포토레지스트 패턴(420)을 식각 마스크로 한 식각 공정을 통해 층간 절연막(418) 및 라이너 절연막(416)을 식각하여 게이트 전극 패턴(GP) 상에 형성된 실리사이드(414)가 오픈된 콘택 홀(미도시됨)을 형성한 다음, 금속 물질, 예컨대 텅스텐을 콘택 홀에 매립하여 콘택(422)을 형성한다.
여기서, 콘택홀을 형성한 후 스트립 공정에 의해 포토레지스트 패턴(420)이 제거한다.
본 발명의 바람직한 실시 예에 따르면, 콘택 홀을 형성할 때 미스얼라인이 발생되더라도 게이트 전극 패턴(GP)의 상부 좌우 측벽에 형성된 실리사이드(414)에 의해 버퍼 산화막(406)이 식각되는 것을 방지할 수 있어 미스얼라인에 의한 게이트 와 소스/드레인 영역에 형성되는 브리지(bridge) 문제를 해결할 수 있다.
지금까지 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
도 1은 종래 기술에 따라 콘택이 필드 영역의 폴리에 형성된 도면이며,
도 2는 종래 기술에 따라 콘택이 게이트 상에 형성된 도면이며,
도 3은 종래 기술에 따라 콘택이 게이트 상에 형성될 때의 문제점을 설명하기 위한 도면이며,
도 4a 내지 도 4f는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 콘택 형성 과정을 도시한 공정 단면도이다.
＜도면의 주요부분에 대한 부호의 설명＞
400 : 반도체 기판 402 : 소자 분리막
404 : 게이트 절연막 406 : 도전성 물질
408 : 버퍼 산화막 410 : LDD 영역
412 : 소스/드레인 영역 414 : 실리사이드
416 : 라이너 절연막 418 : 층간 절연막
420 : 포토레지스트 패턴 422 : 콘택
Claims (4)
- 반도체 기판의 액티브 영역 상에 게이트 절연막과 도전성 물질을 형성한 후 상기 게이트 절연막과 도전성 물질을 패터닝하여 게이트 전극 패턴을 형성하는 단계;상기 게이트 전극 패턴의 상부 일부가 드러나도록 상기 게이트 전극 패턴의 측벽에 버퍼 산화막을 형성하는 단계;상기 버퍼 산화막의 측벽에 스페이서를 형성하는 단계;상기 스페이서에 의해 드러난 액티브 영역 상에 소스/드레인 영역을 형성하는 단계;상기 버퍼 산화막과 스페이서에 의해 드러난 상기 게이트 전극 패턴의 측벽 및 상부와 상기 소스/드레인 영역 상에 실리사이드를 형성하는 단계;상기 실리사이드가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계;상기 층간 절연막의 일부를 식각하여 상기 게이트 상에 형성된 실리사이드가 드러나는 콘택 홀을 형성하는 단계; 및상기 콘택 홀에 금속 물질을 매립하여 콘택을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 버퍼 산화막을 형성하는 단계는, 상기 게이트 전극 패턴 보다 100∼200 Å정도 낮게 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 스페이서를 형성하는 단계는,상기 버퍼 산화막이 형성된 반도체 기판 상에 LDD 영역을 형성하는 단계; 및상기 버퍼 산화막의 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 반도체 소자 제조 방법은, 상기 실리사이드 형성된 반도체 기판 상에 라이너 절연막을 형성한 후 상기 층간 절연막을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070138210A KR20090070264A (ko) | 2007-12-27 | 2007-12-27 | 반도체 소자 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070138210A KR20090070264A (ko) | 2007-12-27 | 2007-12-27 | 반도체 소자 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090070264A true KR20090070264A (ko) | 2009-07-01 |
Family
ID=41321827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070138210A KR20090070264A (ko) | 2007-12-27 | 2007-12-27 | 반도체 소자 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20090070264A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9892924B2 (en) | 2015-03-16 | 2018-02-13 | Taiwan Semiconductor Manufacturing Company Ltd | Semiconductor structure and manufacturing method thereof |
-
2007
- 2007-12-27 KR KR1020070138210A patent/KR20090070264A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9892924B2 (en) | 2015-03-16 | 2018-02-13 | Taiwan Semiconductor Manufacturing Company Ltd | Semiconductor structure and manufacturing method thereof |
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