TW201633693A - 無刷直流適應性零交叉偵測 - Google Patents

Abstract

無刷直流(BLDC)適應性零交叉偵測將一BLDC馬達之一浮動相位中之BEMF電壓與一參考電壓作比較；當BEMF電壓大於該參考電壓時在一上升BEMF週期期間量測一上升時間間隔且當BEMF電壓小於該參考電壓時在一下降BEMF週期期間量測一下降時間間隔。參考電壓經調整使得該等上升時間間隔及下降時間間隔實質上係相同的，藉此使得驅動電壓與馬達自發性電壓同相位，因此確保BLDC馬達之最大效率。

Description

無刷直流適應性零交叉偵測 [相關申請案之交叉參考]

本申請案主張2015年2月27日申請之共同擁有之美國臨時專利申請案62/121,767號之優先權，該案出於所有目的以引用之方式併入本文中。

本發明係關於無刷直流(BLDC)馬達，且更特定言之，本發明係關於BLDC馬達應用中之適應性零交叉偵測。

無刷直流(BLDC)馬達用於諸如家用電器、汽車、航空、消費、醫療、工業自動化設備及儀器之產業中。BLDC馬達整流時不使用電刷，而是使用電子整流。BLDC馬達具有優於有刷DC馬達及感應馬達之優勢，諸如：相對於力矩特性之更佳之速度、更高之動態回應、更高之效率、更長之操作壽命、服務之間之更長之時間間隔、實質上無雜訊之操作及更高之速度範圍。對BLDC馬達之一更詳細概要可在www.microchip.com上之Microchip Application Note AN857之名為「Brushless DC Motor Control Made Easy；」及Microchip Application Note AN885之名為「Brushless DC(BLDC)Motor Fundamentals；」中找出，且該兩者出於所有目的以引用之方式併入本文中。

BLDC馬達控制需要三件事：(1)控制馬達速度之脈衝寬度調變(PWM)驅動電壓，(2)整流BLDC馬達之定子之一機制，及(3)估計 BLDC馬達之轉子位置之一方法。PWM可用於將一可變電壓提供至BLDC馬達之定子繞組以用於控制其之速度。提供至該定子繞組之有效電壓與PWM工作循環成比例。定子線圈之電感充當低通濾波器以實質上將PWM電壓平順化為直流(DC)電壓。當經適當整流時，一BLDC馬達之力矩速度特性實質上等同於一DC馬達。導出可變電壓之PWM控制馬達之速度及可用力矩。

一個三相BLDC馬達完成一電循環，即在六步中以每步60電角度旋轉360電角度。藉由每60電角度同步而更新(整流)繞組相位電流切換。然而，一個電循環可不對應於馬達轉子之一個機械旋轉(360機械角度)。將重複以完成一個機械旋轉之電循環數目係根據轉子極對之數目。

BLDC馬達不係自我整流的且因此對BLDC馬達之控制更為複雜。BLDC馬達控制需要馬達轉子位置之知識及使得BLDC馬達定子繞組整流之一機制。為了一BLDC馬達之封閉迴路速度控制，存在兩個額外需求：旋轉速度之量測；及控制馬達速度及其功率之一脈衝寬度調變(PWM)驅動信號。

為了感測BLDC馬達之定子位置，霍爾效應(Hall Effect)感測器可用於提供絕對轉子位置感測。然而，霍爾效應感測器增加一BLDC馬達之花費及複雜性。無感測器BLDC控制藉由監測馬達之各相位(A-B-C)處之反電動勢(BEMF)電壓以判定驅動整流而消除對霍爾效應感測器之需要。當未經驅動之相位之BEMF在整流週期之中期與一半馬達電源電壓交叉時，該驅動整流與該馬達同步。此被稱為「零交叉」，其中BEMF於各電循環上在該零交叉電壓上下變動。當將驅動電壓施加至其他兩個經驅動之相位時僅可在未驅動相位上偵測到零交叉。所以，偵測BEMF在未驅動相位上之自小於馬達電源電壓之一半至大於馬達電源電壓之一半之一變化可在將驅動電壓施加至用於一個三相 BLDC馬達之兩個經驅動之相位期間有用。

控制無刷DC(BLDC)馬達可係有挑戰性的，尤其係若一BLDC馬達不提供能夠判定轉子之一當前位置之任何感測器。因此，需要用於無感測器BLDC馬達控制之一通用零交叉偵測。判定BLDC應用中之一當前轉子位置之一方法係使用反電動勢(BEMF)信號，其中正是電壓或電動勢推抵感應其之電流。BEMF係由磁感應引起之一交流(AC)電路中之電壓下降。通常，當(例如)通過一個三相BLDC馬達之其之三個線圈中之兩者驅動一BLDC馬達時，可通過未使用之線圈接收BEMF信號。BEMF信號在幅值及位置上相對於施加至經驅動之線圈之PWM信號係不同的。可在特定時間對此等BEMF信號之零交叉偵測取樣，其中在零交叉偵測之間之中點處發生整流。然而，馬達特性可損壞此等樣本。因此，為了合適之通量整合，必須知道馬達特性且驅動電壓及馬達電壓亦必須同相。使用磁場定向控制(FOC)需要高速類比對數位轉換器(ADC)，計算係數學密集型(例如，需要高處理功率)，且必須使用一非FOC方法開始馬達(BEMF量測需要待轉動之馬達轉子)。

因此，需要使用適應性零交叉偵測之更簡化之BLDC馬達控制。

根據一實施例，用於一無刷直流(BLDC)馬達之零交叉偵測之一方法可包括以下步驟：利用脈衝寬度調變(PWM)驅動電壓脈衝驅動三相BLDC馬達之兩個相位，各PWM驅動電壓脈衝具有一週期及一工作循環及一電源中之一電壓；將三相BLDC馬達之一未驅動之第三相位耦合至一電壓比較器以用於比較其之反電動勢(BEMF)電壓；利用電壓比較器比較BEMF電壓與一參考電壓；當BEMF電壓小於參考電壓時在一下降BEMF週期期間量測一下降時間間隔；儲存該下降時間間隔；當BEMF電壓大於參考電壓時在一上升BEMF週期期間量測一上 升時間間隔；儲存該上升時間間隔；且比較該經儲存之下降時間間隔及上升時間間隔，其中若該等經儲存之下降及上升時間間隔實質上相同時不改變參考電壓，且若該等經儲存之下降及上升時間間隔實質上不相同時可改變參考電壓。

根據該方法之一進一步實施例，改變參考電壓之步驟可包括調整參考電壓直至下降時間間隔及上升時間間隔分別表示下降BEMF序列週期及上升BEMF序列週期之中點之步驟。根據該方法之一進一步實施例，可利用一類比電壓比較器比較BEMF電壓與參考電壓。根據該方法之一進一步實施例，可自一數位對類比轉換器(DAC)之一輸出提供參考電壓。根據該方法之一進一步實施例，當上升時間間隔比下降時間間隔更長時可增加參考電壓。根據該方法之一進一步實施例，當上升時間間隔比下降時間間隔更短時可減少參考電壓。根據該方法之一進一步實施例，儲存下降及上升時間間隔之步驟可包括將該等下降及上升時間間隔儲存於與一微控制器之一數位處理器相關之一記憶體中之步驟。根據該方法之一進一步實施例，比較經儲存之下降及上升時間間隔之步驟可包括利用一微控制器之一數位處理器比較經儲存之下降及上升時間間隔之步驟。根據該方法之一進一步實施例，量測下降及上升時間間隔之步驟可包括利用一計時器-計數器量測該等下降及上升時間間隔之步驟。

根據該方法之一進一步實施例，且在啟動BLDC馬達之前，該方法可包括以下步驟：量測將耦合至三相BLDC馬達之一相位之一高馬達電源電壓；量測將耦合至三相BLDC馬達之另一相位之一低馬達電源電壓；且平均該高馬達電源電壓及該低馬達電源電壓以根據該平均值判定一初始參考電壓。根據該方法之一進一步實施例，量測該高馬達電源電壓及該低馬達電源電壓之步驟可包括以下步驟：利用一類比對數位轉換器(ADC)量測該高馬達電源電壓及該低馬達電源電壓；將 該等經量測之高馬達電源電壓及低馬達電源電壓轉換至其等之數位表示；且將此等數位表示耦合至一微控制器之一數位處理器。

根據另一實施例，用於無刷直流(BLDC)適應性零交叉偵測之一設備可包括：一類比對數位轉換器(ADC)；一電壓比較器，其具有耦合至ADC之一輸出之一第一輸入及耦合至一BLDC馬達之一浮動相位且經調適以用於自其量測反電動勢(BEMF)之一第二輸出；一AND閘，其具有耦合至電壓比較器之一輸出之一第一輸入及耦合至一脈衝寬度調變(PWM)週期信號之一第二輸入；一反相器，其具有耦合至PWM週期信號之一輸入；一設定-重設(RS)鎖存器，其具有耦合至該AND閘之一輸出之一設定輸入及耦合至該反相器之一輸出之一重設輸入；及一D鎖存器，其具有耦合至SR鎖存器之一Q輸出之一D輸入及耦合至該反相器之輸出之一時脈輸入。

根據一進一步實施例，一互斥或(XOR)閘可在SR鎖存器與D鎖存器之間耦合，其中SR鎖存器之Q輸出可耦合至XOR閘之一第一輸入，D鎖存器之D輸入可耦合至XOR閘之一輸出，且一BEMF週期選擇信號可耦合至XOR閘之一第二輸入。根據一進一步實施例，當BEMF週期選擇信號位於一高邏輯位準時，D鎖存器之D輸入可自SR鎖存器之Q輸出反相，且當BEMF週期選擇信號位於一低邏輯位準時，D鎖存器之D輸入可位於與SR鎖存器之Q輸出相同之邏輯位準。

根據另一實施例，使用無刷直流(BLDC)適應性零交叉偵測將脈衝寬度調變(PWM)驅動提供至一BLDC馬達之一馬達控制器可包括：高側電力開關及低側電力開關，其等耦合至各BLDC馬達終端，其中該高側電力開關及該低側電力開關可分別進一步耦合至一高馬達電源電壓及一低馬達電源電壓且由PWM驅動控制，其中該高側電力開關及該低側電力開關之各者將使得BLDC馬達終端之一各自者連接至高馬達電源電壓、低馬達電源電壓或不連接至該兩者而係處於浮動狀 態；一PWM主控時基；PWM產生器，其耦合至該PWM主控時基及高側電力開關及低側電力開關之各自者；一適應性零交叉偵測電路，其經調適以用於耦合至BLDC馬達之一浮動相位終端且用於自其接收反電動勢(BEMF)電壓，其中該適應性零交叉偵測電路：將BEMF電壓與一參考電壓作比較、當BEMF電壓大於參考電壓時在一上升BEMF週期期間量測一上升時間間隔、當BEMF電壓小於參考電壓時在一下降BEMF週期期間量測一下降時間間隔、且調整參考電壓直至上升時間間隔及下降時間間隔實質上相同；及一微控制器，其用於基於該參考電壓產生一PWM驅動信號。

根據一進一步實施例，適應性零交叉偵測電路可包括：一個三輸入類比多工器，其之各輸入可耦合至三相BLDC馬達之一各自相位，其中可選擇BLDC馬達之一浮動相位以用於自其量測反電動勢(BEMF)電壓；一數位對類比轉換器(DAC)；一電壓比較器，其具有耦合至該多工器之輸出之一第一輸入及耦合至DAC之一輸出之一第二輸入；一AND閘，其具有耦合至該電壓比較器之一輸出之一第一輸入及耦合至一脈衝寬度調變(PWM)週期信號之一第二輸入；一反相器，其具有耦合至該PWM週期信號之一輸入；一設定-重設(RS)鎖存器，其具有耦合至AND閘之一輸出之一設定輸入及耦合至該反相器之一輸出之一重設輸入；及一D鎖存器，其具有耦合至SR鎖存器之一Q輸出之一D輸入及耦合至該反相器之輸出之一時脈輸入；一BEMF計時器，其具有耦合至D鎖存器之一Q輸出之一輸入且經調適以用於量測上升時間間隔及下降時間間隔；及一數位處理器及記憶體，其中該數位處理器可耦合至DAC之數位輸入、來自該BEMF計時器之一時間間隔輸出及該多工器之一控制輸入。

根據一進一步實施例，一互斥或(XOR)閘可在SR鎖存器與D鎖存器之間耦合，其中SR鎖存器之Q輸出可耦合至XOR閘之一第一輸入， D鎖存器之D輸入可耦合至XOR閘之一輸出，且數位處理器中之一BEMF週期選擇信號可耦合至XOR閘之一第二輸入。根據一進一步實施例，一類比對數位轉換器(ADC)可具有耦合至多工器之一輸出之一輸入及耦合至數位處理器之數位輸出。

仍根據另一實施例，用於驅動使用適應性零交叉偵測之一無刷直流(BLDC)馬達之一系統可包括：一個三相BLDC馬達，其具有第一、第二及第三馬達相位終端；高側電力開關及低側電力開關，其等耦合至馬達相位終端之各者，其中該高側電力開關及該低側電力開關可分別進一步在一高電源電壓及一低電源電壓之間耦合且由PWM驅動控制，其中該高側電力開關及該低側電力開關之各者將使得BLDC馬達相位終端之各自者連接至高馬達電源電壓、低馬達電源電壓或不連接至該兩者而係處於浮動狀態；一PWM主控時基；PWM產生器，其耦合至該PWM主控時基及高側電力開關及低側電力開關之各自者；一適應性零交叉偵測電路，其經調適以用於耦合至BLDC馬達之一浮動馬達相位終端且用於自其接收反電動勢(BEMF)電壓，其中該適應性零交叉偵測電路：將BEMF電壓與一參考電壓作比較、當BEMF電壓大於該參考電壓時在一上升BEMF週期期間量測一上升時間間隔、當BEMF電壓小於該參考電壓時在一下降BEMF週期期間判定一下降時間間隔、且調整該參考電壓直至上升時間間隔及下降時間間隔實質上相同；及一微控制器，其用於基於該參考電壓產生一PWM驅動信號。

根據一進一步實施例，高驅動器及低驅動器對可在PWM產生器與高側電力開關及低側電力開關之各自者之間耦合。根據一進一步實施例，高側電力開關及低側電力開關可包括高側功率金屬氧化物半導體場效電晶體(MOSFET)及低側功率金屬氧化物半導體場效電晶體(MOSFET)。

102‧‧‧微控制器

104‧‧‧無刷直流(BLDC)適應性零交叉偵測電路

106‧‧‧脈衝寬度調變(PWM)主控時基

108‧‧‧脈衝寬度調變(PWM)產生器

110‧‧‧脈衝寬度調變(PWM)產生器

112‧‧‧脈衝寬度調變(PWM)產生器

114‧‧‧驅動器

116‧‧‧驅動器

118‧‧‧驅動器

120‧‧‧電力開關

122‧‧‧電力開關

124‧‧‧電力開關

126‧‧‧電力開關

128‧‧‧電力開關

130‧‧‧電力開關

132‧‧‧無刷直流(BLDC)馬達

350‧‧‧數位對類比轉換器(DAC)

352‧‧‧類比電壓比較器

354‧‧‧二輸入AND閘

356‧‧‧反相器

358‧‧‧設定-重設(RS)鎖存器

360‧‧‧互斥或(XOR)

362‧‧‧D鎖存器

370‧‧‧反電動勢(BEMF)電壓

371‧‧‧參考電壓

372‧‧‧輸出

376‧‧‧脈衝寬度調變(PWM)週期信號

378‧‧‧Q輸出

382‧‧‧Q輸出

484‧‧‧驅動相位脈衝寬度調變(PWM)信號

784‧‧‧類比多工器(MUX)

786‧‧‧類比對數位轉換器(ADC)

788‧‧‧數位處理器及記憶體

792‧‧‧反電動勢(BEMF)計時器

804‧‧‧步驟

806‧‧‧步驟

808‧‧‧步驟

810‧‧‧步驟

812‧‧‧步驟

814‧‧‧步驟

816‧‧‧步驟

818‧‧‧步驟

820‧‧‧步驟

822‧‧‧步驟

824‧‧‧步驟

826‧‧‧步驟

828‧‧‧步驟

U‧‧‧馬達終端/相位/定子繞組終端

V‧‧‧馬達終端/相位/定子繞組終端

W‧‧‧馬達終端/相位/定子繞組終端

可藉由參考結合隨附圖式之以下描述而獲取對本發明之一更完整之理解，其中：圖1繪示根據本發明之一特定實例性實施例之一個三相BLDC馬達之一示意性方塊圖，其包括在WYE中連接之定子繞組、定子繞組驅動器功率電晶體及一BLDC控制器；圖2繪示根據本發明之教示之經歷六個序列之360電角度旋轉之BLDC馬達之三個定子繞組之各者處之電壓波形之示意性圖表；圖3繪示根據本發明之一特定實例性實施例之在一上升BEMF週期期間之一BLDC適應性零交叉偵測電路之一示意性方塊圖；圖4繪示圖3中展示之BLDC適應性零交叉偵測電路之一上升BEMF週期之示意性時序及電壓波形圖式；圖3A繪示根據本發明之一特定實例性實施例之在一下降BEMF週期期間之一BLDC適應性零交叉偵測電路之一示意性方塊圖；圖4A繪示圖3A中展示之BLDC適應性零交叉偵測電路之一下降BEMF週期之示意性時序及電壓波形圖式；圖5繪示根據本發明之一特定實例性實施例之當一參考電壓實質上經優化以用於與經量測之BEMF電壓比較時經歷六個序列之一360電角度旋轉之一BLDC馬達之三個相位之示意性時序及電壓波形圖式；圖6繪示根據本發明之一特定實例性實施例之當一參考電壓與經量測之BEMF電壓比較顯得過高時經歷六個序列之一360電角度旋轉之一BLDC馬達之三個相位之示意性時序及電壓波形圖式；圖7繪示根據本發明之一特定實例性實施例之具有一BLDC適應性零交叉偵測電路之一BLDC馬達控制器之一示意性方塊圖；及圖8繪示根據本發明之一特定實例性實施例之一BLDC適應性零 交叉偵測電路之一示意性操作流程圖。

儘管本發明易於接受各種修改及替代形式，但已在圖式中展示且在本文中詳細描述本發明之特定實例性實施例。然而應瞭解，本文之特定實例性實施例之描述不意欲將本發明限制於本文所揭示之特定形式。

根據各種實施例，一數位對類比轉換器(DAC)可用於提供一BEMF參考電壓。一電壓比較器可用於自BEMF電壓偵測一零交叉事件，該BEMF電壓自一BLDC馬達之一未驅動之馬達相位耦合。接著，DAC位準經調整以使得經施加之電壓波形與產生波形之馬達同相位。在習知BLDC控制系統中，對不係以相同方式自馬達電源電壓或馬達終端本身導出之BEMF參考電壓存在一強大拒斥。本文揭示之本發明打破該趨勢且主要提供一硬體解決方案，而先前BLDC控制技術係著重於軟體解決方案。

現在參考圖式，示意地繪示特定實例性實施例之細節。由相同數字表示圖式中之相同元件，且由具有一不同小寫字母後綴之相同數字表示類似元件。

參考圖1，其描繪根據本發明之一特定實例性實施例之一個三相BLDC馬達之一示意性方塊圖，其包括在WYE中連接之定子繞組、定子繞組驅動器功率電晶體及一BLDC控制器。一個三相BLDC馬達132可由電力開關120至130之三個集合驅動，例如功率金屬氧化物半導體(MOSFET)電晶體，該BLDC馬達132使得馬達終端(U、V或W)交替地耦合至一共同電源、一電源電壓、V馬達或允許一馬達終端「浮動」(即，不連接至共同電源或電壓)。此等電力開關120至130可由高/低驅動器114至118驅動。高/低驅動器114至118可耦合至可自一PWM主控時基106接收一主控時脈信號之PWM產生器108至112。可由包括一 BLDC適應性零交叉偵測電路104之一微控制器102提供PWM產生器108至112中之PWM信號之工作循環控制。微控制器102亦可監測各定子繞組終端U、V及W處之BEMF電壓且將各定子繞組終端U、V及W處之經監測之BEMF與一參考電壓比較，如下文更完整地描述。

參考圖2，其描繪根據本發明之教示之經歷六個序列之一360電角度旋轉之BLDC馬達之三個定子繞組之各者處之電壓波形之示意圖表。各相位U、V及W連續耦合至(但不同時)V馬達電壓，例如U_h；使得PWM電壓自地面耦合至V馬達，例如W_d；或浮動，例如U_f。在各序列步驟數中，一個相位x_h(「固持相位」)之一組合維持在一固定電壓處；另一相位x_d(「驅動相位」)由在V馬達與地面之間切換之一PWM週期信號驅動；及一第三相位x_f(「浮動相位」)不連接至任何電壓或地面，例如浮動。一BEMF電壓在浮動相位處經量測且用於BLDC適應性零交叉偵測電路104中，如圖3中所展示且將在下文中更完整地解釋。固持於固定電壓處之相位可耦合至V馬達或耦合至地面，出於所有目的在本文中考慮任一者。

參考圖3，其描繪根據本發明之一特定實例性實施例之在一上升BEMF週期期間之一BLDC適應性零交叉偵測電路之一示意性方塊圖。一BLDC適應性零交叉偵測電路(通常由元件符號104表示)可包括：一數位對類比轉換器(DAC)350、一類比電壓比較器352、一個二輸入AND閘354、一反相器356、一RS鎖存器358、一XOR 360及一D鎖存器362。一PWM週期信號376耦合至AND閘354之輸入及反相器356。PWM週期信號376具有與驅動相位PWM信號484相同之週期，但其工作循環維持足夠長以確保偵測到BEMF電壓之峰值之一固定百分比。

BLDC適應性零交叉偵測電路104之操作如下：DAC 350將一參考電壓371提供至比較器352之正輸入。將自一浮動相位提取之BEMF電 壓370(具有合適之電壓調節)施加至比較器352之負輸入。當BEMF電壓370大於DAC 350中之參考電壓371時，電壓比較器352之輸出372位於一邏輯低(「0」)處。當BEMF電壓370小於DAC 350中之參考電壓371時，電壓比較器352之輸出372位於一邏輯高(「1」)處。當輸出372及PWM週期376兩者位於一高邏輯位準時，耦合至SR鎖存器358之S輸入之NAND閘354之輸出位於一高邏輯位準處。當PWM週期信號376位於一低邏輯位準時，NAND閘354之輸出將位於一低邏輯位準處，不管輸出372之邏輯位準。

RS鎖存器358充當一個一位元記憶體，其中當S輸入位於一高邏輯位準處且R輸入位於一低邏輯位準處時，Q輸出378將位於一高邏輯位準處。當S輸入位於一高邏輯位準或一低邏輯位準處且R輸入位於一高邏輯位準處時，Q輸出378將位於一低邏輯位準處。當S輸入及R輸入兩者位於一低邏輯位準處時，Q輸出將不改變且位於一高邏輯位準或低邏輯位準處。當XOR閘360之一輸入固持於一高邏輯位準處時，XOR閘360之輸出將反相為(相對邏輯位準)其之其他輸入。因此，XOR閘360可用於使得耦合至D鎖存器362之D輸入之Q輸出378邏輯位準反相。當D鎖存器362之時脈輸入自一低邏輯位準進入至一高邏輯位準時，位於D鎖存器362之D輸入處之任何邏輯位準將轉移至其之Q輸出382。Q輸出382將維持該邏輯位準直至其之D輸入改變邏輯位準且其之時脈輸入再次自一低邏輯位準進入至一高邏輯位準。因此，僅當PWM週期376自一高邏輯位準進入至一低邏輯位準時將更新Q輸出382。

根據各種實施例，在啟動馬達132之前，啟用相位之一者之高側驅動器且量測該相位處之電壓，接著，停用該高側驅動器且啟用相位之一者之低側驅動器且量測該相位處之電壓。計算此等兩個量測之平均值以判定該兩者之間之中間電壓。在啟動時，此平均電壓用於判定 DAC 350中之初始電壓應設定在何處且用於比較器參考電壓371。在普通BLDC馬達操作期間，其中驅動(驅動且固持)馬達相位之兩者且經由比較器352之非參考輸入(BEMF 370)監測第三未經驅動之馬達相位(浮動)。在各PWM週期驅動相位484之一部分上對比較器352之輸出372取樣。由具有與PWM週期驅動相位484相同之週期但與其不同之一工作循環之一第二PWM週期信號376產生樣本窗。比較器352之輸出372通過AND閘354耦合至RS鎖存器358之S輸入。若比較器352之輸出372在此樣本窗時間期間之任何時候進入一高邏輯位準，則RS鎖存器358接著將擷取且固持該事件直至PWM週期信號376結束。可緊接在重設RS鎖存器358前之第二PWM週期信號376結束時由D鎖存器362對RS鎖存器358之輸出378取樣且固持該輸出378。D鎖存器362之輸出係零交叉事件偵測信號382。RS鎖存器358之輸出378在下降BEMF整流循環中之極性與上升BEMF整流循環中之極性係相反的，使得D鎖存器362中之零交叉事件輸出總是一低邏輯位準至高邏輯位準之轉變。DAC 350之輸出電壓371在各種馬達132速度中經調整以使得零交叉事件偵測信號382之高週期在上升及下降BEMF整流循環中實質上相等，如在圖5及圖6及以下其等相關解釋中更完整地展示。

現在參考圖4，其描繪在圖3中展示之BLDC適應性零交叉偵測電路之一上升BEMF週期之示意性時序及電壓波形圖式。在一浮動相位處量測電壓且自其導出一BEMF 370電壓。每次BEMF 370小於DAC 350之輸出參考電壓371時，電壓比較器352中之輸出372將進入一高邏輯位準。只要輸出372進入一高邏輯位準且PWM週期信號位於一高邏輯位準處，SR鎖存器358之Q輸出378將進入一高邏輯位準且停留在該邏輯位準直至PWM週期信號376返回至一邏輯低。當XOR閘360之一個輸入上確立一低邏輯位準時，XOR閘360之輸出將位於與其之其他輸入上之邏輯位準之相對邏輯位準處，例如，輸入=0，輸出=1。因 此，當輸出378位於一高邏輯位準時，當PWM週期信號376自一高邏輯位準進入一低邏輯位準時D鎖存器輸出382將進入一低邏輯位準。此外，當輸出378位於一低邏輯位準時，當PWM週期信號376自一高邏輯位準進入一低邏輯位準時D鎖存器輸出382將進入一高邏輯位準。

參考圖3A，其描繪根據本發明之一特定實例性實施例之在一下降BEMF週期期間之一BLDC適應性零交叉偵測電路之一示意性方塊圖。圖3A中展示之電路以實質上與圖3中展示之電路相同之方式工作，除了當XOR閘360之一個輸入固持於一低邏輯位準處時，XOR閘360之輸出將不反相且其之輸出將與其他輸入相同。因此，在此組態中之XOR閘360將Q輸出378邏輯位準耦合至D鎖存器362之D輸入且無一邏輯位準反轉。

現在參考圖4A，其描繪圖3A中展示之BLDC適應性零交叉偵測電路之一下降BEMF週期之示意性時序及電壓波形圖式。在一浮動相位處量測電壓且自其導出一BEMF 370。每次BEMF 370小於DAC 350之輸出參考電壓371時，電壓比較器352中之輸出372將進入一高邏輯位準。只要輸出372進入一高邏輯位準且PWM週期信號位於一高邏輯位準處，SR鎖存器358之Q輸出378將進入一高邏輯位準且停留在該邏輯位準直至PWM週期信號376返回至一邏輯低。當XOR閘360之一個輸入上確立一高邏輯位準時，XOR閘360之輸出將位於與其之其他輸入上之邏輯位準相同之邏輯位準處，例如，輸入=1，輸出=1。因此，當輸出378位於一高邏輯位準處時，當PWM週期信號376自一高邏輯位準進入一低邏輯位準時D鎖存器輸出382將進入一高邏輯位準。此外，當輸出378位於一低邏輯位準處時，當PWM週期信號376自一高邏輯位準進入一低邏輯位準時D鎖存器輸出382將進入一低邏輯位準。

在一上升BEMF週期期間，D鎖存器362之輸出382在大於DAC 350之參考電壓輸出371之第一BEMF電壓(脈衝)之後將自一低邏輯位準進入一高邏輯位準。在一下降BEMF週期期間，D鎖存器362之輸出382在小於DAC 350之參考電壓輸出371之第一BEMF電壓(脈衝)之後將自一低邏輯位準進入一高邏輯位準。所期望的係D鎖存器362之輸出382中之自相較於參考電壓371之組合上升及下降BEMF電壓370導出之工作循環具有實質上相同時間週期，例如百分之五十(50)。DAC 350之輸出電壓371可經調整直至達成此百分之五十之工作循環，如下文更完整地解釋。

參考圖5，其描繪根據本發明之一特定實例性實施例之當一參考電壓實質上經優化以與經量測之BEMF電壓比較時經歷六個序列之一360電角度旋轉之一BLDC馬達之三個相位之示意性時序及電壓波形圖式。在序列數1期間，相位U固持於馬達電壓處，相位V在一上升BEMF處浮動且驅動相位W。在序列數2期間，相位U在一下降BEMF處浮動，相位V固持於馬達電壓處且驅動相位W。在序列數3期間，驅動相位U，相位V固持於馬達電壓處且相位W在一上升BEMF處浮動。在序列數4期間，驅動相位U，相位V在一下降BEMF處浮動且相位W固持於馬達電壓處。在序列數5期間，相位U在一上升BEMF處浮動，驅動相位V且相位W固持於馬達電壓處。在序列數6期間，相位U固持於馬達電壓處，驅動相位V且相位W在一下降BEMF處浮動。D鎖存器362(鎖存器B)中之輸出382之工作循環實質上係百分之五十(50)，該工作循環根據本發明之教示經優化。

參考圖6，其描繪根據本發明之一特定實例性實施例之當一參考電壓與經量測之BEMF電壓比較顯得過高時經歷六個序列之一360電角度旋轉之一BLDC馬達之三個相位之示意性時序及電壓波形圖式。各相位之馬達相位連接或非連接條件相同於以上圖5中描述之條件， 除了D鎖存器362(鎖存器B)中之輸出382之工作循環實質上不係百分之五十(50)，其指示DAC 350之輸出371處之參考電壓未根據本發明之教示而經優化。在此情況中必須調整(改變)參考電壓，此係因為該參考電壓過高且必須降低。

在一上升BEMF週期或一下降BEMF週期中，整流可鎖相至馬達。選哪個都可但僅可選擇一個。為解釋而非限制之目的界定，該週期中之零交叉(ZC)事件被擷取為「ZC週期」且其他週期被擷取為「整流時間(CT)週期」。鎖相公式為：[1] ZCE(n)=ZC(n')-CT(n)/2

[2] CT(n+1)=CT(n)+ZCE(n)*k

[3] ZC(n')=ZC(n)+偏差-其餘(balance)

[4] X=CT(n)/2+偏差+其餘

其中：

ZCE(n)=零交叉錯誤(自預期ZC)。

ZC(n)=自整流至零交叉事件之間隔(鎖存器B上升邊緣)。

CT(n)=整流週期間隔。

k=阻尼因數，通常為1/4或1/8。

X=自ZC事件至下一整流之間隔。

偏差=變換相位之計時器計數數目。(在本應用中不必知道，因為相位亦藉由移動參考電壓而變換，但出於完整性而包含於此)。

其餘=在上升BEMF週期與下降BEMF週期之間變換時間之計時器計數數目。(僅在十分高之速度操作中重要且補償驅動及量測延時以使得ZC及CT週期保持相等)。

計時器計數=ZC及CT間隔時序之解析度。

相位鎖定按如下工作：量測ZC週期中之自整流事件至ZC事件之間隔且保存為ZC(n)。下一整流事件經排程以在終止ZC週期且開始下 一CT週期之ZC事件之後之時間X處發生。下一整流經排程以在終止CT週期且開始下一ZC週期之時間CT(n)處發生。在CT週期期間執行所有計算。

以上提及之鎖相程序確保ZC週期(序列數2、4及6)中之鎖存器B工作循環係百分之五十(50)。ZC及CT(序列數1、3及5)兩週期之持續時間係相等的。因此，僅需要比較ZC及CT週期之鎖存器B週期之高部分。若其等實質上相等，則DAC電壓371位於最優位準。若CT週期中之鎖存器B輸出之高部分比ZC週期中之鎖存器B輸出之高部分短，則需要降低DAC電壓371。反之，若CT週期中之鎖存器B輸出之高部分比ZC週期中之鎖存器B輸出之高部分長，則需要提高DAC電壓371。考慮存在4個可能之ZC感測及鎖相條件。在以下表A中：固定指示經固持或未經調變之側；ZC BEMF指示在上升或下降BEMF週期中之相位鎖定；LB更短指示是否回應於一較短鎖存器B高週期而增加或減少DAC電壓；且LB更長指示是否回應於一較長鎖存器B高週期而增加或減少DAC電壓。

參考圖7，其描繪根據本發明之一特定實例性實施例之具有一BLDC適應性零交叉偵測電路之一BLDC馬達控制器之一示意性方塊圖。可使用一微控制器102實施具有一BLDC適應性零交叉偵測電路之BLDC馬達控制器，該微控制器102包括一類比多工器(MUX)784、一類比對數位轉換器(ADC)786、一數位對類比轉換器(DAC)350、一數 位處理器及記憶體788、一類比電壓比較器354、一互斥或(XOR)閘360、一D鎖存器362及一BEMF計時器792。MUX 784選擇正浮動之馬達相位使得可使用電壓比較器352比較該馬達相位之BEMF與參考電壓371。BEMF電壓可在用於積體電路電子器件之一相容電壓位準處耦合至MUX 784之前按比例調整下降(電壓分壓器)。ADC 786可在啟動馬達132之前用於量測高馬達電源電壓及低馬達電源電壓。ADC 786將經量測之高馬達電源電壓及低馬達電源電壓轉換為其等數位表示且將此等數位表示耦合至數位處理器788。ADC 786可用於獲得高馬達電源電壓及低馬達電源電壓以用於首先判定將由DAC 350產生且耦合至電壓比較器352之一輸入之一類比參考電壓值。可設想且在本發明之範疇內，ADC 786可具有與其本身相關之(例如)整合多工器(圖中未展示)，該多工器之輸入耦合至馬達132之感測U、V及W終端且由數位處理器788獨立控制。然而，為解釋之簡潔性僅展示一個多工器784。

BEMF計時器可耦合至D鎖存器362之輸出382且用於判定當輸出382位於一高邏輯位準處時之時間間隔。當輸出382自一低邏輯位準進入一高邏輯位準時BEMF計時器可開始計數，且只要輸出382仍然位於一高邏輯位準處時計數繼續，接著當輸出382返回一低邏輯位準時重設其之時間間隔計數。但在如此做之前，BEMF計時器792可將一中斷發送至數位處理器788且將時間間隔轉移至BEMF計時器792。數位處理器788可儲存BEMF計時器792中之時間間隔(計數值)且將關於上升BEMF之計數時間間隔與關於下降BEMF之計數時間間隔作比較。較佳地，該上升BEMF計數時間間隔及該下降BEMF計數時間間隔實質上將係相同的。當其等不相同時，數位處理器788可將數位電壓參考值調整至DAC 350(藉此改變耦合至電壓比較器352之類比參考電壓371)以使得該上升BEMF計數時間間隔及該下降BEMF計數時間 間隔實質上相同，如以上表1中所描述。接著，該微處理器可使用此數位電壓參考判定實質上最優之控制馬達132之旋轉之PWM驅動信號。可設想且在本發明之範疇內，具有一般類比及數位電子設計技術及得益於本發明之人可設計替代及同等有效之電路，該等電路將仍然涵蓋於由本文揭示之本發明主張之標的內。

參考圖8，其描繪根據本發明之一特定實例性實施例之一BLDC適應性零交叉偵測電路之一示意性操作流程圖。在步驟804中，在啟動BLDC馬達之前量測將耦合至其之一相位之一高馬達電源電壓及將耦合至其之另一相位之一低馬達電源電壓。在步驟806中，根據高馬達電源電壓及低馬達電源電壓之一平均值判定一初始參考電壓。僅在啟動馬達132之前執行步驟804及806。接著，在步驟808中，馬達132藉由在一六步序列中經驅動而開始旋轉，其中馬達相位之兩者由脈衝寬度調變(PWM)驅動，且一第三相位未經驅動(浮動)。在步驟810中，在各PWM驅動週期之一部分中，將未經驅動之第三相位上之BEMF電壓與參考電壓相比較。在步驟812中，在一下降BEMF週期期間量測BEMF電壓小於參考電壓多久之一下降時間間隔。在步驟814中，將經量測之下降時間間隔儲存於一記憶體中，例如數位處理器記憶體788。在步驟816中，在一上升BEMF週期期間量測BEMF電壓大於參考電壓多久之一上升時間間隔。在步驟818中，將經量測之上升時間間隔儲存於一記憶體中，例如數位處理器記憶體788。在步驟820中，將儲存於記憶體中之上升時間間隔及下降時間間隔作比較。在步驟822中，作出該下降時間間隔及該上升時間間隔是否實質上相同之一判定。若其等實質上相同，則返回步驟808，且若不相同則進入步驟824。在步驟824中，作出上升時間間隔是否大於或小於下降時間間隔之一判定。若上升時間間隔大於下降時間間隔，則接著在步驟826中參考電壓增加且接著返回步驟808。若上升時間間隔小於下降時間 間隔則在步驟828中參考電壓減少且接著返回步驟808。

804‧‧‧步驟

806‧‧‧步驟

808‧‧‧步驟

810‧‧‧步驟

812‧‧‧步驟

814‧‧‧步驟

816‧‧‧步驟

818‧‧‧步驟

820‧‧‧步驟

822‧‧‧步驟

824‧‧‧步驟

826‧‧‧步驟

828‧‧‧步驟

Claims (21)

1. 一種用於一無刷直流(BLDC)馬達之零交叉偵測之方法，該方法包括以下步驟：利用脈衝寬度調變(PWM)驅動電壓脈衝驅動該三相BLDC馬達之兩個相位，各PWM驅動電壓脈衝具有一週期及一工作循環及一電源中之一電壓；將該三相BLDC馬達之一未驅動之第三相位耦合至一電壓比較器以用於比較其之反電動勢(BEMF)電壓；利用該電壓比較器比較該等BEMF電壓與一參考電壓；當該等BEMF電壓小於該參考電壓時在一下降BEMF週期期間量測一下降時間間隔；儲存該下降時間間隔；當該等BEMF電壓大於該參考電壓時在一上升BEMF週期期間量測一上升時間間隔；儲存該上升時間間隔；且比較該等經儲存之下降時間間隔及上升時間間隔，其中若該等經儲存之下降及上升時間間隔實質上相同時不改變該參考電壓，且若該等經儲存之下降及上升時間間隔實質上不相同時改變該參考電壓。
2. 如請求項1之方法，其中改變該參考電壓之該步驟包括調整該參考電壓直至該下降時間間隔及該上升時間間隔分別表示下降BEMF序列週期及上升BEMF序列週期之中點之步驟。
3. 如請求項1之方法，其中利用一類比電壓比較器比較該等BEMF電壓與該參考電壓。
4. 如請求項1之方法，其中自一數位對類比轉換器(DAC)之一輸出提供該參考電壓。
5. 如請求項1之方法，其中當該上升時間間隔比該下降時間間隔更長時增加該參考電壓。
6. 如請求項1之方法，其中當該上升時間間隔比該下降時間間隔更短時減少該參考電壓。
7. 如請求項1之方法，其中儲存該等下降及上升時間間隔之該等步驟包括將該等下降及上升時間間隔儲存於與一微控制器之一數位處理器相關之一記憶體中之步驟。
8. 如請求項1之方法，其中比較該等經儲存之下降及上升時間間隔之該步驟包括利用一微控制器之一數位處理器比較該等經儲存之下降及上升時間間隔之步驟。
9. 如請求項1之方法，其中量測該等下降及上升時間間隔之該等步驟包括利用一計時器-計數器量測該等下降及上升時間間隔之步驟。
10. 如請求項1之方法，其在啟動該BLDC馬達之前進一步包括以下步驟：量測將耦合至該三相BLDC馬達之一相位之一高馬達電源電壓；量測將耦合至該三相BLDC馬達之另一相位之一低馬達電源電壓；且平均該高馬達電源電壓及該低馬達電源電壓以自其判定一初始參考電壓。
11. 如請求項10之方法，其中量測高馬達電源電壓及低馬達電源電壓之該等步驟包括以下步驟：利用一類比對數位轉換器(ADC)量測該高馬達電源電壓及該低馬達電源電壓；將該等經量測之高 馬達電源電壓及低馬達電源電壓轉換至其等之數位表示；且將此等數位表示耦合至一微控制器之一數位處理器。
12. 一種用於無刷直流(BLDC)適應性零交叉偵測之設備，其包括：一類比對數位轉換器(ADC)；一電壓比較器，其具有耦合至該ADC之一輸出之一第一輸入及耦合至一BLDC馬達之一浮動相位且經調適以用於自其量測反電動勢(BEMF)電壓之一第二輸出；一AND閘，其具有耦合至該電壓比較器之一輸出之一第一輸入及耦合至一脈衝寬度調變(PWM)週期信號之一第二輸入；一反相器，其具有耦合至該PWM週期信號之一輸入；一設定-重設(RS)鎖存器，其具有耦合至該AND閘之一輸出之一設定輸入及耦合至該反相器之一輸出之一重設輸入；及一D鎖存器，其具有耦合至該SR鎖存器之一Q輸出之一D輸入及耦合至該反相器之該輸出之一時脈輸入。
13. 如請求項12之設備，其進一步包括在該SR鎖存器與該D鎖存器之間耦合之一互斥或(XOR)閘，其中該SR鎖存器之該Q輸出耦合至該XOR閘之一第一輸入，該D鎖存器之該D輸入耦合至該XOR閘之一輸出，且一BEMF週期選擇信號耦合至該XOR閘之一第二輸入。
14. 如請求項13之設備，其中當該BEMF週期選擇信號位於一高邏輯位準時，該D鎖存器之該D輸入自該SR鎖存器之該Q輸出反相，且當該BEMF週期選擇信號位於一低邏輯位準時，該D鎖存器之該D輸入位於與該SR鎖存器之該Q輸出相同之邏輯位準。
15. 一種使用無刷直流(BLDC)適應性零交叉偵測將脈衝寬度調變(PWM)驅動提供至一BLDC馬達之馬達控制器，其包括：高側電力開關及低側電力開關，其等耦合至各BLDC馬達終 端，其中該高側電力開關及該低側電力開關分別進一步耦合至一高馬達電源電壓及一低馬達電源電壓且由該PWM驅動控制，其中該高側電力開關及該低側電力開關之各者將使得該等BLDC馬達終端之一各自者連接至該高馬達電源電壓、該低馬達電源電壓或不連接至該兩者而係處於浮動狀態；一PWM主控時基；PWM產生器，其等耦合至該PWM主控時基及該高側電力開關及該低側電力開關之各自者；一適應性零交叉偵測電路，其經調適以用於耦合至該BLDC馬達之一浮動相位終端且用於自其接收反電動勢(BEMF)電壓，其中該適應性零交叉偵測電路：將該等BEMF電壓與一參考電壓作比較，當該等BEMF電壓大於該參考電壓時在一上升BEMF週期期間量測一上升時間間隔，當該等BEMF電壓小於該參考電壓時在一下降BEMF週期期間量測一下降時間間隔，且調整該參考電壓直至該等上升時間間隔及下降時間間隔實質上相同；及一微控制器，其用於基於該參考電壓產生一PWM驅動信號。
16. 如請求項15之馬達控制器，其中該適應性零交叉偵測電路包括：一個三輸入類比多工器，其之各輸入耦合至該三相BLDC馬達之一各自相位，其中選擇該BLDC馬達之一浮動相位以用於自其量測反電動勢(BEMF)電壓；一數位對類比轉換器(DAC)；一電壓比較器，其具有耦合至該多工器之該輸出之一第一輸 入及耦合至該DAC之一輸出之一第二輸入；一AND閘，其具有耦合至該電壓比較器之一輸出之一第一輸入及耦合至一脈衝寬度調變(PWM)週期信號之一第二輸入；一反相器，其具有耦合至該PWM週期信號之一輸入；一設定-重設(RS)鎖存器，其具有耦合至該AND閘之一輸出之一設定輸入及耦合至該反相器之一輸出之一重設輸入；及一D鎖存器，其具有耦合至該SR鎖存器之一Q輸出之一D輸入及耦合至該反相器之該輸出之一時脈輸入；一BEMF計時器，其具有耦合至該D鎖存器之一Q輸出之一輸入且經調適以用於量測該等上升時間間隔及下降時間間隔；及一數位處理器及記憶體，其中該數位處理器耦合至該DAC之數位輸入、來自該BEMF計時器之一時間間隔輸出及該多工器之一控制輸入。
17. 如請求項16之馬達控制器，其進一步包括在該SR鎖存器與該D鎖存器之間耦合之一互斥或(XOR)閘，其中該SR鎖存器之該Q輸出耦合至該XOR閘之一第一輸入，該D鎖存器之該D輸入耦合至該XOR閘之一輸出，且該數位處理器之一BEMF週期選擇信號耦合至該XOR閘之一第二輸入。
18. 如請求項16之馬達控制器，其進一步包括具有耦合至該多工器之一輸出之一輸入及耦合至該數位處理器之數位輸出之一類比對數位轉換器(ADC)。
19. 一種用於驅動使用適應性零交叉偵測之一無刷直流(BLDC)馬達之系統，該系統包括：一個三相BLDC馬達，其具有第一、第二及第三馬達相位終端； 高側電力開關及低側電力開關，其等耦合至該等馬達相位終端之各者，其中該高側電力開關及該低側電力開關分別進一步在一高電源電壓與一低電源電壓之間耦合且由該PWM驅動控制，其中該高側電力開關及該低側電力開關之各者將使得該等BLDC馬達相位終端之各自者連接至該高馬達電源電壓、該低馬達電源電壓或不連接至該兩者而係處於浮動狀態；一PWM主控時基；PWM產生器，其耦合至該PWM主控時基及該高側電力開關及該低側電力開關之各自者；一適應性零交叉偵測電路，其經調適以用於耦合至該BLDC馬達之一浮動馬達相位終端且用於自該浮動馬達相位終端接收反電動勢(BEMF)電壓，其中該適應性零交叉偵測電路將該等BEMF電壓與一參考電壓作比較，當該等BEMF電壓大於該參考電壓時在一上升BEMF週期期間量測一上升時間間隔，當該等BEMF電壓小於該參考電壓時在一下降BEMF週期期間判定一下降時間間隔，且調整該參考電壓直至該等上升時間間隔及下降時間間隔實質上相同；及一微控制器，其用於基於該參考電壓產生一PWM驅動信號。
20. 如請求項19之系統，其進一步包括在該等PWM產生器與該高側電力開關及該低側電力開關之各自者之間耦合之高驅動器及低驅動器對。
21. 如請求項19之系統，其中該等高側電力開關及低側電力開關包括高側功率金屬氧化物半導體場效電晶體(MOSFET)及低側功率金屬氧化物半導體場效電晶體(MOSFET)。