TW201631730A - 在具有埋入晶粒之無凸塊式增層基板上使用貫矽導孔的晶粒堆疊及其形成方法 - Google Patents

在具有埋入晶粒之無凸塊式增層基板上使用貫矽導孔的晶粒堆疊及其形成方法 Download PDF

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蘇瑞 波魯庫奇
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Abstract

一種設備包括無核心基板，其具有整合至無核心基板的貫矽導孔(TSV)埋入式晶粒。設備包括耦合至TSV晶粒並設置在無核心基板上方之一後續晶粒。

Description

在具有埋入晶粒之無凸塊式增層基板上使用貫矽導孔的晶粒堆疊及其形成方法
揭露的實施例有關於半導體微電子裝置及封裝其之程序。
100‧‧‧設備
101‧‧‧設備
102‧‧‧設備
102’‧‧‧設備
103‧‧‧設備
104‧‧‧設備
105‧‧‧設備
106‧‧‧設備
107‧‧‧設備
108‧‧‧設備
110‧‧‧止蝕刻層
112‧‧‧晶粒安裝表面
114‧‧‧黏性釋放層
116‧‧‧黏接合劑
118‧‧‧切割區
120‧‧‧晶粒
121‧‧‧主動表面
122‧‧‧晶粒接合墊
123‧‧‧背側表面
128‧‧‧第一電介質
129‧‧‧圖案化第一電介質
130‧‧‧凹部
132‧‧‧第一接點
134‧‧‧跡線
136‧‧‧第二電介質
138‧‧‧無核心基板
140‧‧‧貫矽導孔
142‧‧‧島側
144‧‧‧晶粒側
146‧‧‧敷金屬
148‧‧‧基礎基板
150‧‧‧後續晶粒
152‧‧‧敷金屬
154‧‧‧TSV第二晶粒
156‧‧‧敷金屬
158‧‧‧TSV第三晶粒
160‧‧‧TSV第四晶粒
162‧‧‧TSV第五晶粒
164‧‧‧TSV第六晶粒
168‧‧‧防焊罩
170‧‧‧電凸塊
172‧‧‧凸塊接合墊
180‧‧‧橫向覆蓋區
200‧‧‧設備
220‧‧‧橫向堆疊TSV第一晶粒
238‧‧‧無核心基板
240‧‧‧貫矽導孔
242‧‧‧島側
244‧‧‧晶粒側
248‧‧‧基礎基板
250‧‧‧橫向堆疊後續晶粒
251‧‧‧間隔
254‧‧‧橫向堆疊TSV第二晶粒
300‧‧‧設備
301‧‧‧設備
306‧‧‧封裝層疊接合墊
308‧‧‧導孔
320‧‧‧晶粒
321‧‧‧主動表面
322‧‧‧晶粒接合墊
323‧‧‧背側表面
334‧‧‧跡線
338‧‧‧無核心基板
340‧‧‧貫矽導孔
342‧‧‧島側
344‧‧‧晶粒側
346‧‧‧敷金屬
348‧‧‧基礎基板
350‧‧‧後續晶粒
352‧‧‧敷金屬
354‧‧‧TSV第二晶粒
356‧‧‧敷金屬
368‧‧‧防焊罩
370‧‧‧電凸塊
400‧‧‧設備
401‧‧‧設備
406‧‧‧封裝層疊接合墊
418‧‧‧切割區
420‧‧‧晶粒
422‧‧‧晶粒接合墊
438‧‧‧無核心基板
442‧‧‧島側
444‧‧‧晶粒側
434‧‧‧跡線
440‧‧‧貫矽導孔
450‧‧‧後續晶粒
451‧‧‧間隔
470‧‧‧電凸塊
472‧‧‧電凸塊接合墊
480‧‧‧橫向堆疊TSV晶粒
482‧‧‧POP模組
484‧‧‧接合墊
486‧‧‧POP後續模組
500‧‧‧設備
501‧‧‧設備
502‧‧‧設備
502’‧‧‧設備
503‧‧‧設備
504‧‧‧設備
505‧‧‧設備
506‧‧‧設備
507‧‧‧設備
510‧‧‧止蝕刻層
511‧‧‧第二層
512‧‧‧晶粒安裝表面
514‧‧‧黏性釋放層
516‧‧‧黏接合劑
518‧‧‧切割區
519‧‧‧埋入側壁
520‧‧‧晶粒
520’‧‧‧晶粒
521‧‧‧主動表面
522‧‧‧晶粒接合墊
523‧‧‧背側表面
528‧‧‧第一電介質
529‧‧‧圖案化第一電介質
530‧‧‧凹部
532‧‧‧第一接點
534‧‧‧跡線
536‧‧‧第二電介質
538‧‧‧無核心基板
540‧‧‧貫矽導孔
542‧‧‧島側
544‧‧‧晶粒側
546‧‧‧敷金屬
548‧‧‧基礎基板
550‧‧‧後續晶粒
552‧‧‧敷金屬
554‧‧‧TSV第二晶粒
556‧‧‧敷金屬
596‧‧‧封裝層疊接合墊
598‧‧‧導孔
600‧‧‧設備
619‧‧‧埋入側壁
620‧‧‧晶粒
634‧‧‧跡線
638‧‧‧無核心基板
640‧‧‧貫矽導孔
642‧‧‧島側
644‧‧‧晶粒側
646‧‧‧敷金屬
648‧‧‧基礎基板
650‧‧‧後續晶粒
652‧‧‧敷金屬
654‧‧‧第二TSV晶粒
656‧‧‧敷金屬
658‧‧‧TSV第三晶粒
800‧‧‧電腦系統或電子系統
810‧‧‧積體電路
811‧‧‧積體電路
812‧‧‧處理器
813‧‧‧雙處理器
814‧‧‧通訊電路
815‧‧‧雙通訊電路
816‧‧‧晶粒上記憶體
817‧‧‧雙晶粒上記憶體
820‧‧‧系統匯流排
830‧‧‧電壓來源
840‧‧‧外部記憶體
842‧‧‧主記憶體
844‧‧‧硬碟驅動機
846‧‧‧可移除媒體
848‧‧‧埋入記憶體
850‧‧‧顯示裝置
860‧‧‧音頻輸出
870‧‧‧輸入裝置
900‧‧‧設備
919‧‧‧埋入側壁
920‧‧‧晶粒
921‧‧‧主動表面
923‧‧‧背側表面
934‧‧‧跡線
938‧‧‧無核心基板
940‧‧‧貫矽導孔
942‧‧‧島側
944‧‧‧晶粒側
946‧‧‧敷金屬
948‧‧‧基礎基板
980‧‧‧橫向覆蓋區
982‧‧‧橫向後續晶粒
984‧‧‧接合線
為了了解獲得實施例的方式，藉由參照附圖將呈現於上大致描述的各種實施例的更具體說明。這些圖描繪不一定按照比例繪製的實施例且不應視為範圍上的限制。透過附圖的使用以額外的具體性及細節來描述並解釋一些實施例，圖中：第1圖為根據一示範實施例的完全埋入晶粒無核心基板設備的剖面前視圖；第1a圖為根據一示範實施例在處理期間之完全埋入晶粒無核心基板設備的剖面前視圖；第1b圖為根據一示範實施例在處理期間第1a圖中所示之埋入晶粒無核心基板設備的剖面前視圖； 第1c圖為根據一示範實施例在進一步處理後第1b圖中所示之設備的剖面前視圖；第1d圖為根據一示範實施例在進一步處理後第1c圖中所示之設備的剖面前視圖；第1e圖為根據一示範實施例在進一步處理後第1d圖中所示之設備的剖面前視圖；第1f圖為根據一示範實施例在進一步處理後第1e圖中所示之設備的剖面前視圖；第1g圖為根據一示範實施例在進一步處理後第1f圖中所示之設備的剖面前視圖；第1h圖為在進一步處理後第1g圖中所示之設備的剖面前視圖；第2圖為根據一示範實施例的完全埋入晶粒無核心基板設備的剖面前視圖；第3圖為根據一示範實施例完全埋入貫矽導孔晶粒封裝層疊無核心基板設備的剖面前視圖；第3a圖為根據一示範實施例在處理期間之第1圖中所示的完全埋入晶粒POP無核心基板設備的剖面前視圖；第4圖為根據一示範實施例的完全埋入晶粒無核心基板封裝層疊設備的剖面前視圖；第4a圖為根據一示範實施例在進一步處理後第4圖中所示之完全埋入晶粒無核心基板POP設備的剖面前視圖； 第4b圖為根據一示範實施例在進一步處理後第4圖中所示之完全埋入晶粒無核心基板POP設備的剖面前視圖；第5圖為根據一示範實施例的部分埋入貫矽導孔晶粒封裝層疊無核心基板設備的剖面前視圖；第5a圖為根據一示範實施例在處理期間之部分埋入晶粒無核心基板設備的剖面前視圖；第5b圖為根據一示範實施例在進一步處理期間第5a圖中部分埋入晶粒無核心基板設備的剖面前視圖；第5c圖為根據一示範實施例在進一步處理後第5b圖中所示之設備的剖面前視圖；第5d圖包括TSV晶粒之添加以形成設備；第5e圖為根據一示範實施例在進一步處理後第5d圖中所示之設備的剖面前視圖；第5f圖為根據一示範實施例在進一步處理後第5e圖中所示之設備的剖面前視圖；第5g圖為根據一示範實施例在進一步處理後第5f圖中所示之設備的剖面前視圖；第5h圖為根據一示範實施例在進一步處理後第5g圖中所示之設備的剖面前視圖；第6圖為根據一示範實施例部分埋入貫矽導孔晶粒無核心基板設備的剖面前視圖；第7圖為根據若干實施例之程序及方法流程圖；第8圖為根據一實施例的電腦系統800之示意圖；以 及第9圖為根據一示範實施例的具有至少一個線接合晶粒之部分埋入貫矽導孔晶粒無核心基板設備的剖面前視圖。
【發明內容及實施方式】
將參照圖式，其中提供類似的詞尾參考標示給類似的結構。為了更清楚地顯示各種實施例的結構，本文所包括的圖式為積體電路結構之圖形表示。因此，所製造的積體電路結構之實際外觀，例如在顯微照片中，可能看似不同，但仍包括所示實施例之主張權利範圍的結構。此外，這些繪圖可能僅顯示有助於了解所示實施例之結構。可能並未包括此技藝中已知的額外結構以維持圖之簡潔性。
第1圖為根據一示範實施例的完全埋入晶粒無核心基板設備100的剖面前視圖。晶粒120已埋入無核心基板138中。晶粒120具有至少一個貫矽導孔140。繪示兩個貫矽導孔，列舉其之一，但為了簡單而呈現兩個所示的貫矽導孔。在一實施例中，在晶粒120中發現總共10個貫矽導孔。晶粒120可因此稱為包括貫矽導孔設置於其中之晶粒(TSV晶粒120)。無核心基板138包括島側142及晶粒側144。TSV晶粒120還包括主動表面121及背側表面123(見第1h圖)且可見到TSV晶粒120之主動表面121相較於島側142更接近晶粒側144。熟悉此技藝人士將可了解，TSV晶粒120包括具有積體電路及互連(未圖 示)之主動部分。TSV晶粒120可為任何適當的積體電路裝置，包括但不限於，根據若干不同實施例，微處理器(單或多核心)、記憶體裝置、晶片組、圖形裝置、特定應用積體電路。
TSV晶粒120亦以簡單形式繪示有敷金屬146。敷金屬146在主動表面121接觸TSV晶粒120中之積體電路。在一實施例中，敷金屬146具有金屬一(M1)至金屬十一(M11)敷金屬層以將TSV晶粒120之複雜插腳輸出到外面的世界，其中M1接觸TSV晶粒120中之積體電路。在選定實施例中，有在M1及M11之間存在任何數量之敷金屬。在一示範實施例中，TSV晶粒120具有從M1至M7之敷金屬且M7比M1至M6更厚。可根據已知的應用實用來實現其他敷金屬數量及厚度組合。
根據一實施例，設備100於島側142安裝至基礎基板148。例如，在TSV晶粒120為諸如智慧型電話實施例或手持讀取器實施例之手持裝置的一部分之情況中，基礎基板148為一母板。在一示範實施例中，在TSV晶粒120為諸如智慧型電話實施例或手持讀取器實施例之手持裝置的一部分之情況中，基礎基板148為一外殼，諸如在使用時個人所觸碰的部份。在一示範實施例中，在TSV晶粒120為諸如智慧型電話實施例或手持讀取器實施例之手持裝置的一部分之情況中，基礎基板148包括母板及諸如在使用時個人所觸碰的部份之外殼。
設備100包括完全埋入TSV晶粒120。如在此揭露中 所指，「完全埋入」意指TSV晶粒120的表面無延伸到無核心基板138之晶粒側144上方(如在Z方向中所示)。
在一實施例中，TSV晶粒120為較大設備的一部分，其包括設置在晶粒側144上方並透過至少一個TSV 140耦合至TSV晶粒120之一後續晶粒150。該TSV晶粒120稱為TSV第一晶粒120。後續晶粒150亦以簡單繪圖繪示有敷金屬152，但其亦可具有M1至M11或針對TSV第一晶粒120所述的任何數量及頂敷金屬厚度差異。
在一實施例中，TSV晶粒120為其中該TSV晶粒為TSV第一晶粒120之較大設備的一部分，設備100進一步包括第二TSV晶粒154，設置在晶粒側144上方並且在至少一個TSV 140實際接觸TSV第一晶粒120。TSV第二晶粒154亦描繪有敷金屬156。
現在可認知到TSV第一晶粒120可連同後續晶粒150輔有複數TSV晶粒。在一實施例中，TSV晶粒120為TSV第一晶粒120且在TSV第一晶粒120與後續晶粒150之間設置三個TSV晶粒，使得這三個晶粒堆疊在TSV第一晶粒120上方並耦合至後續晶粒150。在一實施例中，TSV晶粒120為TSV第一晶粒120且在TSV第一晶粒120與後續晶粒150之間設置從四到六個TSV晶粒，使得四到六個晶粒堆疊在TSV第一晶粒120上方並耦合至後續晶粒150。在一實施例中，這代表設置在晶粒側144上方並接觸TSV第一晶粒120的TSV第二晶粒、設置在上 方並接觸TSV第二晶粒的TSV第三晶粒、設置在上方並接觸TSV第三晶粒的TSV第四晶粒、及設置在上方並接觸TSV第四晶粒的後續晶粒150。
如第1圖中所示，藉由依據一實施例之TSV第二晶粒154、TSV第三晶粒158、TSV第四晶粒160、TSV第五晶粒162、TSV第六晶粒164及後續晶粒150分隔TSV第一晶粒120及後續晶粒150。現在可認知到TSV第一晶粒120可為處理器晶粒，諸如由California的Santa Clara之Intel Corporation所製造的處理器，TSV後續晶粒150可為記憶體晶粒，諸如固態驅動機(SSD)晶粒150。在一實施例中，TSV後續晶粒150為諸如動態隨機存取記憶體(DRAM)晶粒150之記憶體晶粒。亦可認知到雖若干TSV晶粒僅繪示各有兩個TSV，越接近TSV第一晶粒120的晶粒可比倒數第二的晶粒；在此情況中為TSV第六晶粒164；有更多的TSV。在一示範實施例中，TSV第一晶粒120具有100至1200個TSV，而TSV倒數第二晶粒164具有100至600個TSV。設置在TSV第一晶粒120與TSV倒數第二晶粒之間的若干TSV晶粒當它們設置越接近後續晶粒150則具有成比例更少數量的TSV。
作為所揭露的TSV晶粒實施例之結果，即使堆疊了若干晶粒，仍可降低設備100之Z高度。降低的Z高度對諸如手持裝置的緊密設備設計及用途來說很有用。在若干實施例包括TSV晶粒及一後續晶粒之堆疊的情況中，整體覆蓋區減少，其中設備可操作為晶片組。這很有用，因 為晶粒的堆疊在無核心基板138上佔用緊密的覆蓋區。
第1a圖為根據一示範實施例在處理期間之完全埋入晶粒無核心基板設備101的剖面前視圖。設備101代表早期處理並且與第1圖中所繪製之設備100有關。諸如銅箔110的止蝕刻層110設有晶粒安裝表面112。
第1b圖為根據一示範實施例在處理期間第1a圖中所示之埋入晶粒無核心基板設備的剖面前視圖。在處理期間，設備101可配對一相同結構以建立兩者背靠背設備以供處理用。設備102已經藉由背靠背配對原始設備102及一類似設備102’而增大。於是，使處理通量有效變成雙倍。可藉由指定給設備102之參考符號來參照設備102及102’的說明，但可了解到在設備102’中含有雷同的處理及結構。
設備102包括黏性釋放層114及黏接合劑116。切割區118設置在X維度中設備102的各端以供分離處理，容後說明。
第1c圖為根據一示範實施例在進一步處理後第1b圖中所示之設備的剖面前視圖。已藉由將TSV晶粒120放置在止蝕刻層110上方而進一步處理設備103。在一實施例中，止蝕刻層110為銅箔。在一實施例中，止蝕刻層110為有機材料。根據特定應用可針對止蝕刻層110為使用其他材料。TSV晶粒120具有複數晶粒接合墊，其之一以參考符號122指示。TSV晶粒120具有與晶粒接合墊122在相同表面上的主動表面121。晶粒接合墊122的數 量為了繪示簡單僅顯示兩個且這些晶粒接合墊122並非一定得接觸導孔140。TSV晶粒120具有相對於主動表面121之背側表面123。此外，TSV晶粒120具有敷金屬146，其可包括在此揭露中所提出之任何數量及比較厚度的敷金屬。TSV晶粒120亦可描繪成具有兩個貫矽導孔，其之一以參考符號140指出。
第1d圖為根據一示範實施例在進一步處理後第1c圖中所示之設備的剖面前視圖。已處理設備104而得到第一電介質128。在一實施例中，諸如藉由在設備(為了說明簡單，設備104僅為其之一子集)之晶圓級陣列上方旋塗並固化電介質來圖案化第一電介質128。
第1e圖為根據一示範實施例在進一步處理後第1d圖中所示之設備的剖面前視圖。已處理設備105使得已圖案化第1d圖中所示之第一電介質128而形成圖案化第一電介質129並在其中形成若干凹部，其之一以參考符號130指示。凹部130暴露出晶粒接合墊122。
第1f圖為根據一示範實施例在進一步處理後第1e圖中所示之設備的剖面前視圖。已處理設備106，使得第一接點132填充導孔130(第1e圖)且在圖案化第一電介質129上方形成跡線134。在一實施例中，第一接點132為銅且若干晶粒接合墊122也為銅。在一實施例中，針對第一接點132選擇其他金屬。
第1g圖為根據一示範實施例在進一步處理後第1f圖中所示之設備的剖面前視圖。已處理設備107而具有第二 電介質136以封閉圖案化第一電介質129及跡線134。可根據一示範實施例藉由旋塗及固化來進行第二電介質136的處理，並且可以晶圓級陣列進行。現在可認知到正形成有無凸塊式增層(BBUL)以耦合TSV晶粒120到外面的世界。雖BBUL繪示成具有圖案化第一電介質129及第二電介質136，可了解到可使用若干層之敷金屬及電介質來形成BBUL，其最終為具有埋入TSV晶粒的無核心基板。在所揭露的實施例於無核心(coreless)基板上包括BBUL技術的情況中，這若干實施例可稱為BBUL-C實施例。此外，因為在包括TSV晶粒，這若干實施例可稱為TSV晶粒BBUL-C設備。
如第1g圖中所組態，可藉由在切割區118內移除材料來單切該兩個設備。移除掉切割區118後，黏性釋放層114允許拉開這兩個設備。
第1h圖為根據一示範實施例在進一步處理後第1g圖中所示之設備的剖面前視圖。已藉由移除在切割區118(第1g圖)之邊限材料還有黏性釋放層114及止蝕刻層110來拉開該兩者背靠背設備。設備108之一顯示成具有該TSV第一晶粒120及該至少一個TSV 140。透過無核心基板之晶粒側144暴露TSV第一晶粒120且其與橫向覆蓋區180相鄰。如所示，TSV第一晶粒120完全埋入無核心基板138中。防焊罩168構成形成無核心基板138之島側142的材料，並設置複數電凸塊，其之一以符號170指示。電凸塊170用於與基礎基板148(見第1圖)電通 訊。電凸塊170係設置在凸塊接合墊172上方。進一步的處理可產生諸如第1圖中所述及所示之設備實施例。
第2圖為根據一示範實施例的完全埋入晶粒無核心基板設備200的剖面前視圖。TSV第一晶粒120已經埋入無核心基板238中。TSV第一晶粒120具有至少一個貫矽導孔140。繪示兩個貫矽導孔，列舉其之一，但為了簡單而呈現兩個所示的貫矽導孔。在一實施例中，在TSV第一晶粒120中發現總共10個貫矽導孔。
無核心基板238包括島側242及晶粒側244。可藉由參照第1圖中之TSV晶粒120理解到TSV第一晶粒120之其他結構。根據一實施例，設備200於島側242安裝至基礎基板248。TSV第一晶粒120為較大設備的一部分，其包括設置在晶粒側244上方之一後續晶粒150，且其透過至少一個TSV 140耦合至TSV第一晶粒120。在一實施例中，設備200進一步包括TSV第二晶粒154，設置在晶粒側244上方並且在至少一個TSV 140實際接觸TSV第一晶粒120。TSV第二晶粒154亦描繪有敷金屬。
現在可認知到TSV第一晶粒120可連同後續晶粒150輔有複數TSV晶粒。在一實施例中，TSV晶粒120為TSV第一晶粒120且在TSV第一晶粒120與後續晶粒150之間設置三個TSV晶粒，使得這三個晶粒堆疊在TSV第一晶粒120上方並耦合至後續晶粒150，使總共四個晶粒堆疊在TSV第一晶粒120上方。在一實施例中，TSV晶粒120為TSV第一晶粒120且在TSV第一晶粒120與後 續晶粒150之間設置從四到六個TSV晶粒，使得四到六個晶粒堆疊在TSV第一晶粒120上方並耦合至後續晶粒150。在一實施例中，這代表設置在晶粒側144上方並接觸TSV第一晶粒120的TSV第二晶粒、設置在上方並接觸TSV第二晶粒的TSV第三晶粒、設置在上方並接觸TSV第三晶粒的TSV第四晶粒、及設置在上方並接觸TSV第四晶粒的後續晶粒150。
如第2圖中所示，藉由TSV第二晶粒154、TSV第三晶粒158、TSV第四晶粒160、TSV第五晶粒162、TSV第六晶粒164及後續晶粒150分隔TSV第一晶粒120及後續晶粒150。現在可認知到TSV第一晶粒120可為處理器晶粒，諸如由California的Santa Clara之Intel Corporation所製造的處理器，TSV後續晶粒150可為諸如SSD晶粒150之記憶體晶粒。亦可認知到雖若干TSV晶粒僅繪示各有兩個TSV，越接近TSV第一晶粒120的晶粒可比倒數第二的晶粒；在此情況中為TSV第六晶粒164；有更多的TSV。在一示範實施例中，TSV第一晶粒120具有100至1200個TSV，而TSV倒數第二晶粒164具有100至600個TSV。設置在TSV第一晶粒120與TSV倒數第二晶粒之間的若干TSV晶粒當它們設置越接近後續晶粒150則具有成比例更少數量的TSV。
現在可認知到設備200可包括TSV第一晶粒120、後續晶粒150、及設置在其之間的從零至五個所示的TSV晶粒。
橫向堆疊TSV第一晶粒220也已埋入無核心基板238中。橫向堆疊TSV第一晶粒220具有至少一個貫矽導孔240。繪示兩個貫矽導孔，列舉其之一，但為了簡單而呈現兩個所示的貫矽導孔。在一實施例中，在橫向堆疊TSV第一晶粒220中發現總共10個貫矽導孔。
橫向堆疊TSV第一晶粒220為較大設備的一部分，其包括設置在晶粒側244上方之一橫向堆疊後續晶粒250，且其透過至少一個TSV 240耦合至橫向堆疊TSV第一晶粒220。在一實施例中，設備200進一步包括橫向堆疊TSV第二晶粒254，設置在晶粒側244上方並且在至少一個TSV 240實際接觸橫向堆疊TSV第一晶粒220。
現在可認知到橫向堆疊TSV第一晶粒220可連同橫向堆疊後續晶粒250輔有複數TSV晶粒。在一實施例中，橫向堆疊TSV晶粒220為橫向堆疊TSV第一晶粒220且在TSV第一晶粒220與橫向堆疊後續晶粒250之間設置三個TSV晶粒，使得這三個晶粒堆疊在橫向堆疊TSV第一晶粒220上方並耦合至橫向堆疊後續晶粒250，以形成在橫向堆疊TSV第一晶粒220上方的總共四個晶粒。
在一實施例中，橫向堆疊TSV晶粒220為橫向堆疊TSV第一晶粒220且在橫向堆疊TSV第一晶粒220與橫向堆疊後續晶粒250之間設置從四到六個TSV晶粒，使得四到六個晶粒堆疊在橫向堆疊TSV第一晶粒220上方並耦合至橫向堆疊後續晶粒250。在一實施例中，這代表 設置在晶粒側244上方並接觸橫向堆疊TSV第一晶粒220的橫向堆疊TSV第二晶粒、設置在上方並接觸橫向堆疊TSV第二晶粒的橫向堆疊TSV第三晶粒、設置在上方並接觸橫向堆疊TSV第三晶粒的橫向堆疊TSV第四晶粒、及設置在上方並接觸橫向堆疊TSV第四晶粒的橫向堆疊後續晶粒250。
現在可認知到原始的橫向堆疊TSV第一晶粒220可具有耦合至其之介於一及六之間個晶粒，包括橫向堆疊後續晶粒250，且橫向堆疊TSV第一晶粒220亦可至其之介於一及六之間個晶粒，包括橫向堆疊後續晶粒250。因此，這兩個堆疊可組態由少如總共四個晶粒120、150、210、及250，多如一堆疊中七個晶粒及橫向堆疊中僅兩個，且多如14個晶粒。
在一實施例中，系列100晶粒及系列200(橫向堆疊)晶粒各在X方向中具有8mm，間隔251為0.5mm。因此，可使系列100晶粒及系列200之間的通訊具有較快速度，相較於若它們相隔更遠。現在也可認知到當第一橫向堆疊晶粒與TSV第一晶粒120及至少該後續晶粒150並列時，其他橫向堆疊TSV晶粒系列亦可位在Y維度中(進入繪圖的面中)。例如，可形成實質上正方形(矩形)組態之四堆疊設備。類似地，可形成實質上線性組態的三堆疊設備。可形成包括三堆疊非線性組態的其他組合。可形成包括六堆疊矩形組態的其他組合。
第3圖為根據一示範實施例完全埋入貫矽導孔晶粒封 裝層疊(POP)無核心基板設備300的剖面前視圖。TSV晶粒320已經埋入無核心基板338中。TSV晶粒320具有至少一個貫矽導孔340。繪示兩個貫矽導孔，列舉其之一，但為了簡單而呈現兩個所示的貫矽導孔。在一實施例中，在TSV晶粒320中發現總共10個貫矽導孔。無核心基板338包括島側342及晶粒側344。TSV晶粒320亦包括主動表面321及背側表面323(見第3a圖)且可見到TSV晶粒320之主動表面321相較於島側342更接近晶粒側344。
TSV晶粒320亦以簡單形式繪示有敷金屬346。在一實施例中，敷金屬346具有M1至M11敷金屬層或針對第1圖中所示的設備100所提出的任何其他實施例。可根據已知的應用實用來實現其他敷金屬數量及厚度組合。
根據一實施例，設備300於島側342安裝至基礎基板348。例如，在TSV晶粒320為諸如智慧型電話實施例或手持讀取器實施例之手持裝置的一部分之情況中，基礎基板348為一母板。在一示範實施例中，在TSV晶粒320為諸如智慧型電話實施例或手持讀取器實施例之手持裝置的一部分之情況中，基礎基板348為一外殼，諸如在使用時個人所觸碰的部份。在一示範實施例中，在TSV晶粒320為諸如智慧型電話實施例或手持讀取器實施例之手持裝置的一部分之情況中，基礎基板348包括母板及諸如在使用時個人所觸碰的部份之外殼。
設備300包括完全埋入TSV晶粒320。POP無核心基 板338包括在晶粒側344上之若干POP接合墊，其之一以參考符號306指示。POP接合墊306耦合經過無核心基板338經過一系列的導孔，其之一以參考符號308指示。導孔308可呈現出源自從現在為島側342開始之方向的形成。
在一實施例中，TSV晶粒320為較大設備的一部分，其包括設置在晶粒側344上方並透過至少一個TSV 340耦合至TSV晶粒320之一後續晶粒350。該TSV晶粒320稱為TSV第一晶粒320。後續晶粒350亦以簡單繪圖繪示有敷金屬352，但其亦可具有M1至M11或針對TSV第一晶粒320所述的任何數量及頂敷金屬厚度差異。
在一實施例中，TSV晶粒320為其中該TSV晶粒為TSV第一晶粒320之較大設備的一部分。設備300進一步包括第二TSV晶粒354，設置在晶粒側344上方並且在至少一個TSV 340實際接觸TSV第一晶粒320。TSV第二晶粒354亦描繪有敷金屬356。
現在可認知到TSV第一晶粒320可連同後續晶粒350輔有複數TSV晶粒，與相關於第1圖中所示之設備100所提出及所示之任何實施例類似。
第3a圖為根據一示範實施例在處理期間之第1圖中所示的完全埋入晶粒POP無核心基板設備的剖面前視圖。設備301代表早期處理並且與第3圖中所繪製之設備300有關。設備301已處理成具有出現在晶粒側344上的POP接合墊306。POP接合墊306耦合經過無核心基板 338經過導孔308。可見到晶粒側344作為一表面包括與晶粒背側323之一共面相交。也可見到POP接合墊306亦與晶粒側344共享一共面相交。
設備301亦可處理成與第二無核心基板背靠背並接著在切割區加以分離。處理包括以晶粒接合墊322(其可為在無核心基板338之層中的填充導孔322)接觸晶粒主動表面321。可藉由於處理期間填充在無核心基板338的層中之凹部來製造填充導孔。在無核心基板338中之一電介質的圖案化部分上方形成諸如跡線334的結構。如所示，TSV第一晶粒320完全埋入無核心基板338中。防焊罩368構成形成無核心基板338之島側342的材料，並設置複數電凸塊，其之一以符號370指示。電凸塊370用於與基礎基板348(見第3圖)電通訊。進一步的處理可產生諸如第3圖中所示之設備實施例。
第4圖為根據一示範實施例的完全埋入晶粒無核心基板封裝層疊(POP)設備400的剖面前視圖。TSV晶粒420已經埋入無核心基板438中。無核心基板438包括島側442及晶粒側444。指示切割區418以描繪出最近的處理。晶粒接合墊422及第一接點填充導孔，且跡線434連接TSV晶粒420到POP接合墊406還有至電凸塊470，其接觸電凸塊接合墊472。POP接合墊406可如所示集結為兩個一組並可組態成有約0.4mm間距。
可見到有TSV晶粒的兩個發生，且一者可標示為TSV晶粒420且另一者為橫向堆疊TSV晶粒480。TSV晶 粒420具有至少一個貫矽導孔440。繪示兩個貫矽導孔，列舉其之一，但為了簡單而呈現兩個所示的貫矽導孔。在一實施例中，在TSV晶粒420中發現總共10個貫矽導孔。現在可了解到，根據一實施例，TSV第一晶粒420及橫向堆疊TSV晶粒480可為相同微電子裝置。亦可了解到，根據一實施例，兩TSV晶粒420及480可為不相同微電子裝置。例如，TSV晶粒420為微處理器且橫向堆疊TSV晶粒480為射頻(RF)處理器。
可藉由參照第2圖中所示之TSV晶粒120及橫向堆疊TSV晶粒220來理解TSV晶粒420及橫向堆疊TSV晶粒480的其他結構。設備400可安裝至與針對第1及2圖中所示及所述的設備所提出之任何實施例類似的基礎基板。現在可了解到設備400可包括在TSV第一晶粒420上方並耦合至其的一後續晶粒，還有在橫向堆疊TSV第一晶粒480上方並耦合至其的一橫向堆疊後續晶粒。現在還可了解到可在TSV第一晶粒420與其相應的後續晶粒之間設置任何揭露實施例數量的TSV晶粒。類似地，現在可了解到可在橫向堆疊TSV第一晶粒480與其相應的橫向堆疊後續晶粒之間設置任何揭露實施例數量的橫向堆疊TSV晶粒。
第4a圖為根據一示範實施例在進一步處理後第4圖中所示之完全埋入晶粒無核心基板POP設備的剖面前視圖。設備401已裝備有POP模組482，其包括將耦合至在無核心基板438上於晶粒側444的POP接合墊406之接 合墊484。在一實施例中，POP模組482包括主動及被動裝置兩者。例如，POP模組482包括RF能力，諸如電容器、電感器、及電阻器之被動裝置可置於其中。類似地，POP模組482可含有主動裝置。在一實施例中，被動裝置係附接至諸如第1圖中所示的基礎基板148的基礎基板。
如所示，TSV第一晶粒420耦合至一後續晶粒450，其在此實施例實際接觸TSV第一晶粒420的TSV 440。現在可了解到，根據任何揭露的實施例，針對POP模組482，在TSV第一晶粒420與後續晶粒450之間可內插更多的TSV晶粒。現在也可了解到在無核心基板438中可組態超過兩個完全埋入TSV晶粒，其中TSV晶粒的至少一個者耦合至POP模組482。超過兩個完全埋入TSV晶粒可設置在正方形組態、線性組態、或上述之組合。
第4b圖為根據一示範實施例在進一步處理後第4圖中所示之完全埋入晶粒無核心基板POP設備的剖面前視圖。設備402已裝備有POP第一模組482及POP後續模組486。POP第一模組482耦合至TSV第一晶粒420且POP後續模組486耦合至橫向堆疊TSV第一晶粒480。現在可了解到，根據任何揭露的實施例，針對POP第一模組482，在TSV第一晶粒420與後續晶粒450之間可內插更多的TSV晶粒。類似地，可了解到，根據任何揭露的實施例，在橫向堆疊TSV第一晶粒480與其相應的橫向堆疊後續晶粒之間可內插更多的TSV晶粒。
POP第一模組482及POP後續模組486包括將耦合 至在無核心基板438上於晶粒側444的POP接合墊406之接合墊484。如所示，TSV第一晶粒420耦合至一後續晶粒450，其在此實施例中與TSV第一晶粒420之TSV 440實際接觸。根據一實施例，POP第一模組482包括諸如記憶體快取的功能，且POP後續模組486包括與POP第一模組482不同之功能。在一實施例中，TSV第一晶粒420為處理器晶粒且POP第一模組482為RF功能模組。橫向堆疊TSV第一晶粒480為處理器晶粒且POP後續模組486為圖形功能模組。
還可了解到在無核心基板438中可組態超過兩個完全埋入TSV晶粒，其中TSV晶粒的至少一個者耦合至POP模組482。超過兩個完全埋入TSV晶粒可設置在正方形組態、線性組態、或上述之組合。
第5圖為根據一示範實施例的部分埋入貫矽導孔晶粒封裝層疊(POP)無核心基板設備500的剖面前視圖。TSV晶粒520已經部分埋入無核心基板538中。TSV晶粒520具有至少一個貫矽導孔540。繪示兩個貫矽導孔，列舉其之一，但為了簡單而呈現兩個所示的貫矽導孔。在一實施例中，在TSV晶粒520中發現總共10個貫矽導孔。無核心基板538包括島側542及晶粒側544。TSV晶粒520亦包括主動表面521及背側表面523且可見到TSV晶粒520之主動表面521相較於島側542更接近晶粒側544。作為部分埋入的TSV晶粒520，TSV晶粒520可具有從處理所導致之埋入側壁519。
TSV晶粒520亦以簡單形式繪示有敷金屬546。在一實施例中，敷金屬546具有M1至M11敷金屬層或針對第1圖中所示的設備100所提出的任何其他實施例。可根據已知的應用實用來實現其他敷金屬數量及厚度組合。
根據一實施例，設備500於島側542安裝至基礎基板548。例如，在TSV晶粒520為諸如智慧型電話實施例或手持讀取器實施例之手持裝置的一部分之情況中，基礎基板548為一母板。在一示範實施例中，在TSV晶粒520為諸如智慧型電話實施例或手持讀取器實施例之手持裝置的一部分之情況中，基礎基板548為一外殼，諸如在使用時個人所觸碰的部份。在一示範實施例中，在TSV晶粒520為諸如智慧型電話實施例或手持讀取器實施例之手持裝置的一部分之情況中，基礎基板548包括母板及諸如在使用時個人所觸碰的部份之外殼。
設備500包括部分埋入TSV晶粒520。如此揭露中所指，「部分埋入」意指TSV晶粒520的一表面而非兩表面延伸超過無核心基板538的晶粒側544(如Z方向中所示)。
POP無核心基板538包括在晶粒側544上之若干POP接合墊，其之一以參考符號596指示。POP接合墊596耦合經過無核心基板538經過一系列的導孔，其之一以參考符號598指示。導孔598可呈現出源自從現在為島側542開始之方向的形成。POP接合墊596經過跡線534耦合到TSV晶粒520。
在一實施例中，TSV晶粒520為較大設備的一部分，其包括設置在晶粒側544上方並透過至少一個TSV 540耦合至TSV晶粒520之一後續晶粒550(藉由虛線箭頭連接以顯示坐落位置)。該TSV晶粒520稱為TSV第一晶粒520。後續晶粒550亦以簡單繪圖繪示有敷金屬552，但其亦可具有M1至M11或針對TSV第一晶粒520所述的任何數量及頂敷金屬厚度差異。
在一實施例中，TSV晶粒520為其中該TSV晶粒為TSV第一晶粒520之較大設備的一部分。設備500進一步包括TSV第二晶粒554，設置在晶粒側544上方並且在至少一個TSV 540實際接觸TSV第一晶粒520。TSV第二晶粒554亦描繪有敷金屬556。
現在可認知到TSV第一晶粒520可連同後續晶粒550輔有複數TSV晶粒，與相關於第1圖中所示之設備100所提出及所示之任何實施例類似。
第5a圖為根據一示範實施例在處理期間之部分埋入晶粒無核心基板設備501的剖面前視圖。設備501代表早期處理並且與第5圖中所繪製之設備500有關。諸如銅箔510的止蝕刻層510設有晶粒安裝表面512。凹部已形成在第二層511中，且POP接合墊596已形成在第二層511上。
第5b圖為根據一示範實施例在進一步處理期間第5a圖中部分埋入晶粒無核心基板設備的剖面前視圖。在處理期間，設備501可配對一相同結構以建立兩者背靠背設備 以供處理用。設備502已經藉由背靠背配對原始設備502及一類似設備502’而增大。於是，使處理通量有效變成雙倍。可藉由指定給設備502之參考符號來參照設備502及502’的說明，但可了解到在設備502’中含有雷同的處理及結構。
設備502包括黏性釋放層514及黏接合劑516。切割區518設置在X維度中設備502的各端以供分離處理，容後說明。
第5c圖為根據一示範實施例在進一步處理後第5b圖中所示之設備的剖面前視圖。已藉由將TSV晶粒520放置在止蝕刻層510上方而進一步處理設備503。在一實施例中，止蝕刻層510為銅箔。在一實施例中，止蝕刻層510為有機材料。根據特定應用可針對止蝕刻層510為使用其他材料。TSV晶粒520具有複數晶粒接合墊，其之一以參考符號522指示。TSV晶粒520具有與晶粒接合墊522在相同表面上的主動表面521。晶粒接合墊522的數量為了繪示簡單僅顯示兩個且這些晶粒接合墊522並非一定得接觸導孔540。TSV晶粒520具有相對於主動表面521之背側表面523。此外，TSV晶粒520具有敷金屬546，其可包括在此揭露中所提出之任何數量及比較厚度的敷金屬。TSV晶粒520亦可描繪成具有兩個貫矽導孔，其之一以參考符號540指出。在一實施例中，可藉由半添加鍍覆程序來進行晶粒接合墊522的形成。在可在類似Z高度形成晶粒接合墊522及POP接合墊596的情況中， 可藉由半添加鍍覆程序來進行接合墊522及POP接合墊596兩者之形成。
第5d圖包括TSV晶粒520’之添加以形成設備504。
第5e圖為根據一示範實施例在進一步處理後第5d圖中所示之設備的剖面前視圖。已處理設備505而得到第一電介質528。在一實施例中，諸如藉由在設備(為了說明簡單，設備505僅為其之一子集)之晶圓級陣列上方旋塗並固化電介質來圖案化第一電介質528。
第5f圖為根據一示範實施例在進一步處理後第5e圖中所示之設備的剖面前視圖。已處理設備506使得已圖案化第5d圖中所示之第一電介質528而形成圖案化第一電介質529並在其中形成若干凹部，其之一以參考符號530指示。凹部530暴露出晶粒接合墊522還有POP接合墊596。
第5g圖為根據一示範實施例在進一步處理後第5f圖中所示之設備的剖面前視圖。已處理設備507，使得第一接點532填充導孔530(第5f圖)且在圖案化第一電介質529上方形成跡線534。在一實施例中，第一接點532為銅且若干晶粒接合墊522也為銅。在一實施例中，針對第一接點532選擇其他金屬。
第5h圖為根據一示範實施例在進一步處理後第5g圖中所示之設備的剖面前視圖。已處理設備508而具有第二電介質536以封閉圖案化第一電介質529及跡線534。可根據一示範實施例藉由旋塗及固化來進行第二電介質536 的處理，並且可以晶圓級陣列進行。現在可認知到正形成有無凸塊式增層(BBUL-C)以耦合TSV晶粒520到外面的世界。雖BBUL-C繪示成具有圖案化第一電介質529及第二電介質536，可了解到可使用若干層之敷金屬及電介質來形成BBUL-C，其最終為具有埋入TSV晶粒520的無核心基板538。
如第5h圖中所組態，可藉由在切割區518內移除材料來單切該兩個設備。移除掉切割區518後，黏性釋放層514允許拉開這兩個設備。
進行進一步處理以移除圖案化電介質層529並暴露出晶粒背側表面523，如第5圖中所示。現在可了解到可和第2圖中所示之TSV第一晶粒120及橫向堆疊TSV第一晶粒220類似地安裝兩個部分埋入晶粒到無核心基板538中。類似地，在建立間隔451(見第4圖)的情況中，這種間隔可容納設置在兩個TSV晶粒之間的POP接合墊，與第4圖中所示之間隔451類似。現在可了解到，根據若干實施例，可和描述第4a及4b圖之說明類似地安裝複數部分埋入TSV晶粒到無核心基板538之中。在每一個所示及所討論的實施例中，和所示實施例類似地，一後續晶粒可耦合到一相應的TSV晶粒。類似地，可安裝至少一個POP模組以接觸POP接合墊596。
第6圖為根據一示範實施例部分埋入貫矽導孔晶粒無核心基板設備600的剖面前視圖。TSV晶粒620已經部分埋入無核心基板638中。TSV晶粒620具有至少一個貫矽 導孔640。繪示兩個貫矽導孔，列舉其之一，但為了簡單而呈現兩個所示的貫矽導孔。在一實施例中，在TSV晶粒620中發現總共10個貫矽導孔。無核心基板638包括島側642及晶粒側644。TSV晶粒620亦包括主動表面621及背側表面623且可見到TSV晶粒620之主動表面621相較於島側642更接近晶粒側644。作為部分埋入的TSV晶粒620，TSV晶粒620可具有從處理所導致之埋入側壁619。
TSV晶粒620亦以簡單形式繪示有敷金屬646。在一實施例中，敷金屬646具有M1至M11敷金屬層或針對第1圖中所示的設備100所提出的任何其他實施例。可根據已知的應用實用來實現其他敷金屬數量及厚度組合。
根據一實施例，設備600於島側642安裝至基礎基板648。例如，在TSV晶粒620為諸如智慧型電話實施例或手持讀取器實施例之手持裝置的一部分之情況中，基礎基板648為一母板。在一示範實施例中，在TSV晶粒620為諸如智慧型電話實施例或手持讀取器實施例之手持裝置的一部分之情況中，基礎基板648為一外殼，諸如在使用時個人所觸碰的部份。在一示範實施例中，在TSV晶粒620為諸如智慧型電話實施例或手持讀取器實施例之手持裝置的一部分之情況中，基礎基板648包括母板及諸如在使用時個人所觸碰的部份之外殼。
設備600包括部分埋入TSV晶粒620。TSV晶粒透過無核心基板638透過跡線634耦合到基礎基板648。
在一實施例中，TSV晶粒620為較大設備的一部分，其包括設置在晶粒側644上方並透過至少一個TSV 640耦合至TSV晶粒620之一後續晶粒650(藉由虛線箭頭連接以顯示坐落位置)。該TSV晶粒620稱為TSV第一晶粒620。後續晶粒650亦以簡單繪圖繪示有敷金屬652，但其亦可具有M1至M11或針對TSV第一晶粒620所述的任何數量及頂敷金屬厚度差異。
在一實施例中，TSV晶粒620為其中該TSV晶粒為TSV第一晶粒620之較大設備的一部分。設備600進一步包括第二TSV晶粒654，設置在晶粒側644上方並且在至少一個TSV 640實際接觸TSV第一晶粒620。TSV第二晶粒654亦描繪有敷金屬656。
現在可認知到TSV第一晶粒620可連同後續晶粒650輔有複數TSV晶粒，與相關於第1圖中所示之設備100所提出及所示之任何實施例類似。
第7圖為根據若干實施例之程序及方法流程圖700。
在710，程序包括在無核心基板中形成至少一個埋入TSV晶粒。在一非限制性示範實施例中，第1h圖中所示之TSV第一晶粒120已經形成在無核心基板138中。
在708，程序實施例包括在無核心基板的晶粒側上形成POP接合墊。在一非限制性示範實施例中，如第3圖中般在無核心基板338的晶粒側344上形成POP接合墊306。
在740，程序包括透過TSV晶粒中之TSV將TSV晶 粒耦合至一後續晶粒。在一非限制性示範實施例中，如第4a圖中般TSV晶粒420耦合到後續晶粒450。在一非限制性示範實施例中，TSV第一晶粒120透過至少一個更多TSV晶粒耦合到後續晶粒150。
在720，程序包括以TSV第二晶粒接觸作為TSV第一晶粒之TSV晶粒。在一非限制性示範實施例中，TSV第一晶粒620接觸TSV第二晶粒654，其則轉而耦合至後續晶粒650。
在730，程序包括耦合TSV第二晶粒與至少一個額外晶粒以接觸後續晶粒。在一非限制性示範實施例中，TSV第二晶粒654接觸TSV第三晶粒658，其則轉而耦合至後續晶粒650。在一實施例中，程序從730流動至740。
在750，一方法實施例包括組裝TSV晶粒設備至基礎基板。在一非限制性示範實施例中，如第5圖中所示般組裝設備500至基礎基板。
在742，一方法實施例包括在無核心基板的晶粒側上組裝至少一個POP封裝POP接合墊。在一非限制性示範實施例中，組裝POP封裝482至無核心基板438。
第8圖為根據一實施例的電腦系統800之示意圖。所示之電腦系統800(亦稱為電子系統800)可包括根據任何若干揭露的實施例之埋入TSV晶粒無核心基板(BBUL-C TSV晶粒)及在此揭露中所提出之其等效者。電腦系統800可為諸如輕省筆電電腦之行動裝置。電腦系統800可為諸如無線智慧型電話之行動裝置。電腦系統800可為桌 上型電腦。電腦系統800可為手持讀取器。
在一實施例中，電子系統800為包括電耦合電子系統800之各種組件的系統匯流排820之電腦系統。系統匯流排820根據各種實施例為單匯流排或多匯流排的任何組合。電子系統800包括電壓來源830，其提供電力給積體電路810。在一些實施例中，電壓來源830透過系統匯流排820供應電流至積體電路810。
積體電路810電耦合至系統匯流排820並包括任何電路，或根據一實施例，電路的組合。在一實施例中，積體電路810包括可為任何類型之處理器812。如本文所用，處理器812可意指任何類型的電路，諸如但不限於，微處理器、微控制器、圖形處理器、數位信號處理器、或另一處理器。在一實施例中，處理器812為在此揭露之TSV埋入晶粒。在一實施例中，在處理器的記憶體快取中可有SRAM實施例。可包括在積體電路810中的其他類型之電路為客製化電路或特殊應用積體電路(ASIC)，諸如通訊電路814，用於無線裝置中，如行動電話、智慧型電話、呼叫器、可攜式電腦、雙向無線電、及類似的電子系統。在一實施例中，積體電路810包括晶粒上記憶體816，諸如靜態隨機存取記憶體(SRAM)。在一實施例中，積體電路810包括埋入晶粒上記憶體816，諸如埋入動態隨機存取記憶體(eDRAM)。
在一實施例中，積體電路810輔以一後續積體電路811，諸如橫向堆疊TSV埋入後續晶粒實施例。在一實施 例中，積體電路810輔以一後續積體電路811，諸如耦合至TSV埋入晶粒之後續晶粒實施例。有用的實施例包括雙處理器813及雙通訊電路815及雙晶粒上記憶體817，如SRAM。在一實施例中，積體電路810包括埋入晶粒上記憶體817，如eDRAM。
在一實施例中，電子系統800亦包括外部記憶體840，其則可包括適合特定應用之一或更多記憶體元件，諸如具有RAM形式之主記憶體842、一或更多硬碟驅動機844、及/或一或更多處置可移除媒體846(諸如磁片、光碟(CD)、數位可變磁碟(DVD)、快閃記憶體驅動機、及此技藝中已知的其他可移除媒體)的驅動機。根據一實施例，外部記憶體840亦可為埋入記憶體848，諸如根據一實施例的在晶粒堆疊中之第二至第五晶粒及後續晶粒。
在一實施例中，電子系統800亦包括顯示裝置850及音頻輸出860。在一實施例中，電子系統800包括輸入裝置，諸如控制器870，其可為鍵盤、滑鼠、追蹤球、遊戲控制器、麥克風、語音辨識裝置、或輸入資訊到電子系統800中之任何其他輸入裝置。在一實施例中，輸入裝置870為相機。在一實施例中，輸入裝置870為數位聲音記錄器。在一實施例中，輸入裝置870為相機及數位聲音記錄器。
如在此所示，可以數個不同實施例來實行積體電路810，包括根據任何若干所揭露的實施例之埋入TSV晶粒 及其等效者、電子系統、電腦系統、製造積體電路之一或更多方法、及製造電子裝配之一或更多方法，該電子裝配包括根據如在各種實施例中在此所提出之任何若干揭露的埋入TSV晶粒及其技藝所知之等效者。元件、材料、幾何、尺寸、及操作序列皆可變化以符合特定I/O耦合需求，包括根據任何若干揭露的埋入TSV晶粒實施例之埋入處理器安裝基板中的微電子晶粒及其等效者的陣列接點數及陣列接點組態。
第9圖為根據一示範實施例的部分埋入貫矽導孔晶粒無核心基板設備900的剖面前視圖。TSV晶粒920已經部分埋入無核心基板938中。TSV晶粒920具有至少一個貫矽導孔940。繪示兩個貫矽導孔，列舉其之一，但為了簡單而呈現兩個所示的貫矽導孔。在一實施例中，在TSV晶粒920中發現總共10個貫矽導孔。無核心基板938包括島側942及晶粒側944。TSV晶粒920亦包括主動表面921及背側表面923且可見到TSV晶粒920之主動表面921相較於島側942更接近晶粒側944。作為部分埋入的TSV晶粒920，TSV晶粒920可具有從處理所導致之埋入側壁919。
TSV晶粒920亦以簡單形式繪示有敷金屬946。在一實施例中，敷金屬946具有M1至M11敷金屬層或針對第1圖中所示的設備100所提出的任何其他實施例。可根據已知的應用實用來實現其他敷金屬數量及厚度組合。
TSV晶粒920藉由接觸至少一個TSV 940的至少一個 條接合線984接合至一橫向後續晶粒982。在此實施例中，可藉由將橫向後續晶粒982安置於晶粒側944的橫向覆蓋區980上來保留Z高度利用。
根據一實施例，設備900於島側942安裝至基礎基板948。例如，在TSV晶粒920為諸如智慧型電話實施例之手持裝置的一部份、且橫向後續晶粒982為RF信號處理器的一部份之情況中，基礎基板948為一母板。在一示範實施例中，在TSV晶粒920為諸如智慧型電話實施例之手持裝置的一部份、且橫向後續晶粒982為RF信號處理器的一部分之情況中，基礎基板948為一外殼，諸如在使用時個人所觸碰的部份。在一示範實施例中，在TSV晶粒920為諸如智慧型電話實施例之手持裝置的一部份、且橫向後續晶粒982為RF信號處理器的一部分之情況中，基礎基板948包括母板及諸如在使用時個人所觸碰的部份之外殼。
TSV晶粒920透過無核心基板938透過跡線934耦合至基礎基板948。
雖埋入TSV晶粒可稱為處理器晶片，在相同句子中可敘述RF晶片或記憶體晶片，但不應解讀為它們係等效的結構。在整份揭露中對於「一實施例(one embodiment 或an embodiment)」的參照意指連同該實施例所述之特定特徵、結構、或特性係包括在本發明之至少一個實施例中。在整份揭露的各處中的片語「在一實施例中」之出現不一定皆參照至相同實施例。此外，在一或更多實施例可 以任何適合方式結合該些特定特徵、結構、或特性。
可藉由參照至所示的X-Z座標來了解諸如「上」、「下」、「上方」、及「下方」的用語，並且可藉由參照至所示的X-Y座標或至非Z座標來了解諸如「相鄰」的用語。
依從37 C.F.R.§1.72(b)要求摘要能讓讀者迅速確定技術揭露之本質及要旨而提供本摘要。於送件時理解到其將不應用來解讀或限制申請專利範圍之範疇或意義。
在前述的實施方式中，為了揭露的流暢性在單一實施例中群集各種特徵在一起。此揭露方法不應解讀成反映本發明之主張專利權的實施例需要比在每一專利範圍項目中所明確提及還更多的特徵之意圖。更確切地，正如下申請專利範圍所反映，發明標的可在比單一揭露的實施例之所有特徵還更少中。因此，申請專利範圍從而在此併入本實施方式中，其中每一專利範圍項目單獨成立作為一個別的較佳實施例。
熟悉此技藝人士可輕易了解到可做出為了解釋本發明之本質而敘述或圖示之部件及方法階段之細節、材料、及配置的各種其他改變而不背離在所附申請專利範圍中所表示之本發明的原理及範疇。
100‧‧‧設備
120‧‧‧晶粒
138‧‧‧無核心基板
140‧‧‧貫矽導孔
142‧‧‧島側
144‧‧‧晶粒側
146‧‧‧敷金屬
148‧‧‧基礎基板
150‧‧‧後續晶粒
152‧‧‧敷金屬
154‧‧‧TSV第二晶粒
156‧‧‧敷金屬
158‧‧‧TSV第三晶粒
160‧‧‧TSV第四晶粒
162‧‧‧TSV第五晶粒
164‧‧‧TSV第六晶粒

Claims (16)

  1. 一種形成埋入晶粒無核心基板設備的方法，包含：形成包括至少一貫矽導孔設置於其中之第一TSV晶粒，其中該第一TSV晶粒包括主動表面及背側表面；形成具有至少一跡線之基板；藉由以該基板內的一導電貫孔將該基板之該至少一跡線連接到在該第一TSV晶粒主動表面上的至少一晶粒接合墊而將該第一TSV晶粒電連接至該基板，該導電貫孔係延伸在該第一TSV晶粒主動表面上的該至少一晶粒接合墊與該至少一跡線之間；形成包括至少一貫矽導孔設置於其中之第二TSV晶粒；以及將該第二TSV晶粒附著到該第一TSV晶粒，其中該第二TSV晶粒之至少一貫矽導孔與該第一TSV晶粒之至少一貫矽導孔電接觸。
  2. 如申請專利範圍第1項所述之方法，其中形成該基板進一步包括將該第一TSV晶粒埋入該基板內。
  3. 如申請專利範圍第1項所述之方法，進一步包括形成在該第一TSV晶粒之主動表面上的敷金屬。
  4. 如申請專利範圍第1項所述之方法，進一步包括形成在該第二TSV晶粒之主動表面上的敷金屬。
  5. 如申請專利範圍第1項所述之方法，其中形成該第一TSV晶粒包含形成記憶體裝置。
  6. 如申請專利範圍第1項所述之方法，進一步包括：形成包括至少一貫矽導孔設置於其中之第三TSV晶粒；以及將該第三TSV晶粒附著到該第二TSV晶粒，其中該第三TSV晶粒之至少一貫矽導孔與該第二TSV晶粒之至少一貫矽導孔電接觸。
  7. 如申請專利範圍第6項所述之方法，進一步包括：形成包括至少一貫矽導孔設置於其中之第四TSV晶粒；以及將該第四TSV晶粒附著到該第三TSV晶粒，其中該第四TSV晶粒之至少一貫矽導孔與該第三TSV晶粒之至少一貫矽導孔電接觸。
  8. 如申請專利範圍第1項所述之方法，進一步包括：形成一後續晶粒；以及透過該第二TSV晶粒將該後續晶粒電連接到該第一TSV晶粒。
  9. 一種形成埋入晶粒無核心基板設備的方法，包含：形成包括至少一貫矽導孔設置於其中之第一TSV晶粒，其中該第一TSV晶粒包括主動表面及背側表面，且其中該第一TSV晶粒主動表面包括至少一接合墊； 形成包括一止蝕刻層的設備，其中該止蝕刻層具有晶粒安裝表面；將該第一TSV晶粒放置在該設備之該止蝕刻層上，其中該第一TSV晶粒背側表面與該設備之該止蝕刻層相鄰。 在該第一TSV晶粒與該設備之上形成第一電介質；形成至少一導電貫孔貫穿該第一電介質以接觸該第一TSV晶粒之該至少一接合墊；在該第一電介質上形成至少一跡線接觸該至少一導電貫孔，從該設備移除該第一TSV晶粒及該第一電介質；形成包括至少一貫矽導孔設置於其中之第二TSV晶粒；以及將該第二TSV晶粒附著到該第一TSV晶粒，其中該第二TSV晶粒之至少一貫矽導孔與該第一TSV晶粒之至少一貫矽導孔電接觸。
  10. 如申請專利範圍第9項所述之方法，其中形成至少一導電貫孔包含：在該第一電介質中形成至少一凹部以暴露該第一TSV晶粒之該至少一接合墊的部分；以及以導電材料填充該至少一凹部。
  11. 如申請專利範圍第9項所述之方法，進一步包括形成在該第一TSV晶粒之主動表面上的敷金屬。
  12. 如申請專利範圍第9項所述之方法，進一步包括 形成在該第二TSV晶粒之主動表面上的敷金屬。
  13. 如申請專利範圍第9項所述之方法，其中形成該第一TSV晶粒包含形成記憶體裝置。
  14. 如申請專利範圍第9項所述之方法，進一步包括：形成包括至少一貫矽導孔設置於其中之第三TSV晶粒；以及將該第三TSV晶粒附著到該第二TSV晶粒，其中該第三TSV晶粒之至少一貫矽導孔與該第二TSV晶粒之至少一貫矽導孔電接觸。
  15. 如申請專利範圍第14項所述之方法，進一步包括：形成包括至少一貫矽導孔設置於其中之第四TSV晶粒；以及將該第四TSV晶粒附著到該第三TSV晶粒，其中該第四TSV晶粒之至少一貫矽導孔與該第三TSV晶粒之至少一貫矽導孔電接觸。
  16. 如申請專利範圍第9項所述之方法，進一步包括：形成一後續晶粒；以及透過該第二TSV晶粒將該後續晶粒電連接到該第一TSV晶粒。
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Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11049801B2 (en) * 2018-03-30 2021-06-29 Intel Corporation Encapsulated vertical interconnects for high-speed applications and methods of assembling same
US8901724B2 (en) * 2009-12-29 2014-12-02 Intel Corporation Semiconductor package with embedded die and its methods of fabrication
US8742561B2 (en) * 2009-12-29 2014-06-03 Intel Corporation Recessed and embedded die coreless package
US8535989B2 (en) 2010-04-02 2013-09-17 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
US8319318B2 (en) 2010-04-06 2012-11-27 Intel Corporation Forming metal filled die back-side film for electromagnetic interference shielding with coreless packages
US8618652B2 (en) 2010-04-16 2013-12-31 Intel Corporation Forming functionalized carrier structures with coreless packages
US8786066B2 (en) 2010-09-24 2014-07-22 Intel Corporation Die-stacking using through-silicon vias on bumpless build-up layer substrates including embedded-dice, and processes of forming same
US8304913B2 (en) 2010-09-24 2012-11-06 Intel Corporation Methods of forming fully embedded bumpless build-up layer packages and structures formed thereby
US8736065B2 (en) 2010-12-22 2014-05-27 Intel Corporation Multi-chip package having a substrate with a plurality of vertically embedded die and a process of forming the same
US8937382B2 (en) 2011-06-27 2015-01-20 Intel Corporation Secondary device integration into coreless microelectronic device packages
US8952540B2 (en) * 2011-06-30 2015-02-10 Intel Corporation In situ-built pin-grid arrays for coreless substrates, and methods of making same
US8848380B2 (en) 2011-06-30 2014-09-30 Intel Corporation Bumpless build-up layer package warpage reduction
US8552567B2 (en) * 2011-07-27 2013-10-08 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
US8937309B2 (en) * 2011-08-08 2015-01-20 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
US9490196B2 (en) 2011-10-31 2016-11-08 Intel Corporation Multi die package having a die and a spacer layer in a recess
WO2013095442A1 (en) * 2011-12-21 2013-06-27 Intel Corporation Dense interconnect with solder cap (disc) formation with laser ablation and resulting semiconductor structures and packages
CN103378026A (zh) * 2012-04-16 2013-10-30 北京大学 一种具有散热功能的三维封装方法
US9257368B2 (en) 2012-05-14 2016-02-09 Intel Corporation Microelectric package utilizing multiple bumpless build-up structures and through-silicon vias
CN104321864B (zh) 2012-06-08 2017-06-20 英特尔公司 具有非共面的、包封的微电子器件和无焊内建层的微电子封装
US20140091440A1 (en) * 2012-09-29 2014-04-03 Vijay K. Nair System in package with embedded rf die in coreless substrate
US9496211B2 (en) 2012-11-21 2016-11-15 Intel Corporation Logic die and other components embedded in build-up layers
US9320149B2 (en) * 2012-12-21 2016-04-19 Intel Corporation Bumpless build-up layer package including a release layer
US20140246781A1 (en) * 2013-03-04 2014-09-04 Kabushiki Kaisha Toshiba Semiconductor device, method of forming a packaged chip device and chip package
KR20140119522A (ko) 2013-04-01 2014-10-10 삼성전자주식회사 패키지-온-패키지 구조를 갖는 반도체 패키지
US20140326856A1 (en) * 2013-05-06 2014-11-06 Omnivision Technologies, Inc. Integrated circuit stack with low profile contacts
US9000599B2 (en) 2013-05-13 2015-04-07 Intel Corporation Multichip integration with through silicon via (TSV) die embedded in package
US9041207B2 (en) * 2013-06-28 2015-05-26 Intel Corporation Method to increase I/O density and reduce layer counts in BBUL packages
CN103413795B (zh) * 2013-08-28 2016-12-28 天津大学 半导体器件的封装结构和半导体器件的封装工艺流程
US9070657B2 (en) 2013-10-08 2015-06-30 Freescale Semiconductor, Inc. Heat conductive substrate for integrated circuit package
KR102084540B1 (ko) 2013-10-16 2020-03-04 삼성전자주식회사 반도체 패키지 및 그 제조방법
KR20150054551A (ko) * 2013-11-12 2015-05-20 삼성전자주식회사 반도체 칩 및 반도체 칩을 구비하는 반도체 패키지
US9397071B2 (en) * 2013-12-11 2016-07-19 Intel Corporation High density interconnection of microelectronic devices
US9793242B2 (en) * 2013-12-30 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with die stack including exposed molding underfill
US9583460B2 (en) * 2014-02-14 2017-02-28 Qualcomm Incorporated Integrated device comprising stacked dies on redistribution layers
US9230936B2 (en) * 2014-03-04 2016-01-05 Qualcomm Incorporated Integrated device comprising high density interconnects and redistribution layers
US9397566B2 (en) * 2014-03-20 2016-07-19 Intel Corporation Master-slave digital voltage regulators
TWI585923B (zh) * 2014-10-03 2017-06-01 矽品精密工業股份有限公司 封裝基板、封裝結構及其製法
US10163859B2 (en) 2015-10-21 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method for chip package
US9811627B2 (en) 2015-12-08 2017-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of component partitions on system on chip and device thereof
WO2017111838A1 (en) * 2015-12-26 2017-06-29 Intel Corporation Vertically embedded passive components
WO2017111825A1 (en) * 2015-12-26 2017-06-29 Intel Corporation Hybrid technology 3-d die stacking
US10438930B2 (en) * 2017-06-30 2019-10-08 Intel Corporation Package on package thermal transfer systems and methods
WO2019066988A1 (en) * 2017-09-30 2019-04-04 Intel Corporation INTEGRATED PCB / HOUSING STACK FOR DOUBLE-SIDED INTERCONNECTION
KR20210009426A (ko) * 2018-06-13 2021-01-26 인벤사스 본딩 테크놀로지스 인코포레이티드 패드로서의 ｔｓｖ
CN110828441A (zh) * 2019-10-18 2020-02-21 天津大学 一种多工器
US20220328740A1 (en) * 2021-04-13 2022-10-13 Facebook Technologies, Llc Semiconductor reconstitution

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
US20020074637A1 (en) * 2000-12-19 2002-06-20 Intel Corporation Stacked flip chip assemblies
US6867501B2 (en) * 2001-11-01 2005-03-15 Rohm Co., Ltd. Semiconductor device and method for manufacturing same
US6911736B2 (en) 2003-06-06 2005-06-28 Lsi Logic Corporation Electrostatic discharge protection
US20090008792A1 (en) 2004-11-19 2009-01-08 Industrial Technology Research Institute Three-dimensional chip-stack package and active component on a substrate
US8335084B2 (en) 2005-08-01 2012-12-18 Georgia Tech Research Corporation Embedded actives and discrete passives in a cavity within build-up layers
JP2007123524A (ja) * 2005-10-27 2007-05-17 Shinko Electric Ind Co Ltd 電子部品内蔵基板
IL175011A (en) 2006-04-20 2011-09-27 Amitech Ltd Coreless cavity substrates for chip packaging and their fabrication
TWI327345B (en) * 2006-11-22 2010-07-11 Unimicron Technology Corp A structure of a coreless substrate with direct electrical connections to the chip and a manufacturing method thereof
CN100585850C (zh) * 2007-06-27 2010-01-27 财团法人工业技术研究院 具晶粒三维堆叠结构的影像感测模块
TWI344694B (en) * 2007-08-06 2011-07-01 Siliconware Precision Industries Co Ltd Sensor-type package and method for fabricating the same
JP5372382B2 (ja) 2008-01-09 2013-12-18 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US7969009B2 (en) * 2008-06-30 2011-06-28 Qualcomm Incorporated Through silicon via bridge interconnect
JP2010021306A (ja) * 2008-07-10 2010-01-28 Hitachi Ltd 半導体装置
TWI373109B (en) * 2008-08-06 2012-09-21 Unimicron Technology Corp Package structure
KR20100037300A (ko) * 2008-10-01 2010-04-09 삼성전자주식회사 내장형 인터포저를 갖는 반도체장치의 형성방법
JP5357510B2 (ja) * 2008-10-31 2013-12-04 株式会社日立製作所 半導体集積回路装置
US8674482B2 (en) * 2008-11-18 2014-03-18 Hong Kong Applied Science And Technology Research Institute Co. Ltd. Semiconductor chip with through-silicon-via and sidewall pad
US8900921B2 (en) * 2008-12-11 2014-12-02 Stats Chippac, Ltd. Semiconductor device and method of forming topside and bottom-side interconnect structures around core die with TSV
US7786008B2 (en) * 2008-12-12 2010-08-31 Stats Chippac Ltd. Integrated circuit packaging system having through silicon vias with partial depth metal fill regions and method of manufacture thereof
US8749027B2 (en) * 2009-01-07 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Robust TSV structure
US20100206737A1 (en) * 2009-02-17 2010-08-19 Preisser Robert F Process for electrodeposition of copper chip to chip, chip to wafer and wafer to wafer interconnects in through-silicon vias (tsv)
US20100237481A1 (en) 2009-03-20 2010-09-23 Chi Heejo Integrated circuit packaging system with dual sided connection and method of manufacture thereof
US8378383B2 (en) * 2009-03-25 2013-02-19 Stats Chippac, Ltd. Semiconductor device and method of forming a shielding layer between stacked semiconductor die
US8110920B2 (en) * 2009-06-05 2012-02-07 Intel Corporation In-package microelectronic apparatus, and methods of using same
US8119447B2 (en) * 2009-06-17 2012-02-21 Stats Chippac Ltd. Integrated circuit packaging system with through via die having pedestal and recess and method of manufacture thereof
US7816181B1 (en) * 2009-06-30 2010-10-19 Sandisk Corporation Method of under-filling semiconductor die in a die stack and semiconductor device formed thereby
US8263434B2 (en) * 2009-07-31 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP
US8367470B2 (en) * 2009-08-07 2013-02-05 Stats Chippac, Ltd. Semiconductor device and method of forming cavity in build-up interconnect structure for short signal path between die
TWM383200U (en) * 2009-09-17 2010-06-21 Mao Bang Electronic Co Ltd Stacked electronic circuit structure for chip
US8698321B2 (en) 2009-10-07 2014-04-15 Qualcomm Incorporated Vertically stackable dies having chip identifier structures
US8558345B2 (en) * 2009-11-09 2013-10-15 International Business Machines Corporation Integrated decoupling capacitor employing conductive through-substrate vias
US8304286B2 (en) * 2009-12-11 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with shielded package and method of manufacture thereof
US8017439B2 (en) * 2010-01-26 2011-09-13 Texas Instruments Incorporated Dual carrier for joining IC die or wafers to TSV wafers
US8907457B2 (en) * 2010-02-08 2014-12-09 Micron Technology, Inc. Microelectronic devices with through-substrate interconnects and associated methods of manufacturing
US8822281B2 (en) * 2010-02-23 2014-09-02 Stats Chippac, Ltd. Semiconductor device and method of forming TMV and TSV in WLCSP using same carrier
US8298863B2 (en) * 2010-04-29 2012-10-30 Texas Instruments Incorporated TCE compensation for package substrates for reduced die warpage assembly
US8471577B2 (en) * 2010-06-11 2013-06-25 Texas Instruments Incorporated Lateral coupling enabled topside only dual-side testing of TSV die attached to package substrate
US8426961B2 (en) * 2010-06-25 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded 3D interposer structure
US20110316140A1 (en) * 2010-06-29 2011-12-29 Nalla Ravi K Microelectronic package and method of manufacturing same
US8642381B2 (en) * 2010-07-16 2014-02-04 Stats Chippac, Ltd. Semiconductor device and method of forming protective layer over exposed surfaces of semiconductor die
US8435835B2 (en) * 2010-09-02 2013-05-07 Stats Chippac, Ltd. Semiconductor device and method of forming base leads from base substrate as standoff for stacking semiconductor die
US8518746B2 (en) * 2010-09-02 2013-08-27 Stats Chippac, Ltd. Semiconductor device and method of forming TSV semiconductor wafer with embedded semiconductor die
US8409918B2 (en) * 2010-09-03 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of forming pre-molded substrate to reduce warpage during die mounting
US8080445B1 (en) * 2010-09-07 2011-12-20 Stats Chippac, Ltd. Semiconductor device and method of forming WLP with semiconductor die embedded within penetrable encapsulant between TSV interposers
US8786066B2 (en) 2010-09-24 2014-07-22 Intel Corporation Die-stacking using through-silicon vias on bumpless build-up layer substrates including embedded-dice, and processes of forming same

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