TW201631577A - 利用預先資料反相之記憶力優化記憶體 - Google Patents

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Abstract

一種用於儲存資料的方法。該方法包含提供一可定址記憶體，其包含一記憶體空間，其中該記憶體空間包含複數個記憶單元。該方法包含配置該可定址記憶體，使得當一或更多個外部資料狀態的一第一外部資料狀態係寫入至該記憶體空間時，在該記憶體空間中的複數個記憶單元的一主要部分以一較佳的偏壓狀態來儲存內部資料值，其中該第一外部資料狀態係相反於該較佳的偏壓狀態。

Description

利用預先資料反相之記憶力優化記憶體
本案為一種記憶體裝置，尤指一種利用預先資料反相之記憶力優化記憶體。
半導體記憶體裝置(例如，動態隨機存取記憶體(DRAM))係包含在可編程的記憶單元陣列中，用於儲存與存取資料的目的。DRAM單元包含場效電晶體(FET)與儲存電容。資訊係以充電狀態或放電狀態儲存在電容上。FET在讀取與寫入操作期間提供對該電容的存取。另外，DRAM單元週期性地更新，以保持正確的狀態，因為電容中會有電位漏電。
DRAM記憶陣列的配置通常係耐用的，且可以針對讀取、寫入、與更新操作而以非常低的錯誤率來存取。但是，記憶單元易受到各種錯誤，這些錯誤不會顯示為單元中的缺陷，但是因為這些錯誤在一個特定時間時會影響記憶單元的因素。因此，記憶單元的狀態會受到雜訊、軟錯誤率、漏電、以及會產生資料遺失的其他因素影響。
例如，非缺陷相關的錯誤率(包含軟錯誤)係由於影響記憶單元之電性、磁性、或其他干涉。這些錯誤可能係由於內部或外部產生的雜訊及/或輻射。例如，這些錯誤可能係由於晶片中產生自材料延遲的背景 輻射(其導致意外的阿爾法(alpha)粒子隨意地撞擊記憶單元)，或者可能係由於宇宙輻射(例如，雜訊)，因為源自外太空的超高能量粒子以陣列的方式撞擊記憶單元。此外，隨著記憶陣列中的單元的密度變更高，相關於個別記憶單元的擾動之雜訊的可能性係增加。更具體地，這些隨機的電性事件會影響DRAM記憶單元的電容上所儲存的電荷，且導致記憶單元改變狀態。因此，這些錯誤不盡然是由於單元結構中的缺陷，但是，儲存在DRAM記憶單元上的資訊會不正確。
一方面，因為由於非缺陷相關的錯誤所導致的資料遺失對記憶體來說並不致命，在發現錯誤之後，可修正該記憶單元，以正確儲存記憶單元的有效狀態。但是，修正功能會伴隨有額外的代價：增加的電路複雜度、增加的晶片尺寸、增加的功率使用、及/或減少的存取時間。另一方面，資料遺失會導致應用程式的不正確執行或系統當機，因為資料遺失會改變指令或資料值。在此實例中，雖然記憶體系統完全可作用，但應用程式及/或資料已經損傷，且可能需要修正受影響的記憶單元的狀態。例如，受影響的記憶單元可能重新寫入(例如，透過錯誤偵測與修正技術)，或者該系統可能重新開機，以藉由重新注入記憶陣列中的資訊而恢復失效的應用程式。
另外，潛藏的缺陷可能負面影響記憶單元，因為增加了信號遺失率且增加了軟錯誤的可能性。例如，一或更多個潛藏的缺陷可能隨時間弱化記憶單元，將該單元帶至更靠近失效點。具有潛藏缺陷的單元會操作在失效的邊緣上，且在正常操作狀況下不會失效。但是，當曝露至先前討論的干涉(例如，電性、磁性等)時，該單元(當相較於沒有潛藏缺陷 的較強健單元時)可能較容易有軟錯誤。
因此，提供一種記憶陣列，其較不易受非缺陷式錯誤的影響，例如雜訊、軟錯誤等，係為吾人所關注者。
本發明的實施例提供一種方法與架構，該方法與架構藉由儲存偏壓朝向個別記憶單元的較佳記憶體狀態之資料，而最佳化記憶陣列中的資料保持與軟錯誤率，其中該儲存係基於預期沒有本發明的實施例的實施，記憶單元的一主要部分將呈現有資料係以相反於較佳記憶體狀態的狀態儲存。
在一實施例中，呈現一種用於儲存資料的方法。該方法包含提供一可定址記憶體，其包含一記憶體空間。該方法另包含配置該可定址記憶體，使得當一或更多個外部資料狀態的一第一外部資料狀態係寫入至該記憶體空間時，在該記憶體空間中的複數個記憶單元的一主要部分以一較佳的偏壓狀態來儲存內部資料值。例如，較佳的偏壓狀態可為電性「0」，其為記憶單元的預設狀態。第一外部資料狀態係相反於該較佳的偏壓狀態。
在另一實施例中，揭示一種記憶體系統，該記憶體系統係為了儲存資料的目的。該記憶體系統包含一可定址記憶體，其包含一記憶體空間，其中該記憶體空間包含複數個記憶單元。該可定址記憶體係配置成使得當一或更多個外部資料狀態的一第一外部資料狀態係寫入至該記憶體空間時，在該記憶體空間中的複數個記憶單元的一主要部分以一較佳的偏壓狀態來儲存內部資料值。例如，較佳的偏壓狀態可為電性「0」，其為記憶單元的預設狀態。第一外部資料狀態係相反於該較佳的偏壓狀態。
在又另一實施例中，呈現一種用於儲存的方法，且更具體地，一種用於儲存資料的方法。該方法包含提供一可定址記憶體，其中該可定址記憶體包含複數個記憶單元。該方法另包含提供至少一記憶體寫入路徑，用於寫入至該記憶體空間中的該複數個記憶單元。該方法包含提供至少一記憶體讀取路徑，用於讀取自該記憶體空間中的該複數個記憶單元。該方法另包含在該至少一記憶體讀取路徑與該至少一記憶體寫入路徑兩者上選擇性地反相資料，使得一記憶單元中的一內部儲存資料值係非常不相關於在該記憶體空間中的一對應記憶單元位置。
本領域中熟習技藝者在閱讀了下面該等實施例的詳細說明之後，將承認本揭示案的各種實施例的這些與其他目的與優點，該等實施例係例示在各種繪示圖式中。
100A‧‧‧記憶體系統
100B‧‧‧資料流動圖
100C‧‧‧資料流動圖
105‧‧‧輸入信號
106‧‧‧記憶體控制器
110‧‧‧信號產生器
113‧‧‧資料輸入信號
115‧‧‧資料互補輸入信號
120‧‧‧位址解碼器
121、122‧‧‧控制信號
130‧‧‧輸入反相電路
133‧‧‧反相的資料信號
135‧‧‧反相的資料互補信號
137‧‧‧資料信號
139‧‧‧資料互補信號
140‧‧‧感測放大器
150‧‧‧輸出反相電路
151‧‧‧資料輸出信號
152‧‧‧資料互補輸出信號
153‧‧‧資料輸出信號
155‧‧‧資料互補輸出信號
157‧‧‧資料輸出信號
159‧‧‧資料互補輸出信號
160‧‧‧記憶陣列
161‧‧‧內部儲存資料值
163‧‧‧資料信號
165‧‧‧資料互補信號
166‧‧‧內部儲存值
167‧‧‧資料信號
169‧‧‧資料互補信號
200A‧‧‧流程圖
200B‧‧‧流程圖
300A‧‧‧記憶陣列
300B‧‧‧記憶陣列
300C‧‧‧記憶陣列
301‧‧‧資料輸入信號
303‧‧‧資料互補輸入信號
304‧‧‧傳送閘
305‧‧‧傳送閘
307‧‧‧反相器
308‧‧‧電晶體
309‧‧‧電晶體
310‧‧‧輸入反相電路
311、313‧‧‧路徑
316、317‧‧‧路徑
320‧‧‧路徑
330‧‧‧路徑
340‧‧‧字線
345‧‧‧字線
350‧‧‧感測放大器
350A-D‧‧‧感測放大器
351‧‧‧節點
352‧‧‧節點
356‧‧‧節點
357‧‧‧埠
361A-D‧‧‧記憶單元
363A-D‧‧‧記憶單元
366‧‧‧列
367‧‧‧列
371A、372A、373A、374A‧‧‧位元線
371B、372B、373B、374B‧‧‧位元線互補
380A‧‧‧A側子陣列
380B‧‧‧B側子陣列
381‧‧‧路徑
382‧‧‧電晶體
384‧‧‧電晶體
386‧‧‧路徑
387‧‧‧電晶體
388‧‧‧輸出反相電路
389‧‧‧電晶體
390‧‧‧Y選擇
391‧‧‧節點
392‧‧‧節點
398‧‧‧節點
399‧‧‧節點
400A‧‧‧記憶陣列
401‧‧‧資料輸入/輸出信號
403‧‧‧資料互補輸入/輸出信號
406‧‧‧資料互補輸入/輸出信號
420‧‧‧路徑
423、425‧‧‧電晶體
430‧‧‧路徑
440、445‧‧‧字線
450、450A-D‧‧‧感測放大器
451、456‧‧‧節點
452、457‧‧‧節點
461A-D‧‧‧記憶單元
463A-D‧‧‧記憶單元
471A、472A、473A、474A‧‧‧位元線
471B、472B、473B、474B‧‧‧位元互補線
480A‧‧‧A側子陣列
480B‧‧‧B側子陣列
490‧‧‧Y選擇
500A‧‧‧流程圖
600‧‧‧圖表
610、615、620、625‧‧‧列
700‧‧‧記憶陣列
701‧‧‧資料輸入/輸出信號
703‧‧‧資料互補輸入/輸出信號
710‧‧‧感測放大器
713‧‧‧正位元線輸入/輸出節點
714‧‧‧負位元線互補輸入/輸出節點
717、718‧‧‧節點
720A‧‧‧位元線
720B‧‧‧位元線互補
731、732‧‧‧電晶體
736、737‧‧‧記憶單元
750‧‧‧輸入/輸出反相電路
753‧‧‧節點
790‧‧‧行選擇節點
800A‧‧‧流程圖
800B‧‧‧流程圖
1301‧‧‧資料輸入信號
1303‧‧‧反相器
1304‧‧‧傳送閘
1305‧‧‧傳送閘
1310‧‧‧輸入反相電路
1311、1313、1320‧‧‧路徑
1320、1381‧‧‧路徑
1380‧‧‧輸出反相電路
1382‧‧‧傳送閘
1384‧‧‧傳送閘
1391、1392‧‧‧節點
1395‧‧‧資料輸出信號
1398、1399‧‧‧節點
1401‧‧‧資料輸入信號
1403‧‧‧反相器
1404‧‧‧傳送閘
1405‧‧‧傳送閘
1410‧‧‧輸入反相電路
1411、1413‧‧‧路徑
1430、1481‧‧‧路徑
1480‧‧‧輸出反相電路
1482‧‧‧傳送閘
1484‧‧‧傳送閘
1492‧‧‧節點
1495‧‧‧資料輸出信號
1498‧‧‧節點
1499‧‧‧節點
所附圖式(其併入本說明書中並且形成本說明書的一部分，且其中類似的元件符號係描述類似的元件)例示本揭示案的實施例，且所附圖式與該說明一起用來解釋該揭示案的原理。
第1A圖為本案較佳實施例之記憶體系統的方塊圖，記憶體系統係配置來以較佳的偏壓狀態儲存資料。
第1B圖為本案較佳實施例之一圖示，例示當儲存資料至記憶單元時，資料狀態的用語，該記憶單元耦接於第1A圖的記憶體系統中的感測放大器的正節點，該記憶體系統係配置來以較佳的偏壓狀態儲存選擇的資料。
第1C圖為本案較佳實施例之一圖示，例示當儲存資料至記憶單元時， 資料狀態的用語，該記憶單元耦接於第1A圖的記憶體系統中的感測放大器的負節點，該記憶體系統係配置來以較佳的偏壓狀態儲存選擇的資料。
第2A圖為本案較佳實施例之流程圖，其例示儲存的方法，其中當儲存輸入信號的第一外部資料狀態時，資料以較佳的偏壓狀態儲存在記憶陣列的記憶單元中。
第2B圖為本案較佳實施例之流程圖，其例示儲存的另一方法，其中輸入與輸出資料係選擇性地反相，使得內部儲存資料值的儲存係無關於在記憶體空間或陣列中的位置。
第3A圖為本案較佳實施例之打開的位元線記憶陣列的佈局，其中記憶陣列係配置來以較佳的偏壓狀態儲存選擇的資料在記憶單元中。
第3B圖為本案較佳實施例之打開的位元線記憶陣列的佈局，其中單一資料輸入信號透過一或更多個感測放大器的一或更多個正端來傳送要儲存在記憶單元中的外部資料值，其中記憶陣列係配置來以較佳的偏壓狀態儲存選擇的資料在記憶單元中。
第3C圖為本案較佳實施例之打開的位元線記憶陣列的佈局，其中單一資料輸入信號透過一或更多個感測放大器的一或更多個負端來傳送要儲存在記憶單元中的外部資料值，其中記憶陣列係配置來以較佳的偏壓狀態儲存選擇的資料在記憶單元中。
第4A圖為習知的打開的位元線記憶陣列的佈局，根據本發明的一實施例。
第4B圖為習知之感測放大器的例示，其實施於第4A圖的記憶陣列內。
第5A圖為本案較佳實施例之流程圖，例示儲存資料至打開的位元線記 憶陣列的方法，其中選擇的資料以較佳的偏壓狀態儲存在記憶單元中。
第5B圖為本案較佳實施例之流程圖，例示從打開的位元線記憶陣列讀取資料的方法，其中選擇的資料以較佳的偏壓狀態儲存在記憶陣列的記憶單元中。
第6圖為本案較佳實施例之圖表，例示在儲存至記憶體系統之前與之後，信號的處理，其中資料以較佳的偏壓狀態儲存。
第7圖為本案較佳實施例之交叉的位元線記憶陣列的佈局，其中資料係配置來以較佳的偏壓狀態儲存資料在記憶單元中。
第8A圖為本案較佳實施例之流程圖，例示儲存資料至交叉的位元線記憶陣列的方法，其中資料以較佳的偏壓狀態儲存在記憶單元中。
第8B圖為本案較佳實施例之流程圖，例示從交叉的位元線記憶陣列讀取資料的方法，其中選擇的資料以較佳的偏壓狀態儲存在記憶陣列的記憶單元中。
現在將詳細參照本揭示案的各種實施例，其範例係例示在所附圖式中。雖然聯合這些實施例來敘述，將瞭解到，並不打算將本揭示案限制於這些實施例。相反的，該揭示案係打算涵蓋替代物、修改物與均等物，該等替代物、修改物與均等物可包含在由所附申請專利範圍所界定之該揭示案的範圍與精神內。另外，在下面的本揭示案的詳細說明中，提出數種細節，以提供本揭示案的徹底瞭解。然而，將瞭解到，沒有這些具體細節也可實施本揭示案。在其他實例中，並未詳細敘述熟知的方法、程序、組件、與電路，以免不必要地模糊本揭示案的態樣。
因此，本揭示案的實施例提供位元單元構造(亦即，從電性映射至實體資料狀態)，位元單元構造係配置來將具有第一資料狀態的輸入資料儲存至記憶陣列(大部分時間是以較佳的偏壓狀態)，較佳的偏壓狀態使記憶體系統整體更能抵抗資料遺失，資料遺失係由於雜訊、軟錯誤率、漏電、以及會影響資料完整性的其他因素。本揭示案的其他實施例提供上述的成果，且另外提供位元單元構造，位元單元構造係配置來最佳化資料保持與軟錯誤率抵抗性，而這是基於預期較多單元呈現用於儲存至記憶單元(例如，DRAM)的資料為電性「1」而非「0」，但是儲存至記憶陣列是以大部分為「0」的此種方式儲存至記憶陣列中。本揭示案還有其他實施例提供上述的成果，且另外提供位元單元構造，位元單元構造係配置來最佳化資料保持與軟錯誤率抵抗性，而這是基於預期呈現至記憶體系統的大部分資料係在電性「0」狀態中，且大部分的單元接收且儲存電性「1」信號。
本發明的實施例提供以較佳的偏壓狀態(例如，「0」)來儲存外部接收的資料狀態(例如，透過輸入信號接收的一或更多個電性「1」)至可定址記憶體中。更具體地，關於提供至記憶體位址的資料(其中外部資料狀態相反於較佳的偏壓狀態)，針對大部分的記憶體位址，儲存在記憶體位址中的內部資料值將在較佳的偏壓狀態中。理想的，針對所有可定址記憶體位置，寫入操作時(其中資料相反於較佳的記憶體狀態)，內部資料值將以較佳的偏壓狀態儲存(例如，當所有「1」寫入至記憶體裝置時，它們將內部地儲存為全部「0」)。另外，記憶陣列中的大部分單元係配置成使得當外部接收的資料狀態(例如，「1」)係呈現至可定址記憶體時，它們將以較佳的偏壓狀態儲存(例如，「0」)。在獨立的實例(例如，錯誤或使用 專用備用單元或單元的備用列或行之情況中)，給定資料狀態的內部儲存值可能並非以較佳的偏壓狀態儲存；但是就整個可定址記憶體來說，可定址記憶體中的大部分單元將仍以較佳的偏壓狀態儲存內部資料值。其他實施例提供以較佳的偏壓狀態儲存外部接收的資料狀態(例如，透過輸入信號接收的複數個電性「1」)至可定址記憶體中，較佳的偏壓狀態係無關於對應記憶單元的位置。亦即，相關於外部資料狀態(例如，一或更多個「1」)，在每一情況中儲存至記憶體中的一或更多個內部資料值(例如，較佳的偏壓狀態)係無關於對應記憶單元的記憶體位置。例如，當接收全部含「1」的輸入信號時，內部資料值係以較佳的偏壓狀態(例如，「0」)儲存在整個記憶陣列中。因此，本發明的實施例提供在記憶陣列中的大部分單元之上以較佳的偏壓狀態將接收的資料狀態(例如，一或更多個「1」)儲存至可定址記憶體中，及/或以幾乎不相關於記憶單元位置的此種方式儲存。
雙資料率同步動態隨機存取記憶體(DDR SDRAM)在特定的時脈頻率時比單資料率SDRAM記憶體系統提供更高的轉移速率。亦即，DDR SDRAM介面允許在基本的時脈信號的上升與下降緣兩者上轉移資料。第四代DDR SDRAM標準(DDR4 SDRAM)(如同由JEDEC固態技術公司(JEDEC Solid State Technology Association)所實施的)係配置成在其資料輸入/輸出接腳上具有高電壓「1」端。因此，讀取與寫入「1」至記憶陣列將消耗較少的功率，因為對應的輸入已經在「1」狀態中。但是，讀取與寫入外部「0」至記憶體將需要端接線被拉低至「0」狀態，因此會消耗功率。因為讀取與寫入「1」將在DQ匯流排及/或接腳上消耗較少的功率，本發明的實施例中的功率最佳化系統將優先寫入「1」而非「0」至記憶體系 統，但是優先儲存「0」而非「1」至記憶陣列，或者反而，該記憶體系統係配置成以統計上偏壓朝向該較佳的偏壓狀態(例如，針對一般的n通道陣列為「0」)的方式儲存資料至記憶陣列中。其他實施例優先寫入「1」而非「0」至記憶體系統，但是優先儲存「1」而非「0」。還有其他實施例優先寫入「0」而非「1」至記憶體系統，但是優先儲存「1」。另外，其他實施例優先寫入「0」而非「1」至記憶體系統，但是優先儲存「0」。
參照第1A-C圖為例示記憶體系統的圖表，記憶體系統係配置來大部分以較佳的偏壓狀態儲存特定狀態的資料，較佳的偏壓狀態係無關於記憶陣列中要儲存的記憶單元的位址及/或位置。更具體地，根據本發明的一實施例，第1A圖為記憶體系統100A的方塊圖，記憶體系統100A係配置來以較佳的偏壓狀態儲存資料。根據本案的一實施例，第1B圖為資料流動圖100B，例示當儲存資料值至記憶單元時，信號的流動以及用於敘述信號的流動的用語，該記憶單元耦接於記憶體系統中的感測放大器的正節點，該記憶體系統係配置來大部分以較佳的偏壓狀態儲存特定狀態的資料，較佳的偏壓狀態係無關於記憶陣列中要儲存的記憶單元的位址及/或位置。根據本揭示案的一實施例，參照第1C圖為資料流動圖100C，例示當儲存資料值至記憶單元時，信號的流動以及用於敘述信號的流動的用語，該記憶單元耦接於記憶體系統中的感測放大器的負端，該記憶體系統係配置來大部分以較佳的偏壓狀態儲存特定狀態的資料，較佳的偏壓狀態係無關於記憶陣列中要儲存的記憶單元的位址及/或位置。在一實施例中，第1A-C圖的記憶體系統100A-C係配置來接收輸入信號的外部資料值(外部資料值包含第一資料狀態)，且在大部分的情況中以較佳的偏壓狀態儲存所接收的 外部資料值。在另一實施例中，記憶體系統100A-C係配置來利用信號的預期形態來用於儲存，以最佳化功率消耗、改良資料保持、及/或降低軟錯誤率。
現在參照第1A圖，如同所示，記憶體系統100A包含記憶體控制器106，用於管理資料流至與自記憶陣列160的流動。實際上，記憶體控制器提供輸入信號105，輸入信號105包含複數個外部資料值，用於寫入至記憶陣列160。外部資料值包含複數個外部資料狀態，例如「1」與「0」。更具體地，記憶體控制器106傳送控制信號至整個記憶體系統100A，促成對記憶陣列160中記憶單元的寫入與讀取。
記憶體系統100A包含差動信號產生器110，用於接收輸入信號105並且輸出一對資料輸入信號，以達儲存的目的。實際上，該對資料輸入信號包含資料輸入信號113(代表原始的輸入信號105)，且包含一或更多個資料輸入值。另外，差動信號產生器110產生資料互補輸入信號115，其包含一或更多個資料互補輸入值，其中資料互補輸入信號115代表資料輸入信號113的互補信號。
參照第1B圖所示，輸入信號105包含複數個外部資料值。資料值可為一或更多個資料狀態，例如，第一狀態、第二狀態等。舉例來說，在一實施例中，資料值可為兩狀態的一者，例如「0」或「1」。在其他實施例中，支援二或更多個資料狀態。另外，資料輸入信號113包含複數個資料輸入值，且資料互補輸入信號115包含複數個資料互補輸入值。
參照第1A圖的記憶體系統100A包含位址解碼器120，位址解碼器120耦接於記憶體控制器106。位址解碼器120位於位址路徑上，且 係配置來決定輸入信號105的外部資料值要寫到哪一個記憶單元的位址(透過資料輸入信號113與資料互補輸入信號115)，或者決定要讀取的記憶單元的位址。該位址解碼器傳送控制信號121或122至輸入反相電路130或輸出反相電路150，取決於對應的記憶單元的位址。例如，位址解碼器120係配置來決定是否記憶單元耦接於對應感測放大器的正節點，此功能可用來決定記憶單元位於該陣列的哪一側(例如，開放的位元線架構)，或者決定是否該記憶單元耦接於偶數的字線(例如，交叉的位元線架構)。記憶單元的位址將決定如何處理資料輸入信號113及/或資料互補輸入信號115，在儲存進入記憶陣列160之前。
更具體地，記憶體系統100A也包含輸入反相電路130，輸入反相電路130耦接於差動信號產生器110，且配置來以較佳的偏壓狀態來儲存輸入信號105的特定資料值，這取決於輸入信號105在記憶體系統100A內部係如何處理。例如，反相電路130將反相或傳送(沒有反相)資料輸入信號113及/或資料互補輸入信號115所選擇的數值，以調適其狀態，使得它係以較佳的偏壓狀態來傳送至記憶陣列160，如同下面將另外敘述的。在一實施例中，資料輸入信號113及/或資料互補輸入信號115係基於輸入信號，該輸入信號在統計上係偏壓成具有第一資料狀態(例如，「1」)的資料值，而非第二資料狀態(例如，「0」)。
舉例來說，第1B圖顯示第一資料狀態的資料輸入信號113的外部資料值在某些狀況之下由輸入反相電路130反相，以產生反相的資料信號133。具體地，當儲存至耦接於對應的感測放大器的正位元線輸入/輸出節點之記憶單元時，第一資料狀態(例如，「1」)的外部資料值係由輸 入反相電路反相。因此，資料輸入信號113包含第一狀態的外部資料值，且反相的資料信號133包含反相的資料輸入值。另外，針對相同的外部資料值，資料互補輸入信號115係由輸入反相電路130反相，以產生反相的資料互補信號135，反相的資料互補信號135包含反相的資料互補輸入值。
參照第1C圖顯示第一資料狀態的資料輸入信號113的外部資料值在某些狀況之下由輸入反相電路130傳送(亦即，沒有反相)，以產生資料信號137。具體地，當儲存至耦接於對應的感測放大器的負位元線輸入/輸出節點之記憶單元時，第一資料狀態(例如，「1」)的外部資料值係由輸入反相電路傳送並且儲存為內部儲存值166。因此，資料輸入信號113包含第一狀態的外部資料值，且資料信號137包含傳送的資料輸入值。另外，針對相同的外部資料值，資料互補輸入信號115係由輸入反相電路130傳送，以產生傳送的資料互補信號139，傳送的資料互補信號139包含傳送的資料互補輸入值，並且當儲存至耦接於負位元線的記憶單元時係儲存為內部儲存值166。
記憶體系統100A也包含複數個感測放大器140，感測放大器140耦接於記憶陣列160中的位元線，用於促成寫入與讀取操作。在其他實施例中，取代感測放大器，適於測量電流或電壓的任何機構係耦接於該複數互補位元線。感測放大器及/或測量機構係用於當在記憶陣列160上執行寫入與讀取操作時，測量電流或電壓的目的。
如同所示，記憶體系統包含記憶陣列160，記憶陣列160包含複數個具有較佳的偏壓狀態的記憶單元，如同先前所述。例如，陣列160包含複數個記憶單元設置成列與行並且排列成各種配置。在一實施中，陣 列160包含複數個SDRAM記憶單元並且包含打開的位元線架構，且在另一實施中為交叉的位元線架構。記憶單元係配置來保持狀態，為了儲存資料的目的。例如，在DRAM的實施中，資料係以充電狀態(「1」)或放電狀態(「0」)儲存在電容上。
在一實施例中，陣列160中的記憶單元包含單端的記憶單元，其中單一位元線係用於擷取記憶單元的電壓位準。在該方式中，對應位元線上的電壓係相較於參考電壓，以決定記憶單元中所儲存的狀態。例如，若電壓高於參考電壓，則記憶單元的狀態表示為電性「1」，而若電壓低於參考電壓，則記憶單元的狀態表示為電性「0」。
另外，記憶單元具有較佳的偏壓狀態。本發明的實施例並不影響任何給定的記憶單元保持電性「1」或「0」的功能，且反而提供在記憶陣列中大部分時間都以較佳的偏壓狀態來儲存資料，其中較佳的偏壓狀態係實施來最佳化低功率消耗(例如，在讀取及/或寫入期間)、減少非缺陷式錯誤的影響(例如，雜訊、軟錯誤率等)、以及其他最佳化因子。在一實施例中，較佳的偏壓狀態係預設狀態(例如，n通道DRAM陣列為「0」，且p通道DRAM陣列為「1」)，其中記憶單元具有的傾向係在某些情況之下會回復回到它的預設狀態。在另一實施例中，較佳的偏壓狀態係：當執行讀取及/或寫入操作時，提供用於最少量功率的狀態。例如，當讀取「0」而非「1」時，記憶陣列中的快閃記憶單元會呈現較低的功率使用。
記憶陣列160包含一或更多個記憶單元配置。在一實施中，記憶陣列160係配置成打開的位元線架構，包含一或更多個記憶單元(例如，DRAM)，如同第3A圖所示，且在另一實施中，記憶陣列160係配置成 交叉的位元線架構，如同第7圖所示。
在一實施例中，記憶陣列系統100A接收輸入信號105，輸入信號105具有第一狀態的資料值。針對先前所述的各種動機與其他動機，第一狀態的那些資料值係在記憶陣列系統100A內處理，使得對應的內部儲存資料值161的儲存係非常不相關於它們儲存在記憶體中的哪裡。更具體地，輸入信號的第一狀態的資料值大部分係以較佳的偏壓狀態內部地儲存，不論對應的目標記憶單元係位於哪裡。
在一實施例中，記憶體系統100A接收輸入信號105，其中預期輸入信號105的大部分資料值係第一狀態。例如，輸入信號可包含具有大部分為「1」的資料值。這係透過在傳送至記憶體系統100A之前處理該資料而達成。在一實施例中，處理該資料係發生於硬體中。在另一實施例中，處理該資料係發生於軟體中，或應用程式的層級。
例如，在DDR4 SDRAM記憶體的實例中，因為JEDEC標準將具有端接於高位準(且非中點)的輸入/輸出埠(I/O)，預期為了致力於省電，記憶體系統100A將傳送較多的電性「1」。這可在處理資料的各種位置處達成。例如，統計上將該資料偏壓成電性「1」會發生於系統層級(例如，在記憶體系統100A的記憶體控制器處)，或者應用程式的層級。因此，沒有另外的處理，輸入信號105將具有高權重為電性「1」的值，這是為了儲存的目的，如同所打算的。
藉由儲存資料(原本接收為輸入信號105的外部資料值，具有第一外部資料狀態(例如，「1」))為具有較佳的偏壓狀態(例如，「0」或「1」)的內部儲存資料值161在記憶陣列或空間中的任何給定的記憶單元 中，本發明的實施例改良了資料保持且減少軟錯誤率。具體而言，記憶體系統100A包含輸入反相電路130，其選擇性地轉換資料輸入信號113及/或資料互補輸入信號115的資料值，使得內部儲存資料值161以較佳的偏壓狀態儲存。藉由選擇性地反相或傳送資料輸入信號113或資料互補輸入信號115的一或更多個資料值，可達成此事。
在一實施例中，較佳的偏壓狀態係相反於第一外部資料狀態。例如，在DDR4 SDRAM的實例中，輸入信號可包含大部分為外部「1」，，如同先前所述。針對任何給定的單元，在輸入反相電路130的實施之後，該單元將具有較高可能性係儲存電性「0」而非電性「1」。因此，隨時間過去，該記憶單元以及記憶陣列160將統計上較不可能失效，因為大部分時間它係儲存偏壓朝向較佳狀態的資料。在另一實施例中，較佳的偏壓狀態係相同於第一外部資料狀態。
記憶體系統100A也包含輸出反相電路150，其耦接於感測放大器140。在一實施例中，輸出反相電路150可以決定輸入反相電路130已經在儲存於記憶陣列160的特定記憶單元中的資料上執行什麼動作(例如，根據記憶單元的位置)，且在傳送為輸出信號(資料輸出信號151及/或資料互補輸出信號152)之前，對從該記憶單元讀取的資料執行合適的動作。例如，位址解碼器120係配置來決定是否被讀取的記憶單元係連接於對應的感測放大器的正位元線輸入/輸出節點，此功能可決定記憶單元位於該陣列的哪側(例如，打開的位元線架構)或者是否該記憶單元耦接於偶數的字線(例如，交叉的位元線架構)。被讀取的記憶單元的位址將要求來自對應的感測放大器的資料信號及/或資料互補信號在傳送作為輸出信號之 前要如何處理(例如，反相或傳送)。
例如，第1B圖圖示該輸出反相電路150在某些情況之下將獲得自對應的感測放大器之資料信號163的資料輸出值反相，以產生現在反相的資料輸出信號153之反相的資料輸出值。亦即，位址解碼器120傳送控制信號至輸出反相電路150，以反相或傳送資料，取決於被讀取的對應的記憶單元係位於何處。具體地，當讀取自耦接於對應的感測放大器的正節點之記憶單元時，資料輸出值被輸出反相電路反相。因此，資料信號163包含資料輸出值，且反相的資料輸出信號153包含反相的資料輸出值。另外，來自資料互補信號165的對應的資料互補輸出值被輸出反相電路150反相，以產生反相的資料互補輸出信號155。因此，資料互補信號165包含資料互補輸出值，且反相的資料互補輸出信號155包含反相的資料互補輸出值。
第1C圖圖示獲得自對應的感測放大器之資料信號167的資料輸出值在某些情況之下被傳送(例如，沒有反相)，以產生資料輸出信號157的資料輸出值。亦即，位址解碼器120傳送控制信號至輸出反相電路150，以反相或傳送資料，取決於被讀取的對應的記憶單元係位於何處。具體地，當讀取自耦接於對應的感測放大器的負位元線輸入/輸出節點之記憶單元時，資料信號167的資料輸出值被輸出反相電路150傳送。因此，包含傳送的資料輸出值之資料輸出信號157係傳送作為資料輸出。另外，對應的資料互補信號169的資料互補輸出值被輸出反相電路150傳送，以產生傳送的資料互補信號169作為資料互補輸出信號159，資料互補輸出信號159包含傳送的資料互補輸出值。
第2A圖根據本發明的一實施例，為流程圖200，其例示儲存的方法，其中選擇的資料以較佳的偏壓狀態儲存在記憶陣列的記憶單元中。在一實施例中，流程圖200A係由記憶體系統100A實施，用於以較佳的偏壓狀態儲存資料至記憶體空間或陣列中的目的，特別是當輸入信號係以預期的狀態傳送至記憶體系統100A時。
在210處，該方法包含提供可定址記憶體，其包含記憶體空間。例如，記憶體空間(例如，記憶陣列)包含複數個單端記憶單元，其中記憶單元具有較佳的偏壓狀態，如同先前所述。例如，在一實施中，可定址記憶陣列包含複數個DRAM記憶單元，其中較佳的偏壓狀態係電性「0」，其代表每一記憶單元的預設狀態。在其他實施中，較佳的偏壓狀態係電性「0」或「1」，取決於當執行寫入及/或讀取操作時哪個位準會給予較低的功率消耗。
在220處，該方法包含配置該可定址記憶體，使得在該記憶體空間中的複數個記憶單元的主要部分以用於選擇之資料的較佳的偏壓狀態來儲存內部資料值。具體而言，具有第一資料狀態之輸入信號的外部資料值係以較佳的偏壓狀態儲存在複數個記憶單元中作為內部儲存資料值。輸入信號的外部資料值包含一或更多個資料狀態(例如，電性「0」，電性「1」，「0」與「1」之間的狀態等)。在一實施例中，內部儲存資料值在大部分情況中係以較佳的偏壓狀態儲存在整個記憶體空間的記憶單元中。在一實施例中，在正常的記憶單元操作情況之下，預期到，大部分的第一狀態的外部資料值係以較佳的偏壓狀態儲存在記憶單元中作為內部儲存資料值。
另外，在一實施例中，第一外部資料狀態係相反於較佳的偏壓狀態。例如，在一實施中，記憶體空間包含複數個DRAM記憶單元，其中較佳的偏壓狀態係電性「0」，其代表記憶單元的預設狀態。在該實例中，第一外部資料狀態係邏輯「1」，其相反於較佳的偏壓狀態。因此，具有第一外部資料狀態為邏輯「1」的外部資料值係儲存在整個記憶體空間的記憶單元中作為電性「0」。以此方式，記憶體空間中的記憶單元以平衡的狀態(較不可能失效)儲存內部儲存的資料值。在又另一實施例中，第一外部資料狀態係類似地偏壓為較佳的偏壓狀態。
在一實施例中，在記憶陣列的DDR4 SDRAM實施中，傳送至可定址記憶體的輸入信號預期會具有統計上偏壓朝向電性「1」的外部資料值，假設為了最佳化功率，I/O具有高電壓(「1」)端。亦即，輸入信號的複數個外部資料值具有較高的可能性係在第一外部資料狀態中。但是，在n通道DRAM的實施情況中，最佳化功率伴隨的代價是增加軟錯誤的風險以及因為非缺陷式錯誤的其他資料遺失。為了解決增加的風險，在本發明的實施例之下，大部分時間，電性「1」的外部資料值係儲存至可定址記憶體的記憶單元中，作為電性「0」。以該方式，隨時間過去，記憶體空間中的記憶單元將統計上較不可能失效，因為大部分時間它係儲存偏壓朝向較佳偏壓狀態的資料。
更具體地，具有第一資料狀態的外部資料值被修改，使得它們被傳送至整個記憶體空間的記憶單元，用於以較佳的偏壓狀態儲存作為內部儲存資料值。例如，輸入信號中的外部資料值被反相，以適於以較佳的偏壓狀態儲存至記憶單元，如同下面將另外敘述的。
僅為了例示的目的，本發明的實施例係敘述於下述背景內：為了最佳化資料保持的目的而儲存資料至包含DRAM記憶單元的記憶陣列中，且提供軟錯誤率抵抗性。但是，本發明的其他實施例相當適於儲存資料至包含任何類型的記憶單元(例如，快閃記憶體電晶體、鰭式場效電晶體(FinFET,fin field effect transistor)、電阻式記憶體電晶體、通道凹陷陣列電晶體等)之任何類型的記憶陣列中，其中較佳的偏壓狀態係由任何最佳化因子(例如，低功率消耗、較快的響應時間、改良的服務品質等)來界定。例如，在本發明的其他實施例中，較佳的偏壓狀態係相關於低功率的寫入及/或讀取操作，其中當執行寫入與讀取操作時，當相較於另一狀態時，一狀態係由較低的功率消耗來特徵化。
第2B圖根據本揭示案的一實施例，為流程圖200B，其例示儲存的另一方法，其中輸入與輸出資料係選擇性地反相，使得內部儲存資料值的儲存係無關於在記憶體空間或陣列中的位置。在一實施例中，流程圖200B係由記憶體系統100A實施，用於以較佳的偏壓狀態儲存資料至記憶體空間或陣列中的目的，特別是當輸入信號係以預期的狀態傳送至記憶體系統100A時。
在250處，該方法包含提供可定址記憶體，其包含記憶體空間，其中記憶體空間(例如，記憶陣列)包含複數個記憶單元。例如，在一實施中，可定址記憶體包含複數個DRAM記憶單元。其他實施例相當適於支援包含其他類型的記憶單元之其他類型的記憶體系統。
在260處，該方法包含提供至少一記憶體寫入路徑，用於寫入至可定址記憶體與記憶體空間中的複數個記憶單元。例如，記憶體寫入 路徑係配置來寫入記憶體空間中的一或更多個記憶單元。另外，在270處，該方法包含提供至少一記憶體讀取路徑，用於讀取自該可定址記憶體與記憶體空間中的複數個記憶單元。例如，記憶體讀取路徑係配置來讀取自記憶體空間中的一或更多個記憶單元。
在280處，該方法包含在至少一記憶體讀取路徑與至少一記憶體寫入路徑兩者上，選擇性地反相資料，使得記憶單元中的內部儲存資料值，係非常不相關於在該記憶體空間中的對應記憶單元位置。亦即，針對輸入信號的外部資料值的給定外部資料狀態，對應的內部儲存資料值係不相關於選擇來用於儲存的記憶單元的位址。例如，當輸入信號的對應的外部資料值被傳送來用於儲存在可定址記憶體中時，該外部資料值係儲存為內部儲存資料值，不論選擇記憶體空間中的哪個記憶單元來用於儲存。因此，外部資料值儲存為內部儲存資料值係非常不相關於記憶單元位置。
在一實施例中，資料係選擇性地反相，使得記憶單元中的內部儲存資料顯著地相反於外部輸出與外部輸入處所提供的一或更多個狀態。例如，具有第一資料狀態之輸入信號的一或更多個外部資料值係儲存在記憶體空間的記憶單元中作為內部儲存資料值，該等內部儲存資料值係相反於第一資料狀態。作為範例，內部儲存資料值係一致於較佳的偏壓狀態，如同先前所述，且因此，第一外部資料狀態係相反於較佳的偏壓狀態。另外，當讀取自那些相同的記憶單元(其儲存相反於對應外部資料值的第一資料狀態之內部儲存資料值)時，該資料被處理成使得在外部輸出處的輸出值係相反於內部儲存資料值，且一致於輸入信號的原始外部資料值。
在一實施例中，該可定址記憶體係配置成使得當一或更多個 外部資料狀態的第一外部資料狀態係寫入至該記憶體空間時，在該記憶體空間中的複數個記憶單元的主要部分以較佳的偏壓狀態來儲存內部資料值，其中第一外部資料狀態係相反於較佳的偏壓狀態。外部資料值包含一或更多個資料狀態，例如，電性「0」、電性「1」、「0」與「1」之間的狀態等。
在本發明的實施例中，第3-6圖結合為電路圖、流程圖、與圖表，例示記憶體系統中的打開的位元線架構記憶陣列，打開的位元線架構記憶陣列係配置來以較佳的偏壓狀態儲存資料在記憶陣列的記憶單元中。另外，在本發明的實施例中，第3-6圖揭示的系統與方法係實施在第1A圖的記憶體系統100A內，且藉由第2A圖的流程圖200A與第2B圖的流程圖200B來實施。
具體地，根據本揭示案的一實施例，第3A圖為打開的位元線記憶陣列300A的範例性佈局，其係配置來以較佳的偏壓狀態儲存資料在記憶單元中。在一實施例中，包含複數個外部資料值的輸入信號係傳送至記憶陣列300A，使得該等外部資料值具有預期的偏壓。作為範例，記憶陣列300A係實施在第1A圖的記憶體系統100A內。
如同第3A圖所示，資料輸入信號301係透過路徑311傳送至輸入反相電路310。另外，資料互補輸入信號303係透過路徑316傳送至輸入反相電路310。在一實施例中，資料輸入信號301與資料互補輸入信號303係根據輸入信號而產生自差動信號產生器(未圖示)。輸入反相電路310透過合適的電路路徑而反相或傳送資料輸入信號301與資料互補輸入信號303，取決於原始的輸入信號係分配至哪個記憶單元儲存。具體地，針對打 開的位元線架構，資料輸入信號301與資料互補輸入信號303的反相或傳送係取決於目標記憶單元係位於該陣列的哪側(A側/左側或B側/右側)，如同相關於第4-6圖將另外敘述的。例如，若目標記憶單元係位於記憶陣列300A的A側380A或左側，藉由透過來自位址解碼器的控制信號透過節點392而啟用傳送閘304，資料輸入信號301透過輸入反相電路310藉由輸入反相電路310中的路徑311與313上的反相器306被反相。反相的資料信號係從電路310透過傳送閘304且透過路徑320而傳送至記憶陣列。另外，藉由透過傳送至節點392之來自位址解碼器的控制信號而啟用電晶體308，資料互補輸入信號303透過輸入反相電路310藉由路徑316與317上的反相器307被反相。另一方面，若目標記憶單元係位於記憶陣列300A的B側380B或右側，藉由透過來自位址解碼器的控制信號透過節點391而啟用傳送閘305，資料輸入信號301透過路徑311與320而傳送通過輸入反相電路310。傳送的資料信號係從電路310透過傳送閘305且透過路徑320而傳送至記憶陣列。另外，藉由透過傳送至節點391之來自位址解碼器的控制信號而啟用電晶體309，資料互補輸入信號303透過路徑316與330而傳送通過輸入反相電路310。
來自輸入反相電路310的信號傳送至複數個感測放大器350，包含感測放大器350A-D。通常，感測放大器耦接於記憶陣列300A的位元線，用於針對執行寫入與讀取操作的目的而選擇特定的記憶單元。例如，路徑320耦接於複數個感測放大器350的每一者的正端上的雙向資料輸入/輸出節點(例如，感測放大器350A的351)，以傳送資料輸入信號301(被輸入反相電路310處理之後)至A側子陣列380A或B側子陣列380B。 另外，路徑330耦接於複數個感測放大器的每一者的負端上的雙向資料互補輸入/輸出節點(例如，感測放大器350A的356)，以傳送資料互補輸入信號303(被輸入反相電路310處理之後)至A側子陣列380A或B側子陣列380B。
另外，記憶陣列300A包含複數個記憶單元，每一記憶單元係相關於較佳的偏壓狀態，如同先前所述。例如，且針對例示的目的，在記憶陣列300A中的DRAM記憶單元的實施中，較佳的偏壓狀態係預設狀態或電性「0」，其對於因為雜訊、軟錯誤率、漏電、以及會影響資料完整性的其他非缺陷式因素所導致的資料遺失提供較大的抵抗性。
在第3A圖中，複數個記憶單元係配置在打開的位元線架構中。如同所示，記憶陣列300A包含兩個子陣列，例如，配置在陣列左側的A側子陣列380A，以及配置在陣列右側的B側子陣列380B。每一子陣列包含M列與N行的記憶單元，例如，記憶單元361A或記憶單元363A。
N行的每一者包含對應的位元線，其中位元線係用於寫入資料至或讀取資料自A側子陣列380A以及B側子陣列380B中的記憶單元。具體地，定址電路(未圖示)控制行解碼器(例如，感測放大器350A的Y選擇390)及/或感測放大器350A-D，感測放大器350A-D耦接於A側子陣列380A上的位元線371A、372A、373A、與374A。另外，定址電路控制行解碼器及/或感測放大器350A-D，感測放大器350A-D耦接於B側子陣列380B上的位元線互補371B、372B、373B、與374B。例如，感測放大器350A-D的每一者包含正位元線輸入/輸出節點(例如，感測放大器350A的節點352)與負位元線互補輸入/輸出節點(例如，感測放大器350A的埠357)，負位 元線互補輸入/輸出節點耦接於存取陣列中的記憶單元之對應位元線。應瞭解到，A側子陣列380A以及B側子陣列380B的每一者可包含任何數量的位元線。
M列的每一者包含對應的字線，其中為了寫入、讀取、與抹除的目的，字線係用於選擇子陣列380A或380B中特定列的記憶單元，這是藉由啟用該特定列中的FET而達成。例如，針對A側子陣列380A，字線340係用於存取對應列366中的記憶單元(例如，361A-D)。另外，針對B側子陣列380B，字線345係用於存取記憶單元的對應列367中的記憶單元(例如，363A-D)。應瞭解到，雖然針對每一陣列僅顯示一條字線，A側子陣列380A以及B側子陣列380B的每一者可包含任何數量的字線。
更具體地，列解碼器與行解碼器係用於可選擇地存取A側子陣列380A或B側子陣列380B中的記憶單元，以回應於外部控制器(例如，記憶體控制器)所提供的位址信號。
記憶陣列300A也包含輸出反相電路388，輸出反相電路388適當地處理從記憶單元讀取的資料，取決於存取記憶陣列300A的哪側(例如，A側380A或B側380B)的記憶單元來讀取。亦即，從記憶單元讀取的信號將根據對應的輸入信號(例如，資料輸入信號301或資料互補輸入信號303)是否反相而受處理(例如，反相)。例如，輸出反相電路388透過路徑320從對應的感測放大器350A-D的正端上的雙向資料輸入/輸出節點(例如，節點351)接收資料信號，且透過路徑330從對應的感測放大器350A-D的負端上的雙向資料互補輸入/輸出節點(例如，節點356)接收資料互補信號。輸出反相電路388透過合適的電路路徑將來自對應的感測放 大器的接收的資料信號反相或傳送，取決於原始的輸入信號係分配至哪個記憶單元來儲存。如同所示，藉由透過傳送至節點399之來自位址解碼器的控制信號來啟用電晶體382，路徑320之上的資料信號係透過路徑320與381之上的輸出反相電路388而反相。藉由透過傳送至節點398之來自位址解碼器的控制信號來啟用電晶體384，路徑320之上的資料信號係透過輸出反相電路388而傳送。另外，藉由透過傳送至節點399之來自位址解碼器的控制信號來啟用電晶體387，路徑330之上的資料互補信號係透過路徑330與386之上的輸出反相電路388而反相。藉由透過傳送至節點398之來自位址解碼器的控制信號來啟用電晶體389，資料互補信號係透過路徑330之上的輸出反相電路388而傳送。
根據本揭示案的一實施例，第3B圖為打開的位元線記憶陣列300B的佈局，其中單一資料輸入信號透過一或更多個感測放大器的一或更多個正端來傳送要儲存在記憶單元中的外部資料值，其中記憶陣列係配置來以較佳的偏壓狀態儲存選擇的資料在記憶單元中。在一實施例中，包含複數個外部資料值的輸入信號係傳送至記憶陣列300B，使得該等外部資料值具有預期的偏壓。作為範例，記憶陣列300B係實施在第1A圖的記憶體系統100A內。
如同所示，打開的位元線記憶陣列300B在配置上係相似於第3A圖的打開的位元線記憶陣列300A，其中有些例外。因此，通常，在記憶陣列300A或300B中，相似標號的元件執行相同的功能。例如，記憶陣列300B包含複數個記憶單元配置在打開的位元線架構中，打開的位元線架構包含兩個子陣列，例如，配置在陣列左邊的A側子陣列380A，以及配 置在陣列右邊的B側子陣列380B。每一子陣列包含M列與N行的記憶單元，例如，記憶單元361A或記憶單元363A。N行的每一者包含對應的位元線，其中位元線係用於寫入資料至與讀取資料自A側子陣列380A以及B側子陣列380B中的記憶單元。M列的每一者包含對應的字線，其中為了寫入、讀取、與抹除的目的，字線係用於選擇子陣列380A或380B中特定列的記憶單元，這是藉由啟用該特定列中的FET而達成。定址電路(未圖示)、列解碼器、與行解碼器係用於可選擇地存取A側子陣列380A或B側子陣列380B中的記憶單元，以回應於外部控制器(例如，記憶體控制器)所提供的位址信號。
打開的位元線記憶陣列300B係配置來接收輸入信號，以資料輸入信號1301的形式。取代了透過差動信號產生器來產生互補的資料輸入信號(如同第3A圖中實施的)，只有一個資料輸入信號1301係用於傳送用於儲存的資料值至陣列300B中。如同第3B圖所示，資料輸入信號1301透過路徑1311傳送至輸入反相電路1310。輸入反相電路1310透過適合的電路路徑而反相或傳送資料輸入信號1301，取決於原始的輸入信號係分配至哪個記憶單元來儲存。例如，資料輸入信號1301係根據目標記憶單元係位於該陣列的哪側(A側/左側或B側/右側)而被反相或傳送，如同相關於第4-6圖將另外敘述的。具體地，若目標記憶單元係位於記憶陣列300B的A側380A或左側，藉由透過來自位址解碼器的控制信號透過節點1392而啟用傳送閘1304，資料輸入信號1301藉由通過路徑1311與1313的反相器1303而在輸入反相電路1310中被反相。反相的資料信號係從電路1310透過傳送閘1304且透過路徑1320而傳送至記憶陣列。另外，若目標記憶單元係位於 記憶陣列300B的B側380B或右側，藉由透過來自位址解碼器的控制信號透過節點1391而啟用傳送閘1305，資料輸入信號1301通過輸入反相電路1310的路徑1311與1320被傳送而未被反相。傳送的資料信號係從電路1310透過傳送閘1305且透過路徑1320而傳送至記憶陣列。
來自輸入反相電路1310的信號傳送至複數個感測放大器350，包含感測放大器350A-D。通常，感測放大器耦接於記憶陣列300B中的位元線，用於針對執行寫入與讀取操作的目的而選擇特定的記憶單元。例如，路徑1320耦接於複數個感測放大器350的每一者的正端上的雙向資料輸入/輸出節點(例如，感測放大器350A的351)，以傳送資料輸入信號1301(被輸入反相電路1310處理之後)至A側子陣列380A或B側子陣列380B。
記憶陣列300B也包含輸出反相電路1380，輸出反相電路1380適當地處理從記憶單元讀取的資料，取決於存取記憶陣列300B的哪側(例如，A側380A或B側380B)的記憶單元來讀取。亦即，從記憶單元讀取的信號將根據對應的輸入信號(例如，資料輸入信號1301)是否也反相而受處理(例如，反相或不反相)。例如，輸出反相電路1380透過路徑1320從對應的感測放大器350A-D的正端上的雙向資料輸入/輸出節點接收資料信號。輸出反相電路1380透過合適的電路路徑將接收的資料信號反相或傳送，取決於要存取哪個記憶單元，如同相關於第4-6圖將另外敘述的。具體地，若讀取的目標記憶單元位於記憶陣列300B的A側380A或左側，在路徑1320上來自感測放大器350A-D的資料信號被反相。例如，路徑1320上的資料信號透過輸出反相電路1380被反相，且藉由透過來自位址解碼器 的控制信號透過節點1399來啟用傳送閘1382，該資料信號被傳送作為路徑1320與1381上的資料輸出信號1395。另外，若目標記憶單元位於記憶陣列300B的B側380B或右側，來自感測放大器350A-D的資料信號通過輸出反相電路1380被傳送而未被反相。例如，藉由透過來自位址解碼器的控制信號透過節點1398來啟用傳送閘1384，路徑1320上的資料信號透過輸出反相電路1380被傳送，且被傳送作為資料輸出信號1395。
根據本揭示案的一實施例，第3C圖為打開的位元線記憶陣列300C的佈局，其中單一資料輸入信號透過一或更多個感測放大器的一或更多個負端來傳送要儲存在記憶單元中的外部資料值，其中記憶陣列係配置來以較佳的偏壓狀態儲存選擇的資料在記憶單元中。亦即，由至少一感測放大器存取可定址記憶體。在一實施例中，包含複數個外部資料值的輸入信號係傳送至記憶陣列300C，使得該等外部資料值具有預期的偏壓。作為範例，記憶陣列300C係實施在第1A圖的記憶體系統100A內。
如同所示，打開的位元線記憶陣列300C在配置上係相似於第3A圖的打開的位元線記憶陣列300A，其中有些例外。因此，通常，在記憶陣列300A或300C中，相似標號的元件執行相同的功能。例如，記憶陣列300C包含複數個記憶單元(例如，DDR SDRAM)配置在打開的位元線架構中，打開的位元線架構包含兩個子陣列，例如，配置在陣列左邊的A側子陣列380A，以及配置在陣列右邊的B側子陣列380B。每一子陣列包含M列與N行的記憶單元，例如，記憶單元361A或記憶單元363A。N行的每一者包含對應的位元線，其中位元線係用於寫入資料至、讀取資料自以及抹除資料自A側子陣列380A以及B側子陣列380B中的記憶單元。M列 的每一者包含對應的字線，其中為了寫入、讀取、與抹除的目的，字線係用於選擇子陣列380A或380B中特定行的記憶單元，這是藉由啟用該特定行中的FET而達成。定址電路(未圖示)、列解碼器、與行解碼器係用於可選擇地存取A側子陣列380A或B側子陣列380B中的記憶單元，以回應於外部控制器(例如，記憶體控制器)所提供的位址信號。
打開的位元線記憶陣列300C係配置來接收輸入信號，以資料輸入信號1401的形式。取代了透過差動信號產生器來產生兩個資料輸入信號(如同第3A圖中實施的)，只有一個資料輸入信號1401係用於傳送用於儲存的資料值至陣列300C中。如同第3C圖所示，資料輸入信號1401透過路徑1411傳送至輸入反相電路1410。輸入反相電路1410透過適合的電路路徑而反相或傳送資料輸入信號1401，取決於原始的輸入信號係分配至哪個記憶單元來儲存。例如，資料輸入信號1401係根據目標記憶單元係位於該陣列的哪側(A側/左側或B側/右側)而被反相或傳送，如同第3C圖所示，且如同相關於第4-6圖另外敘述的。具體地，若目標記憶單元係位於記憶陣列300C的A側380A或左側，藉由透過傳送至節點1492之來自位址解碼器的控制信號而啟用傳送閘1405，資料輸入信號1401通過輸入反相電路1410被傳送而未被反相。傳送的資料輸入信號1401係從電路1410透過傳送閘1405且透過路徑1430而傳送至記憶陣列。另外，若目標記憶單元係位於記憶陣列300C的B側380B或右側，藉由透過傳送至節點1491之來自位址解碼器的控制信號而啟用傳送閘1404，資料輸入信號1401藉由路徑1411與1413上的輸入反相電路1410中的反相器1403而被反相。反相的資料信號係從電路1410透過傳送閘1404且透過路徑1413與1430而傳送至記憶陣 列。
來自輸入反相電路1410的信號傳送至複數個感測放大器350，包含感測放大器350A-D。通常，感測放大器耦接於記憶陣列300C中的位元線，用於針對執行寫入與讀取操作的目的而選擇特定的記憶單元。例如，路徑1430耦接於複數個感測放大器350的每一者的負端上的雙向資料互補輸入/輸出節點(例如，感測放大器350A的356)，以傳送資料輸入信號1401(被輸入反相電路1410處理之後)至A側子陣列380A或B側子陣列380B。
記憶陣列300C也包含輸出反相電路1480，輸出反相電路1480適當地處理從記憶單元讀取的資料，取決於存取記憶陣列300C的哪側(例如，A側380A或B側380B)的記憶單元來讀取。亦即，從記憶單元讀取的信號將根據對應的輸入信號(例如，資料輸入信號1401)是否反相而受處理(例如，反相)，或者更具體地，根據存取的記憶單元位於何處。例如，輸出反相電路1480透過路徑1430從對應的感測放大器350A-D的負端上的雙向輸入/輸出節點接收資料信號。輸出反相電路1480透過合適的電路路徑將接收的資料信號反相或傳送，取決於要存取哪個記憶單元，如同相關於第4-6圖將另外敘述的。具體地，若讀取的目標記憶單元位於記憶陣列300C的A側380A或左側，在路徑1430上來自感測放大器350A-D的接收的資料信號被傳送而未反相。例如，藉由透過傳送至節點1499之來自位址解碼器的控制信號來啟用傳送閘1484，路徑1430上的資料信號傳送通過輸出反相電路1480。傳送的資料信號通過傳送閘1484而被傳送作為資料輸出信號1495。另外，若目標記憶單元位於記憶陣列300C的B側380B或右 側，來自感測放大器350A-D的資料信號被反相。例如，藉由透過傳送至節點1498之來自位址解碼器的控制信號來啟用傳送閘1482，路徑1430與1481上的資料信號透過輸出反相電路1480被反相。反相的資料信號通過傳送閘1482而被傳送作為資料輸出信號1495。
先前技術第4A-B圖結合係電路圖，例示習知的打開的位元線架構記憶陣列與習知的感測放大器。具體地，第4A圖為打開的位元線記憶陣列400A的佈局，其係配置來儲存資料在記憶單元中。第4B圖為感測放大器的詳細例示，其係實施在打開的位元線記憶陣列400A內。
參照第4A圖，輸入信號(未圖示)包含複數個外部資料值，其傳送至記憶陣列400A來儲存。針對打開的位元線架構，資料輸入/輸出信號401傳送至感測放大器的正端，感測放大器的正端透過路徑420提供對記憶陣列400A的存取。另外，資料互補輸入/輸出信號403傳送至感測放大器的負端，感測放大器的負端透過路徑430提供對記憶陣列400A的存取。
通常，感測放大器耦接於記憶陣列400A中的位元線，用於針對執行寫入與讀取操作的目的而選擇特定的記憶單元。例如，路徑420耦接於複數個感測放大器450的每一者的正端上的正雙向資料輸入/輸出節點(例如，感測放大器450A的451)，以傳送資料輸入/輸出信號401至A側子陣列480A或B側子陣列480B。另外，路徑430耦接於複數個感測放大器的每一者的負端上的負雙向資料輸入/輸出節點(例如，感測放大器450A的456)，以傳送資料互補輸入/輸出信號406至A側子陣列480A或B側子陣列480B。
記憶陣列400A包含複數個記憶單元係配置在打開的位元線 架構中。記憶陣列400A包含兩個子陣列，例如，配置在陣列左側的A側子陣列480A，以及配置在陣列右側的B側子陣列480B。每一子陣列包含M列與N行的記憶單元，例如，記憶單元461A或記憶單元463A。列解碼器與行解碼器係用於可選擇地存取A側子陣列480A或B側子陣列480B中的記憶單元，以回應於外部控制器(例如，記憶體控制器)所提供的位址信號。
N行的每一者包含對應的位元線，其中位元線係用於寫入資料至或讀取資料自A側子陣列480A以及B側子陣列480B中的記憶單元。具體地，定址電路(未圖示)控制行解碼器(例如，感測放大器450A的Y選擇490)及/或感測放大器450A-D，感測放大器450A-D耦接於A側子陣列480A上的位元線471A、472A、473A、與474A。另外，定址電路控制行解碼器及/或感測放大器450A-D，感測放大器450A-D耦接於B側子陣列480B上的位元互補線471B、472B、473B、與474B。例如，感測放大器450A-D的每一者包含正位元線輸入/輸出節點(例如，感測放大器450A的節點452)與負位元線互補輸入/輸出節點(例如，感測放大器450A的節點457)，負位元線互補輸入/輸出節點耦接於存取陣列中的記憶單元之對應位元線。
M列的每一者包含對應的字線，其中字線係用於選擇子陣列480A或480B中特定列的記憶單元，這是藉由啟用該特定列中的FET而達成。例如，字線440係用於存取A側子陣列480A的記憶單元(例如，461A-D)。另外，字線445係用於存取B側子陣列480B的記憶單元(例如，463A-D)。
在習知的記憶陣列400A中，內部儲存資料值係根據記憶體 空間中的對應的記憶單元位置。例如，當輸入信號的對應的外部資料值係傳送來儲存在可定址記憶體中時，內部儲存資料值係根據目標記憶單元位於打開的位元線架構中的記憶陣列的哪側，以及是否該記憶單元係透過交叉的位元線架構中的偶數或奇數字線來存取。如同例示，在打開的位元線架構中，通過資料輸入/輸出信號401傳送的外部值1係儲存為電性1至位於A側子陣列480A上的記憶單元，但是係儲存為電性0至位於B側子陣列480B上的記憶單元。
先前技術第4B圖為差動感測放大器450A-D的更詳細例示，在本領域中為熟知的並且在第4A圖中以方塊的層級顯示。在本發明的實施例中，第4B圖顯示的感測放大器也實施在第3A-C圖的記憶陣列300A-C與第7圖的記憶陣列700內。第4B圖顯示的感測放大器呈現差動的本質，且通常，記憶單元可耦接於感測放大器的正端或感測放大器的負端，取決於記憶單元的位置。在第4A圖顯示的習知的打開的位元線架構中，該耦接節點可取決於陣列位置(左或右)。在交叉的位元線架構中，該節點的極性可取決於字線位置(例如，奇數或偶數)、位元線位置(例如，奇數或偶數)、或列與位元線位置的組合。例如，在記憶陣列的一側上的記憶單元(例如，在打開的位元線架構中耦接於感測放大器的正節點)或耦接於位元線的記憶單元(例如，耦接於交叉的位元線架構的偶數字線)中係儲存為真，且在記憶陣列的相反側上的記憶單元(例如，在打開的位元線架構中耦接於感測放大器的負節點)或耦接於位元線互補的記憶單元(例如，耦接於交叉的位元線架構的奇數字線)係儲存為補數。感測放大器的其他一般已知的組件並未顯示，例如，預充電器、來自位元線的隔離電晶體等。
例如，如同所示，感測放大器450A係由Y選擇490來選擇，Y選擇490啟用電晶體423與425。利用第4A圖顯示的實施例，路徑420傳送資料至雙向資料輸入/輸出451。在第4B圖中，若行選擇Yi 490為高，電晶體423將開啟，且信號共用於正雙向資料輸入/輸出451與正位元線輸入/輸出452之間。另外，路徑430傳送資料互補輸入/輸出信號403。若行選擇器為高，電晶體425將開啟，且信號共用於負雙向資料輸入/輸出456與負位元線互補輸入/輸出457之間。在某些實施例中，在感測放大器450A中並不需要行選擇，使得行選擇在感測放大器450A之外執行。在替代的實施例中，感測放大器與對應的位元線之間可有隔離電晶體。
根據本發明的一實施例，第5A圖為流程圖500A，例示儲存資料至打開的位元線記憶陣列的方法，其中選擇的資料以較佳的偏壓狀態儲存在記憶單元中。例如，在多個實施例中，流程圖500A可實施在第1A圖的記憶體系統100A與第3A-C圖的記憶陣列300A-C內。
在510處，該方法包含接收輸入信號。例如，輸入信號係傳送自記憶體控制器，目的在於儲存至記憶陣列中的記憶單元。輸入信號包含一或更多個外部資料值，其中資料值可另包含一或更多個資料狀態(例如，電性「0」、電性「1」等)。
在515處，該方法包含根據該輸入信號，來產生資料輸入信號與資料互補輸入信號。在一實施中，差動信號產生器(例如，產生器110)係配置來產生資料輸入信號與資料互補輸入信號。如同先前所述，資料互補輸入信號包含資料輸入信號的補數。另外，耦接資料輸入信號，以傳送至感測放大器的正端上的雙向資料輸入/輸出節點，且耦接資料互補輸入信 號，以傳送至感測放大器的負端上的雙向資料輸入/輸出節點。在一實施例中，資料輸入信號與資料互補輸入信號通過輸入反相電路而耦接至感測放大器。
在520處，該方法包含決定記憶陣列中的記憶單元的位址，該記憶單元係識別來儲存該輸入信號。例如，外部位址電路(例如，位於記憶體控制器中)決定所識別的記憶單元的位置並且輸出位址信號來部分控制用於存取所識別的記憶單元之列解碼器、行解碼器、與感測放大器。
在525處，該方法包含決定是否該位址指向耦接於感測放大器的正端(例如，正位元線輸入/輸出節點)之子陣列的記憶單元。換句話說，該方法決定所識別的記憶單元係位於記憶陣列的哪側(例如，A側或B側)。在一實施例中，該記憶單元的位址包含位元識別符，位元識別符指出它位於記憶陣列的哪側。例如，位址「…011-1-0…」的一部分包含「1」來指出記憶單元係位於A側。另一方面，相似的位址指向相似定位的記憶單元，但是在B側上可能相關於位址「…011-0-0…」，其包含「0」來指出位於B側。其他實施例也適於其他定址方法與手段，用於指出記憶單元係位於記憶陣列的哪側。
當該位址指向位於A側子陣列的記憶單元時(例如，第3A圖的A側子陣列380A或左側)，該程序前進至方塊530。具體地，A側子陣列耦接於感測放大器的正端(例如，正位元線輸入/輸出節點)。亦即，該位址指向要寫入的記憶單元係耦接於一位元線，該位元線另外耦接於對應的感測放大器的正端或負端。在此實例中，該方法包含在傳送至雙向資料輸入/輸出節點之前，將資料輸入信號反相，當雙向資料輸入/輸出節點啟用 時，其係與感測放大器的正位元線輸入/輸出節點共用相同的節點，以用於儲存的目的。參照第3A圖，當儲存至位於A側子陣列380A的記憶單元時，藉由傳送閘電晶體304來啟用左邊的路徑313，使得資料輸入信號301被反相器306反相，且被輸出至路徑320，以用於傳送至對應的感測放大器。反相的資料信號從電路310通過傳送閘304且透過路徑320而傳送至記憶陣列。另外，感測放大器(例如，放大器350A)將在雙向資料輸入/輸出節點351處接收的資料信號傳送至正位元線輸入/輸出節點352，以用於傳送至A側子陣列380A上的選擇的記憶單元。
另外，該方法也包含在傳送至對應的感測放大器的負/右側上的雙向資料輸入/輸出節點之前，將資料互補輸入信號反相，以用於儲存的目的。亦即，當位址指向另外耦接於對應的感測放大器的負側(例如，正位元線輸入/輸出節點)的位元線之記憶單元時，資料輸入信號的資料輸入值被反相，以產生反相的資料輸入值被儲存。請參照第3A圖，當儲存至位於A側子陣列380A的記憶單元時，藉由電晶體308來啟用左邊的路徑317，使得資料互補輸入信號303被反相器307反相，且被輸出至路徑330，以用於傳送至對應的感測放大器。反相的資料信號從電路310通過傳送閘308且透過路徑330而傳送至記憶陣列。另外，當傳送至正位元線輸入/輸出節點352時，感測放大器(例如，放大器350A)將在負雙向資料互補輸入/輸出節點356處接收的資料信號內部地反相，以用於傳送至A側子陣列380A上的選擇的記憶單元。
另一方面，當該位址指向位於B側子陣列上的記憶單元時(例如，右側或B側子陣列380B)，該程序前進至方塊540。具體地，B側 子陣列耦接於感測放大器的負端(例如，負位元線輸入/輸出節點)。亦即，該位址指向的記憶單元係耦接於一位元線，該位元線另外耦接於對應的感測放大器的負端。在此實例中，該方法包含傳送該資料輸入信號至感測放大器的正端上的雙向資料輸入/輸出節點，以用於儲存。參照第3A圖，當儲存至位於B側子陣列380B中的記憶單元時，藉由傳送閘電晶體305來啟用右邊的路徑311，使得資料輸入信號301直接被輸出至路徑320上，以用於傳送至對應的感測放大器。傳送的資料信號從電路310通過傳送閘305且透過路徑320而傳送至記憶陣列。另外，當傳送至負位元線互補輸入/輸出節點(例如，節點357)時，感測放大器(例如，放大器350A)將在正雙向資料輸入/輸出節點(例如，節點351)處接收的資料信號內部地反相，以用於傳送至B側子陣列380B上的選擇的記憶單元。
另外，在545處，該方法也包含將資料互補輸入信號傳送至對應的感測放大器的負端上的雙向資料輸入/輸出節點，以用於儲存的目的。亦即，當位址指向另外耦接於對應的感測放大器的負端的位元線之要寫入的記憶單元時，資料互補輸入信號傳送至感測放大器的負端上的雙向資料輸入/輸出節點。參照第3A圖，當儲存至位於B側子陣列380B的記憶單元時，藉由電晶體309來啟用右邊的路徑316，使得資料互補輸入信號303直接傳送至路徑330，以用於傳送至對應的感測放大器。傳送的資料互補輸入信號從電路310通過傳送閘309且透過路徑330而傳送至記憶陣列。另外，感測放大器(例如，放大器350A)將在負雙向資料互補輸入/輸出節點(例如，節點356)處接收的資料互補信號傳送至負位元線互補輸入/輸出節點(例如，節點357)，以用於傳送至B側子陣列380B上的選擇的記憶單 元。
根據本發明的一實施例，第5B圖係流程圖，例示從打開的位元線記憶陣列讀取資料的方法，其中選擇的資料以較佳的偏壓狀態儲存在記憶陣列的記憶單元中。例如，在多個實施例中，適當的，流程圖500B可實施在第1A圖的記憶體系統100A與第3A-C圖的記憶陣列300A-C內。
具體地，在550處，識別在記憶陣列中的記憶單元的位址，以用於讀取。亦即，決定是否識別來讀取的記憶單元係耦接於對應的感測放大器的正節點。例如，外部位址電路(例如，位於記憶體控制器中)決定所識別的記憶單元的位置，並且輸出位址信號來部分控制用於存取所識別的記憶單元之列解碼器、行解碼器、與感測放大器。
在565處，該方法包含決定是否該位址指向耦接於對應的感測放大器的正端(例如，正位元線輸入/輸出節點)之子陣列的記憶單元。換句話說，該方法決定所識別的記憶單元係位於記憶陣列的哪側(例如，A側或B側)。若該記憶單元耦接於正節點，該方法前進至570，否則若該記憶單元並未耦接於正節點，該方法前進至585。
另外，在570處，在位於記憶陣列的A側(例如，第3A圖的A側子陣列380A)上的記憶單元上執行讀取操作。亦即，該方法包含在感測放大器的正位元線輸入/輸出節點(例如，感測放大器350A的節點352)處接收從對應的記憶單元讀取的單元信號。例如，在第3A圖中，若選擇單元361A，該單元信號透過位元線371A傳送至感測放大器350A的正位元線輸入/輸出節點352。該信號傳送至雙向資料輸入/輸出節點351，用於透過路徑320傳送至輸出反相電路388。另外，相同的單元信號係通過感測放大器 350A而內部地反相(作為反相的單元信號)，且在感測放大器(例如，放大器350A)的負端上的雙向資料互補輸入/輸出節點處(例如，節點356)被輸出，用於透過路徑330傳送至輸出反相電路388。
輸入反相電路310在輸入信號上執行的不論什麼操作必須再次由輸出反相電路388在輸出信號上執行，輸出信號由對應的感測放大器傳送。因此，記憶體位址指出記憶陣列的哪側被讀取，且將決定由輸出反相電路388採取什麼作動。當記憶單元位於記憶陣列的A側時，在575處，該方法包含將從感測放大器的雙向資料輸入/輸出埠接收的資料信號反相，以產生資料輸出信號，資料輸出信號傳送至資料輸出埠，用於讀取的目的。參照第3A圖，當讀取自位於A側子陣列380A上的記憶單元時，單元信號從記憶單元傳送至正位元線輸入/輸出節點，且傳送至正雙向資料輸入/輸出節點351。在對應的感測放大器(例如，放大器350A)的雙向資料輸入/輸出節點351處偵測的傳送的單元信號之後透過路徑320傳送至輸出反相電路388。因為記憶單元位於A側子陣列380A上，左邊路徑381由電晶體382啟用，使得傳送的單元信號在輸出作為資料輸出信號395之前被反相。此外，感測放大器(例如，放大器350A)在負雙向資料輸入/輸出節點(例如，節點356)處輸出反相的單元信號，用於透過路徑330傳送至輸出反相電路388。
另外，在580處，該方法包含偵測在感測放大器的右側上的負雙向資料互補輸入/輸出節點(例如，節點356)處的反相的單元信號(資料信號)，且在輸出反相電路處將該反相的單元信號反相，以產生資料互補輸出信號，資料互補輸出信號傳送至資料互補輸出節點，用於讀取的目的。 亦即，當要讀取的記憶單元的位址係耦接於一位元線，該位元線另外耦接於對應的感測放大器的負端時，從對應的感測放大器的負端接收的資料信號的資料互補輸出值被反相，以產生反相的資料互補輸出值。參照第3與4圖，在雙向資料互補輸入/輸出節點(例如，感測放大器350A的節點356)處偵測之反相的單元信號之後透過路徑330傳送至輸出反相電路388。藉由電晶體387來啟用左側路徑386，使得在輸出作為資料互補輸出信號397之前，反相的單元信號再次被反相。
另一方面，若讀取操作執行於位於打開的位元線記憶陣列的右側上的記憶單元，則該方法前進至585。亦即，在565處，決定識別來讀取的記憶單元係耦接於另外耦接於對應的感測放大器的負端之位元線。在585處，讀取操作執行於位於記憶陣列的B側上(例如，第3A圖的B側子陣列380B)的記憶單元。亦即，該方法包含在感測放大器的負節點(例如，負正位元線輸入/輸出節點)處接收從對應的記憶單元讀取的單元信號。例如，在第3A圖中，若選擇單元363A，該單元信號透過位元線互補371B傳送至感測放大器350A的負位元線互補輸入/輸出節點357。該單元信號直接傳送至負雙向資料互補輸入/輸出節點356，用於透過路徑330傳送至輸出反相電路388。另外，相同的單元信號係通過感測放大器350A而內部地反相(作為反相的單元信號)，且在感測放大器(例如，放大器350A)的正端上的雙向資料輸入/輸出節點處(例如，節點351)處被輸出，用於透過路徑320傳送至輸出反相電路388。
輸入反相電路310在輸入信號的外部資料值上執行的不論什麼操作都必須再次由輸出反相電路388在單元信號上執行，單元信號由 對應的感測放大器傳送。因此，記憶單元的位址指出記憶陣列的哪側被讀取，且將決定由輸出反相電路388採取什麼作動。因為在565處決定記憶單元位於記憶陣列的B側，在590處，該方法包含將在感測放大器的負端上的雙向資料輸入/輸出節點處偵測的傳送的單元信號傳送，作為至資料互補輸出埠的資料互補輸出信號，用於讀取的目的。參照第3A圖，在負雙向資料互補輸入/輸出節點(例如，節點356)處偵測的傳送的單元信號之後透過路徑330傳送至輸出反相電路388。藉由電晶體389啟用右邊路徑330，使得單元信號直接傳送作為資料互補輸出信號397。
另外，在595處，該方法包含偵測在感測放大器的正端上的雙向資料輸入/輸出節點處的反相的單元信號，且通過輸出反相電路將該反相的單元信號傳送，以產生資料輸出信號，資料輸出信號傳送至資料輸出節點，用於讀取的目的。參照第3A圖，在正雙向資料輸入/輸出節點(例如，感測放大器350A的節點351)處產生之反相的單元信號之後透過路徑320傳送至輸出反相電路388。藉由電晶體384來啟用右側路徑320，使得反相的單元信號直接傳送作為資料輸出信號395。
第6圖為圖表600，例示在一實施例中信號的處理。列610與615分別例示外部資料值1與外部資料值0的讀取與寫入至一記憶單元，該記憶單元耦接於感測放大器的正端(例如，如同在交叉的位元線陣列中的偶數字線，或如同在打開的位元線陣列中第3A圖的A側子陣列380A)。列620與625分別例示外部資料值1與外部資料值0的讀取與寫入至一記憶單元，該記憶單元耦接於感測放大器的負端(例如，如同在交叉的位元線陣列中的奇數字線，或如同在打開的位元線陣列中第3A圖的B側子陣列 380B)。
具體地，具有外部資料值「1」係定址於耦接於感測放大器的正端的記憶單元之輸入信號係在列610中處理。亦即，外部資料值「1」產生資料輸入信號(具有資料輸入值為「1」)與資料互補輸入信號(具有資料互補輸入值為「0」)。因為該記憶單元耦接於感測放大器的正端，輸入反相電路針對資料輸入信號進行反相，產生資料互補輸入信號。因此，資料輸入信號的資料輸入值「1」被反相，以產生資料信號「0」，且資料互補輸入信號的資料互補輸入值「0」被反相，以產生資料互補信號「1」。資料信號傳送至感測放大器的正端上的雙向資料輸入/輸出節點，作為電性「0」，且資料互補信號傳送至感測放大器的負端上的雙向資料互補輸入/輸出節點，作為電性「1」。應用這些信號至感測放大器的資料與資料互補輸入/輸出節點驅動感測放大器的正位元線輸入/輸出節點至「0」(「0」寫入至對應的記憶單元)，且驅動感測放大器的負位元線輸入/輸出節點至「1」，但是此「1」信號並未寫入至記憶單元。
具有外部資料值「0」且定址於耦接於感測放大器的正端的記憶單元之輸入信號係在列615中處理。亦即，外部資料值「0」產生資料輸入信號(具有資料輸入值為「0」)與互補的資料互補輸入信號(具有資料互補輸入值為「1」)。因為該記憶單元耦接於感測放大器的正端，輸入反相電路針對資料輸入信號與資料互補輸入信號將資料輸入值反相。因此，資料輸入信號的資料輸入值「0」被反相，以產生資料信號「1」，且資料互補輸入信號的資料互補輸入值「1」被反相，以產生資料互補信號「0」。資料信號傳送至感測放大器的正端上的雙向資料輸入/輸出節點，作為電性 「1」，且資料互補信號傳送至感測放大器的負端上的雙向資料互補輸入/輸出節點，作為電性「0」。應用這些信號至感測放大器的資料與資料互補輸入/輸出節點驅動感測放大器的正位元線輸入/輸出節點至「1」(「1」寫入至對應的記憶單元)，且驅動感測放大器的負位元線輸入/輸出節點至「0」，但是此「0」信號並未寫入至記憶單元。
具體地，具有外部資料值「1」係定址於耦接於感測放大器的負端的記憶單元之輸入信號係在列620中處理。亦即，外部資料值「1」產生資料輸入信號(具有資料輸入值為「1」)與互補的資料互補輸入信號(具有資料互補輸入值為「0」)。因為該記憶單元耦接於感測放大器的負端，輸入反相電路針對資料輸入信號與資料互補輸入信號將資料輸入值傳送而並未反相。因此，資料輸入信號的資料輸入值「1」產生資料信號「1」，且資料互補輸入信號的資料互補輸入值「0」產生資料互補信號「0」。資料信號傳送至感測放大器的正端上的雙向資料輸入/輸出節點，作為電性「1」，且資料互補信號傳送至感測放大器的負端上的雙向資料互補輸入/輸出節點，作為電性「0」。應用這些信號至感測放大器的資料與資料互補輸入/輸出節點驅動感測放大器的負位元線輸入/輸出節點至「0」(「0」寫入至對應的記憶單元)，且驅動感測放大器的正位元線輸入/輸出節點至「1」，但是此「1」信號並未寫入至記憶單元。
另外，具有外部資料值「0」係定址於耦接於感測放大器的負端的記憶單元之輸入信號係在列625中處理。亦即，外部資料值「0」產生資料輸入信號(具有資料輸入值為「0」)與互補的資料互補輸入信號(具有資料互補輸入值為「1」)。因為該記憶單元耦接於感測放大器的負端，輸 入反相電路針對資料輸入信號與資料互補輸入信號將資料輸入值傳送而並未反相。因此，資料輸入信號的資料輸入值「0」產生資料信號「0」，且資料互補輸入信號的資料互補輸入值「1」產生資料互補信號「1」。資料信號傳送至感測放大器的正端上的雙向資料輸入/輸出節點，作為電性「0」，且資料互補信號傳送至感測放大器的負端上的雙向資料互補輸入/輸出節點，作為電性「1」。應用這些信號至感測放大器的資料與資料互補輸入/輸出節點驅動感測放大器的負位元線輸入/輸出節點至「1」(「1」寫入至記憶單元)，且驅動感測放大器的正位元線輸入/輸出節點至「0」，但是此「0」信號並未寫入至記憶單元。
在本發明的實施例中，第7-8圖結合為電路圖與流程圖，例示記憶體系統中的交叉的位元線架構，其配置來以較佳的偏壓狀態儲存選擇的資料至記憶陣列的記憶單元中。另外，在本發明的實施例中，第7-8圖所揭示的系統與方法係實施在第1A圖的記憶體系統100A內，且由第2A-B圖的流程圖200A-B實施。
具體地，根據本發明的一實施例，第7圖為交叉的位元線記憶陣列700的範例性佈局，其係配置來以較佳的偏壓狀態儲存選擇的資料在記憶單元中，其中輸入信號利用預期的偏壓來傳送至記憶陣列700。作為範例，記憶陣列700係實施在第1A圖的記憶體系統100A內。
另外，記憶陣列700包含複數個記憶單元，每一記憶單元係相關於較佳的偏壓狀態，如同先前所述。例如，且針對例示的目的，在記憶陣列700中的DDR SDRAM記憶單元的實施中，較佳的偏壓狀態係預設狀態或電性「0」，其對於因為雜訊、軟錯誤率、漏電、以及會影響資料完 整性的其他非缺陷式因素所導致的資料遺失提供較大的抵抗性。應注意到，本專利案中所述的實施例也可應用至不同的配置，例如，使用隔離裝置作為多工功能，感測放大器係共用於複數個陣列。
如同第7圖所示，資料輸入/輸出信號701傳送至輸入/輸出反相電路750。另外，資料互補輸入/輸出信號703傳送至輸入/輸出反相電路750。在一實施例中，輸入/輸出反相電路750透過合適的電路路徑將資料輸入/輸出信號701與資料互補輸入/輸出信號703反相或傳送，取決於是否該位址係指向耦接於位元線或位元線互補的單元，如同將相關於第8圖另外敘述的。在另一實施例中，輸入/輸出反相電路750透過合適的電路路徑將資料輸入/輸出信號701及/或資料互補輸入/輸出信號703反相或傳送，取決於針對給定的記憶單元係啟用哪條字線(例如，偶數或奇數)，原始的輸入信號係分配至該給定的記憶單元來儲存，如同相關於第6與8圖敘述的。輸入/輸出反相電路750透過節點753接收控制信號，控制信號傳送自位址解碼器，其指示輸入/輸出反相電路750是否要將打算儲存的所接收信號反相，或作為輸出。
來自輸入/輸出反相電路750的信號傳送至複數個感測放大器，複數個感測放大器透過字線電晶體耦接於記憶單元，字線電晶體由記憶陣列700中的字線驅動器(未圖示)啟用，以選擇特定的記憶單元，來用於執行寫入與讀取操作的目的。在交叉的位元線記憶陣列700中，每一字線耦接於每另一位元線上的記憶體電晶體。因此，每一感測放大器從相同的記憶陣列700讀取呈現在位元線或位元互補線上的資料。在各種實施例中，感測放大器可用變化的方式配置在記憶陣列700中。例如，感測放 大器710以相同的方式操作如同第3A圖的複數個感測放大器350的一者。
為了簡化與例示的目的，僅顯示一個感測放大器710係耦接於位元線720A或位元線互補720B。感測放大器710的正位元線輸入/輸出節點713係耦接於位元線720A，且負節點714係耦接於位元線互補720B。例如，在被輸入/輸出反相電路750處理之後，正位元線輸入/輸出節點713將產生自資料輸入信號701與資料互補輸入信號的資料值傳送至位元線720A。位元線720A係耦接於電晶體731與732，這一對電晶體共用位元線接點。另外，在被輸入/輸出反相電路750處理之後，負位元線互補輸入/輸出節點714將產生自資料輸入信號與資料互補輸入信號的資料值傳送。位元線互補720B係耦接於記憶單元736與737，記憶單元736與737也共用位元線接點。額外的電晶體可耦接於位元線720A與位元線互補720B。
定址電路(未圖示)控制行解碼器，以選擇感測放大器710且定址對應一對的位元線。更具體地，列解碼器與行解碼器(包含感測放大器)係用於可選擇地存取位元線或位元線互補中的記憶單元，以回應於外部控制器(例如，記憶體控制器)所提供的位址信號。例如，行選擇節點790接收一輸入，該輸入指示是否感測放大器710應該連通於資料輸入/輸出與資料互補輸入/輸出信號，資料輸入/輸出與資料互補輸入/輸出信號耦接於節點717與718。
為了寫入、讀取、與抹除的目的，每一列包含對應的字線，其中字線係用於選擇記憶陣列700中特定列的記憶單元，這是藉由啟用該特定列中的FET而達成。例如，字線WL0係用於存取多個記憶單元(包含單元731)，WL1係用於存取多個記憶單元(包含單元736)，WL2係用於存 取多個記憶單元(包含單元732)，且WL3係用於存取多個記憶單元(包含單元737)。字線相關於一對位元線的一者(例如，位元線720A或位元線互補720B)係成對。例如，包含WL0與WL2的字線(作為偶數字線)係分別相關於記憶單元，包含單元731(耦接於WL0)與單元732(耦接於WL2)，使得每一記憶單元係透過位元線720A存取。另外，包含WL1與WL3的字線(作為奇數字線)係相關於記憶單元，包含單元736(耦接於WL1)與單元737(耦接於WL3)，使得每一記憶單元係透過位元線互補720B存取。
輸入/輸出反相電路750也適當地處理從記憶單元讀取的資料，取決於是否相關的記憶單元係使用位元線或位元線互補來存取。對應的，根據哪條字線(例如，偶數或奇數)係用於存取對應的記憶單元，處理從記憶單元讀取的資料。亦即，從記憶單元讀取的信號將以輸入信號被處理的相同方式(例如，反相或傳送)被處理。
根據本發明的一實施例，第8A圖為流程圖800A，例示儲存資料至交叉的位元線記憶陣列的方法，其中選擇的資料以較佳的偏壓狀態儲存在記憶單元中。例如，在多個實施例中，適當地，流程圖800A實施在第1A圖的記憶體系統100A與第3A-C圖的記憶陣列300A-C內。
在810處，該方法包含接收輸入信號，輸入信號包含一或更多個外部資料值，其中資料值可包含一或更多個資料狀態(例如，電性「0」、「1」等)。例如，輸入信號係傳送自記憶體控制器，用於儲存至記憶陣列中的記憶單元的目的。在815處，該方法包含根據該輸入信號來產生資料輸入信號與資料互補輸入信號。在一實施中，差動信號產生器(例如，產生器110)係配置來產生資料輸入信號與資料互補輸入信號。如同先前所 述，資料互補輸入信號包含資料輸入信號的補數。另外，耦接資料輸入信號，以傳送至感測放大器的正端，且耦接資料互補輸入信號，以傳送至感測放大器的負端。在一實施例中，資料輸入信號與資料互補輸入信號通過輸入反相電路而耦接至感測放大器。
在820處，該方法包含決定記憶陣列中的記憶單元的位址，該記憶單元係識別來儲存該輸入信號。例如，外部位址電路(例如，位於記憶體控制器中)決定所識別的記憶單元的位置並且輸出位址信號來部分控制用於存取所識別的記憶單元之列解碼器、行解碼器、與感測放大器。
在825處，該方法包含決定是否該位址指向耦接於另外耦接於對應的感測放大器的正節點之位元線的記憶單元。例如，若決定該位址指向耦接於偶數字線的記憶單元，且對應的位元線耦接於感測放大器的正端位元線輸入/輸出節點，該程序前進至方塊830。
在830處，該方法包含在傳送至感測陣列的正雙向資料輸入/輸出節點之前，將資料輸入信號的資料輸入值反相，以用於儲存的目的。另外，在835處，該方法包含在傳送至感測放大器的負雙向資料輸入/輸出節點之前，將資料互補輸入信號的資料互補輸入值反相，以用於儲存至要由偶數字線存取的記憶單元之目的。參照第7圖，在傳送至正雙向資料輸入/輸出節點717之前，輸入/輸出反相電路750將資料輸入/輸出信號701反相。反相的資料輸入信號在正位元線輸入/輸出節點713處輸出，以用於儲存至要由偶數字線存取的記憶單元之目的。另外，在傳送至負雙向資料互補輸入/輸出節點718之前，輸入/輸出反相電路750將資料互補輸入/輸出信號703反相。反相的資料互補輸入信號在感測放大器710內內部地反相，且 之後在正位元線輸入/輸出節點713處輸出，以用於儲存至要透過偶數字線存取的記憶單元之目的。
另一方面，當該位址指向耦接於另外耦接於感測放大器的負端之位元線互補的記憶單元時，該程序前進至方塊840。換句話說，當該位址指出該記憶單元係使用奇數字線與對應的位元線互補來存取時，該程序前進至方塊840。
具體地，在840處，該方法包含傳送資料輸入信號通過輸入反相電路，且傳送所傳送的資料輸入信號至對應的感測放大器的正雙向資料輸入/輸出節點。在負位元線互補輸入/輸出節點處輸出之前，傳送的資料輸入信號在感測放大器內內部地反相，以用於儲存至要由對應的奇數字線存取的記憶單元之目的。另外，在845處，該方法包含傳送資料互補輸入信號通過輸入反相電路，且傳送所傳送的資料互補輸入信號至負位元線互補輸入/輸出節點，以用於儲存至要由對應的奇數字線存取的記憶單元之目的。參照第7圖，輸入/輸出反相電路750傳送資料輸入/輸出信號701至正雙向資料輸入/輸出節點717，且傳送資料互補輸入/輸出信號703至負雙向資料互補輸入/輸出節點718，以用於儲存至要由奇數字線存取的記憶單元之目的。
根據本發明的一實施例，第8B圖為流程圖800B，例示從交叉的位元線記憶陣列讀取資料的方法，其中選擇的資料以較佳的偏壓狀態儲存在記憶陣列的記憶單元中。例如，在多個實施例中，適當地，流程圖800B實施在第1A圖的記憶體系統100A與第3A-C圖的記憶陣列300A-C內。
具體地，在850處，識別在記憶陣列中的記憶單元的位址， 以用於讀取。亦即，決定是否識別來讀取的記憶單元係耦接於位元線或位元線互補。例如，外部位址電路(例如，位於記憶體控制器中)決定所識別的記憶單元的位置，並且輸出位址信號來部分控制用於存取所識別的記憶單元之列解碼器、行解碼器、與感測放大器。
在855處，該方法包含決定是否該位址指向子陣列的記憶單元，子陣列的記憶單元耦接於另外耦接於感測放大器的正位元線輸入/輸出節點之位元線。換句話說，該方法決定是否該記憶單元耦接於偶數或奇數字線。若該記憶單元耦接於感測放大器的正位元線輸入/輸出節點，該方法前進至860，否則若該記憶單元並未耦接於正輸入/輸出節點，該方法前進至870。
另外，在860處，在耦接於位元線的記憶單元上執行讀取操作。更具體地，記憶單元(例如，記憶單元731)係透過偶數字線(例如，WL0)與對應的位元線(例如，位元線720A)來存取。亦即，該方法包含在感測放大器的正雙向位元線輸入/輸出節點713處偵測從對應的記憶單元讀取的信號，該對應的記憶單元係透過偶數字線與對應的位元線來存取。例如，在第7圖中，若選擇單元731，單元信號透過位元線720A從單元731傳送至感測放大器710的正位元線輸入/輸出節點713。該單元信號傳送至正雙向資料輸入/輸出節點717，用於傳送至輸入/輸出反相電路750。另外，相同的單元信號在感測放大器710中反相，且在負雙向資料互補輸入/輸出節點718處輸出，用於傳送至輸入/輸出反相電路750。
輸入/輸出反相電路750在輸入信號上原本執行的不論什麼操作必須再次由輸入/輸出反相電路750在輸出信號上執行，輸出信號由對 應的感測放大器傳送。因此，當記憶單元係透過偶數字線與對應的位元線來存取時，在865處，該方法包含將在感測放大器的正雙向資料輸入/輸出節點處偵測的單元信號反相，以產生資料輸出信號，資料輸出信號傳送至資料輸出埠，用於讀取的目的。參照第7圖，單元信號在正位元線輸入/輸出節點713處偵測且傳送至感測放大器710中的正雙向資料輸入/輸出節點717，然後傳送至輸入/輸出反相電路750。在輸出作為資料輸入/輸出信號701之前，傳送的單元信號在輸入/輸出反相電路750中反相。
另外，在867處，該方法包含在感測放大器的負雙向資料互補輸入/輸出節點處產生反相的單元信號。反相的單元信號透過輸入/輸出反相電路反相，以產生資料互補輸出信號，資料互補輸出信號傳送至資料互補輸出埠，用於讀取的目的。參照第7圖，在正位元線輸入/輸出節點713處偵測的單元信號在負雙向資料互補輸入/輸出節點718處輸出作為反相的單元信號，且反相的單元信號傳送至輸入/輸出反相電路750。在輸出作為資料互補輸出信號之前，反相的單元信號在輸入/輸出反相電路750中再次反相。
另一方面，若讀取操作執行於交叉的位元線記憶陣列中透過奇數字線與(對應的位元線對的)對應的位元線互補來存取的記憶單元，則該方法前進至870。亦即，在850處，決定識別來讀取的記憶單元係耦接於另外耦接於對應的感測放大器的負端之位元線互補。在870處，讀取操作執行於透過位元線互補(例如，720B)與對應的奇數字線(例如，WL1)來存取的記憶單元(例如，記憶單元736)。亦即，該方法包含在感測放大器的負位元線互補輸入/輸出節點(例如，節點714)處偵測從對應的記憶 單元讀取的信號。例如，在第7圖中，若選擇單元736，該信號透過位元線互補720B傳送至感測放大器710的負位元線互補輸入/輸出節點714。該單元信號傳送至負雙向資料互補輸入/輸出節點718，用於傳送至輸入/輸出反相電路750。另外，相同的單元信號在感測放大器710中反相，且在正雙向資料輸入/輸出節點717處輸出，用於傳送至輸入/輸出反相電路750。
當儲存至記憶單元時，輸入/輸出反相電路750在輸入信號的外部資料值上執行的不論什麼操作必須再次由輸入/輸出反相電路750在輸出信號上執行，輸出信號由對應的感測放大器傳送。因此，當記憶單元係透過位元線互補與對應的奇數字線來存取時，在875處，該方法包含將在感測放大器的負雙向資料輸入/輸出節點處偵測的已傳送的單元信號透過反相電路傳送，以產生資料互補輸出信號，資料互補輸出信號傳送至資料互補輸出埠，用於讀取的目的。參照第7圖，在負位元線互補輸入/輸出節點714處偵測的單元信號在負雙向資料互補輸入/輸出節點718處輸出作為傳送的單元信號，且在輸出作為資料互補輸出信號之前，傳送的單元信號傳送至且通過輸入/輸出反相電路750。
另外，該方法包含在感測放大器的正雙向資料輸入/輸出節點處產生反相的單元信號，且傳送反相的單元信號通過輸入/輸出反相電路，以產生資料輸出信號，資料輸出信號傳送至資料輸出埠，用於讀取的目的。參照第7圖，在負位元線互補輸入/輸出節點714處偵測的單元信號輸出作為在正雙向資料輸入/輸出節點717處偵測的反相的單元信號，且在輸出作為資料輸出信號之前，反相的單元信號傳送至且通過輸入/輸出反相電路750。
因此，根據本發明的實施例，揭示位元單元架構，其係配置來最佳化資料保持與軟錯誤率抵抗性，這是根據預期較多的單元呈現為儲存記憶單元(例如，DRAM)為第一狀態，但是以第二狀態儲存至記憶陣列中。
雖然前述揭示係使用具體的方塊圖、流程圖、與範例來提出各種實施例，每一方塊圖組件、流程圖步驟、操作、及/或本文所述及/或例示的組件可個別及/或集體地實施。另外，其他組件內包含的組件的任何揭示應視為範例，因為使用本文所述的發明原理可實施許多其他架構。例如，為了清楚起見，大多數開關與傳送閘係用N通道裝置例示。利用適當的邏輯控制，可使用P通道裝置，取代地或額外地。
本文所述及/或例示的步驟順序與程序參數係僅由範例的方式給定，且可依需要改變。例如，雖然以特定順序來討論或顯示本文所述及/或例示的步驟，這些步驟不必然需要以例示或討論的順序執行。本文所述及/或例示的各種範例方法也可省略本文所述及/或例示的一或更多個步驟，或者除了那些所揭示的以外還包含額外的步驟。
前述的敘述為了解釋的目的，已經參照具體實施例來敘述。但是，上面例示的討論不打算是窮舉式的或限制本發明至所揭示的精準形式。參見上面的教示後，許多修改與變化都可能。選擇與敘述的實施例係為了最佳地解釋本發明的原理與它的實際應用，以藉此促進本領域中熟習技藝者利用各種修改來最佳地使用本發明與各種實施例，如同可適於設想到的特定使用。
因此敘述根據本發明的實施例。雖然本揭示案已經在特定實 施例中敘述，應瞭解到，本發明不該詮釋為被此種實施例限制，而是詮釋為根據下面的申請專利範圍。
106‧‧‧記憶體控制器
110‧‧‧差動信號產生器
120‧‧‧位址解碼器
121‧‧‧控制信號
122‧‧‧控制信號
130‧‧‧輸入反相電路
140‧‧‧感測放大器
150‧‧‧輸出反相電路
160‧‧‧記憶體陣列
105(INPUT SIGNAL)‧‧‧輸入信號
113(DATA IN)‧‧‧資料輸入
115(DATA_BAR IN)‧‧‧資料互補輸入
151(DATA OUT)‧‧‧資料輸出
152(DATA_BAR OUT)‧‧‧資料互補輸出
DATA SIGNAL‧‧‧資料信號
DATA_BAR SIGNAL‧‧‧資料互補信號

Claims (10)

  1. 一種提供一動態隨機存取記憶體(DRAM)積體電路的方法，包含：提供一外部信號介面，包含：複數個介面電路，其中：各介面電路係調適以經耦接至用於二元外部資料之輸入及輸出之一外部信號線，其中在該外部信號線上之一第一電壓範圍對應至一第一二元邏輯狀態，並且在該外部信號線上之一第二電壓範圍對應至一第二二元邏輯狀態，且該外部資料的邏輯極性係統計地分布以促成該第一二元邏輯狀態；提供一記憶體陣列，包含：複數個記憶體單元，其中：各記憶體單元包含一資料儲存電容器，其中充電該電容器至一第三電壓範圍對應至一第三二元邏輯狀態，並且充電該電容器至一第四電壓範圍對應至一第四二元邏輯狀態，各記憶體單元中的洩漏電流在其電容器被充電至該第三電壓範圍時係實質上較大，且各記憶體單元中的洩漏電流在其電容器被充電至該第四電壓範圍時係實質上較小；以及提供耦接於該複數個介面電路及該記憶體陣列之間並且調適以最小化該記憶體陣列之該洩漏電流的複數個選擇性反相電路，其中：外部資料係儲存在該陣列中，使得該第一二元邏輯狀態中 的資料係儲存在各記憶體單元作為該第四二元邏輯狀態，並且該第二二元邏輯狀態係儲存在一記憶體單元作為該第三二元邏輯狀態。
  2. 如申請專利範圍第1項之提供一DRAM積體電路的方法，另包含：提供耦接在該複數個選擇性反相電路及該記憶體陣列之間的複數個感測放大器電路；及提供耦接至該複數個感測放大器電路的複數個輸出選擇性反相電路，其中：在一寫入記憶體存取期間，該等選擇性反相電路以差動的形式提供外部資料至該等感測放大器電路，並且在一讀取記憶體存取期間，該等感測放大器電路以差動的形式提供經儲存資料至該等輸出選擇性反相電路。
  3. 如申請專利範圍第2項之提供一DRAM積體電路的方法，另包含：提供耦接至該記憶體陣列、該複數個選擇性反相電路及該複數個輸出選擇性反相電路之一位址路徑，其中：該位址路徑選擇該複數個記憶體單元的一部份用於一記憶體存取，該外部資料的該選擇性反相係藉由該位址路徑來決定，且該選擇性反相針對讀取記憶體存取和寫入記憶體存取二者對該複數個記憶體單元的該相同經選擇部分是相同的。
  4. 如申請專利範圍第3項之提供一DRAM積體電路的方法，其中：該第一及第二二元狀態對應至一外部信號線上代表一二元位元的一單一高-低對；並且 該第三及第四二元狀態對應至儲存在一記憶體單元中代表一單一二元位元的一單一高-低對。
  5. 如申請專利範圍第4項之提供一DRAM積體電路的方法，其中：該第一二元邏輯狀態對應至一邏輯高狀態，且該第二二元狀態對應至一邏輯低狀態。
  6. 如申請專利範圍第4項之提供一DRAM積體電路的方法，其中：該第三二元邏輯狀態對應至一邏輯高狀態，且該第四二元狀態對應至一邏輯低狀態。
  7. 一種提供一動態隨機存取記憶體(DRAM)積體電路的方法，包含：提供一外部信號介面，包含：複數個介面電路，其中：各介面電路係調適以經耦接至用於外部二元資料之輸入及輸出之一外部信號，其中一第一電壓範圍對應至一第一二元邏輯狀態，並且一第二電壓範圍對應至一第二二元邏輯狀態，且該外部二元資料的邏輯極性係分布以統計地促成該第一二元邏輯狀態；提供一記憶體陣列，包含：複數個記憶體單元，組織成行與列，其中：各記憶體單元包含一資料儲存電容器，其中充電該電容器至一第三電壓範圍對應至一第三二元邏輯狀態，並且充電該電容器至一第四電壓範圍對應至一第四二元邏輯狀態，各記憶體單元中的洩漏電流在其電容器被充電至該第三電 壓範圍時係實質上較大，且各記憶體單元中的洩漏電流在其電容器被充電至該第四電壓範圍時係實質上較小；以及複數個正及負位元線對，各者關聯於一行，其中：各記憶體單元係耦接至僅一位元線，一等量的記憶體單元係耦接至各位元線，且一位元線對中的正及負位元線係調適而差動地以正及負二元邏輯極性個別地從該等記憶體單元傳送資料及傳送資料至該等記憶體單元，以及複數個正及負字線，並行地繞線至該等列的記憶體單元，其中：各記憶體單元係耦接至僅一字線，正字線係耦接至被耦接至正位元線的記憶體單元，且負字線係耦接至被耦接至負位元線的記憶體單元；提供耦接在該複數個介面電路與該陣列之記憶體單元之間的複數個感測放大器，其中：各感測放大器係關聯於一行，且各感測放大器包含耦接至該關聯正位元線的一正節點，及耦接至該關聯負位元線的一負節點；並且提供一控制電路，包含：一位址解碼器電路，耦接至該複數個字線，及複數個選擇性反相電路，耦接至該位址解碼器並進一步耦接在該複數個介面電路及該複數個感測放大器之間且經調適以最小化該記 憶體陣列之該洩漏電流，其中：該位址解碼器選擇一字線用於一寫入記憶體存取，若該經選擇字線係一正字線，則該外部二元資料藉由該等選擇性反相電路被反相且儲存在該陣列中，使得該第一二元邏輯狀態被儲存在各經存取記憶體單元作為該第四二元邏輯狀態，且該第二二元邏輯狀態被儲存在各經存取記憶體單元作為該第三二元邏輯狀態，並且若該經選擇字線係一負字線，則該外部二元資料不藉由該等選擇性反相電路被反相且儲存在該陣列中，使得該第一二元邏輯狀態被儲存在各經存取記憶體單元作為該第四二元邏輯狀態，且該第二二元邏輯狀態被儲存在各經存取記憶體單元作為該第三二元邏輯狀態。
  8. 如申請專利範圍第7項之提供一DRAM積體電路的方法，其中：該第一及第二二元狀態對應至一外部信號線上代表一二元位元的一單一高-低對；並且該第三及第四二元狀態對應至儲存在一記憶體單元中代表一單一二元位元的一單一高-低對。
  9. 如申請專利範圍第8項之提供一DRAM積體電路的方法，其中：該第一二元邏輯狀態對應至一邏輯高狀態，且該第二二元狀態對應至一邏輯低狀態。
  10. 如申請專利範圍第8項之提供一DRAM積體電路的方法，其中：該第三二元邏輯狀態對應至一邏輯高狀態，且該第四二元狀態對應至一邏輯低狀態。
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