KR20160002955A - 예측 데이터 반전을 사용하여 유지력이 최적화된 메모리 장치 - Google Patents

예측 데이터 반전을 사용하여 유지력이 최적화된 메모리 장치 Download PDF

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KR20160002955A
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데이비드 피스
윌리엄 씨. 플랜츠
켄트 스톨네이커
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인벤사스 코포레이션
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Abstract

데이터를 저장하는 방법이 개시된다. 본 방법은 메모리 공간을 구비하는 주소지정가능한 메모리(addressable memory)를 제공하는 단계를 포함하며, 이 경우 상기 메모리 공간은 다수의 메모리 셀들을 포함한다. 본 방법은, 하나 이상의 외부 데이터 상태들 중 제1 외부 데이터 상태가 상기 메모리 공간에 기록될 때, 상기 메모리 공간 내의 다수의 메모리 셀들 중 대부분이 내부 데이터 값들을 바람직한 바이어스 컨디션으로 저장하도록 상기 주소지정가능한 메모리를 구성하는 단계를 포함하며, 이 경우 상기 제1 외부 데이터 상태는 상기 바람직한 바이어스 컨디션과 반대이다.

Description

예측 데이터 반전을 사용하여 유지력이 최적화된 메모리 장치{Retention optimized memory device using predictive data inversion}
본 발명은 예측 데이터 반전을 사용하여 유지력이 최적화된 메모리 장치에 관한 것이다.
동적 랜덤 액세스 메모리(dynamic random access memory; DRAM)들과 같은 반도체 메모리 장치들은 데이터를 저장하고 데이터에 액세스하기 위해 프로그램 가능한 메모리 셀들의 배열에 포함된다. DRAM 셀은 전계 효과 트랜지스터(field effect transistor; FET)와 저장 캐패시터를 포함한다. 정보는 충전 상태의 또는 방전 상태의 캐패시터에 저장된다. FET는 판독 또는 기록 동작 중에 캐패시터에 대한 액세스를 제공한다. 또한, DRAM 셀은 상기 캐패시터의 포텐셜 누설 때문에 적절한 상태를 유지하기 위해 주기적으로 갱신된다.
DRAM 메모리 배열의 구성은 일반적으로 강건하며, 그리고 매우 낮은 에러율을 가진 판독, 기록 및 갱신 작업들을 위해 액세스 될 수 있다. 그러나 메모리 셀은 그 셀 내의 결함으로서 도시되지 않을 수 있지만 일 특정 시간에 상기 메모리 셀에 영향을 미치는 요인들에 기인하는 다양한 유형의 에러들에 영향을 받기 쉽다. 이와 같이, 메모리 셀의 상태는 노이즈, 소프트 에러율, 누설에 의해, 그리고 데이터 손실을 유발할 수 있는 기타 다른 요소들에 의해 영향을 받을 수 있다.
예를 들어, 소프트 오류를 포함한 비-결함 관련 오류들은 메모리 셀에 영향을 미치는 전기적 간섭, 자기적 간섭 또는 다른 간섭들 때문이다. 이러한 에러들은 노이즈 및/또는 방사선의 내부적 생성 또는 외부적 생성에 기인할 수 있다. 예를 들어, 이러한 에러들은 메모리 셀을 무작위로 타격하는 빗나간(stray) 알파 입자들을 야기하는 칩의 물질 붕괴(material decay)로부터 생성된 배경 방사선(background radiation)에 기인할 수 있거나, 또는 배열 내의 메모리 셀들을 타격하는 우주 공간에서 발행하는 매우 높은 에너지 입자들로 인한 우주 방사선(cosmic radiation)(예를 들어, 노이즈)에 기인할 수 있다. 또한 메모리 배열 내의 셀들의 더 높은 밀도들로 인해, 개별 메모리 셀들의 노이즈 관련 디스터브(disturb)의 가능성은 증가한다. 더 상세하게는, 이러한 랜덤한 전기 발생들은 DRAM 메모리 셀의 캐패시터 상에 저장된 전하에 영향을 미칠 수 있으며, 상기 메모리 셀이 상태를 변화하도록 야기할 수 있다. 이와 같이, 그러한 에러들은 반드시 셀 구조의 결함에 기인하지 않을 수 있지만, 상기 DRAM 메모리 셀에 저장된 정보는 올바르지 않을 수 있다.
한편, 비-결합 관련 에러들로 인한 데이터 손실은 상기 메모리에 치명적이지 않기 때문에, 상기 메모리 셀은 에러가 발견된 후 상기 메모리 셀의 유효 상태를 적절하게 저장하도록 수정될 수 있다. 그러나 수정 기능에는 증가된 회로 복잡성, 증가된 칩 크기, 증가된 전력 사용 및/또는 감소된 접근 시간의 추가 패널티가 따른다. 한편 데이터 손실은 명령 또는 데이터 값을 변경할 수 있기 때문에 애플리케이션 또는 시스템 충돌의 부적절한 실행을 야기할 수 있다. 이러한 경우, 메모리 시스템이 정상적으로 작동함에도 불구하고, 기본 애플리케이션 및/또는 데이터는 손상되었으며, 영향을 받은 메모리 셀들의 상태들의 정정을 필요로 할 수 있다. 예를 들어, 상기 영향을 받은 메모리 셀들은 (예를 들어, 에러 검출 및 정정 기법들을 통해) 재기록될 수 있거나, 또는 상기 시스템은 상기 메모리 배열 내에 정보를 다시 채움(repopulating)으로써 충돌된 애플리케이션을 소생하기 위해 재부팅될 수 있다.
또한, 잠재 결함들은 신호 손실의 비율을 증가시킴으로써, 그리고 소프트 에러들의 확률을 증가시킴으로써 메모리 셀에 악영향을 줄 수 있다. 예를 들어, 하나 이상의 잠재 결함들은 시간이 지남에 따라 메모리 셀을 약화시켜서, 그 셀을 고장점(a point of failure)에 더 가까이 가져간다. 잠재 결함을 가진 셀은 고장의 가장자리 영역(margins of failure)에서 작동할 수 있으며, 정상 작동 조건들에서 고장 나지 않을 수 있다. 그러나 그러한 셀은, 잠재 결함들이 없는 더 강한 셀들과 비교해보았을 때, 이전에 논의된 간섭들(예를 들어, 전기적, 자기적 간섭들 등)에 노출될 때 소프트 에러들에 더 취약할 수 있다.
노이즈, 소프트 에러들 등과 같은 비-결함 에러들에 덜 민감한 메모리 배열을 제공하는 것이 필요하다.
본 발명의 실시예들은 개별 메모리 셀들의 바람직한 메모리 상태로 바이어싱된(biased) 데이터를 저장함으로써 메모리 배열의 데이터 보존력 및 소프트 에러율을 최적화하는 방법 및 아키텍처를 제공하며, 이 경우 상기 저장은 본 발명의 실시예들의 구현 없이, 메모리 셀들의 대부분은 상기 바람직한 메모리 상태의 반대인 상태로의 저장을 위한 데이터가 제공될 것이라는 기대에 기초한다.
일실시예에서, 데이터를 저장하는 방법이 제공된다. 본 방법은 메모리 공간을 구비하는 주소지정가능한 메모리(addressable memory)를 제공하는 단계를 포함한다. 또한 본 방법은, 하나 이상의 외부 데이터 상태들 중 제1 외부 데이터 상태가 상기 메모리 공간에 기록될 때, 상기 메모리 공간 내의 다수의 메모리 셀들 중 대부분이 내부 데이터 값들을 바람직한 바이어스 컨디션(condition)으로 저장하도록 상기 주소지정가능한 메모리를 구성하는 단계를 포함한다. 예를 들어, 상기 바람직한 바이어스 컨디션은 상기 메모리 셀들의 디폴트 상태인 전기적 "0"일 수 있다. 상기 제1 외부 데이터 상태는 상기 바람직한 바이어스 컨디션과 반대이다.
다른 실시예에서, 데이터를 저장하기 위해 메모리 시스템이 개시된다. 상기 메모리 시스템은 메모리 공간을 구비하는 주소지정가능한 메모리를 포함하며, 이 경우, 메모리 공간은 다수의 메모리 셀들을 포함한다. 상기 주소지정가능한 메모리는 하나 이상의 외부 데이터 상태들 중 제1 외부 데이터 상태가 상기 메모리 공간에 기록될 때, 상기 메모리 공간 내의 다수의 메모리 셀들 중 대부분이 내부 데이터 값들을 바람직한 바이어스 컨디션으로 저장하도록 구성된다. 예를 들어, 상기 바람직한 바이어스 컨디션은 상기 메모리 셀들의 디폴트 상태인 전기적 "0"일 수 있다. 상기 제1 외부 데이터 상태는 상기 바람직한 바이어스 컨디션과 반대이다.
또 다른 실시예에서, 저장하는 방법, 더 상세하게는 데이터를 저장하는 방법이 제공된다. 본 방법은 주소지정가능한 메모리를 제공하는 단계로서, 상기 주소지정가능한 메모리는 다수의 메모리 셀들을 구비하는, 단계를 포함한다. 본 방법은 상기 메모리 공간의 다수의 메모리 셀들에 기록하기 위해 적어도 하나의 메모리 기록 경로(write path)를 제공하는 단계를 포함한다. 본 방법은 상기 메모리 공간의 다수의 메모리 셀들로부터 판독하기 위해 적어도 하나의 메모리 판독 경로(read path)를 제공하는 단계를 포함한다. 또한 본 방법은 메모리 셀의 내부적으로 저장된 데이터 값이 상기 메모리 공간 내에서의 해당 메모리 셀 위치와 거의 무관하도록 상기 적어도 하나의 메모리 판독 경로 및 상기 적어도 하나의 메모리 기록 경로 상의 데이터를 선택적으로 인버팅하는 단계를 더 포함한다.
본 발명의 다양한 실시예들의 이러한 목적들 및 다른 목적들, 그리고 이러한 이점들 및 다른 이점들은 여러 도면들에 도시된 실시예들의 다음의 상세한 설명을 읽은 후 당업자들에 의해 인식될 것이다.
본 발명의 효과는 본 명세서에 해당되는 부분들에 개별적으로 명시되어 있다.
본 명세서에 포함되어 본 명세서의 일부를 형성하는 첨부 도면들은 본 발명의 실시예들을 도시하며, 상세한 설명과 함께 본 발명의 원리들을 설명하는 역할을 한다. 또한 첨부 도면들에서, 동일한 참조번호들은 동일한 요소들을 묘사한다.
도 1a는 본 발명의 일실시예에 따른, 바람직한 바이어스 컨디션으로 데이터를 저장하도록 구성되는 메모리 시스템의 블록도이다.
도 1b는 본 발명의 일실시 예에 따른, 선택된 데이터를 바람직한 바이어스 컨디션으로 저장하도록 구성된 도 1a의 메모리 시스템의 감지 증폭기의 플러스 노드(positive node)에 연결된 메모리 셀에 데이터를 저장할 때의 데이터 컨디션들(conditions)의 용어를 나타내는 도면이다.
도 1c는 도 1b는 본 발명의 일실시 예에 따른, 선택된 데이터를 바람직한 바이어스 컨디션으로 저장하도록 구성된 도 1a의 메모리 시스템의 감지 증폭기의 마이너스 노드에 연결된 메모리 셀에 데이터를 저장할 때 데이터 컨디션들의 용어를 나타내는 도면이다.
도 2a는 본 발명의 일실시 예에 따른, 저장 방법을 도시하는 흐름도이며, 이 경우, 입력 신호의 제1 외부 데이터 상태를 저장할 때, 데이터는 바람직한 바이어스 컨디션으로 메모리 배열의 메모리 셀들에 저장된다.
도 2b는 본 발명의 일실시 예에 따른, 또 다른 저장 방법을 도시하는 흐름도이며, 이 경우, 내부적으로 저장된 데이터 값의 저장소가 메모리 공간 또는 배열 내에서의 위치와 독립적이도록, 입력 및 출력 데이터는 선택적으로 반전(inverting)된다.
도 3a는 본 발명의 일실시 예에 따른, 오픈 비트 라인 메모리 배열(open bit line memory array)의 레이아웃이며, 이 경우 상기 메모리 배열은 선택된 데이터를 바람직한 바이어스 컨디션으로 메모리 셀들에 저장하도록 구성된다.
도 3b는 본 발명의 일실시 예에 따른, 오픈 비트 라인 메모리 배열(open bit line memory array)의 레이아웃이며, 이 경우 단일 데이터 입력 신호는 하나 이상의 감지 증폭기들의 하나 이상의 플러스 측(positive side)들을 통해 메모리 셀들에 저장될 외부 데이터 값들을 전달하며, 상기 메모리 배열은 선택된 데이터를 바람직한 바이어스 상태로 메모리 셀들에 저장하도록 구성된다.
도 3c는 본 발명의 일실시 예에 따른, 오픈 비트 라인 메모리 배열(open bit line memory array)의 레이아웃이며, 이 경우 단일 데이터 입력 신호는 하나 이상의 감지 증폭기들의 하나 이상의 마이너스 측(negative side)들을 통해 메모리 셀들에 저장될 외부 데이터 값들을 전달하며, 상기 메모리 배열은 선택된 데이터를 바람직한 바이어스 상태로 메모리 셀들에 저장하도록 구성된다.
선행 기술 도 4a는 본 발명의 일실시예에 따른, 종래의 오픈 비트 라인 메모리 배열의 레이아웃이다.
선행 기술 도 4b는 도 4a의 메모리 배열 내에서 구현되는 감지 증폭기의 일례이다.
도 5a는 본 발명의 일실시예에 따른, 오픈 비트 라인 메모리 배열에 데이터를 저장하는 방법을 도시하는 흐름도이며, 이 경우, 선택된 데이터는 바람직한 바이어스 상태로 메모리 셀들에 저장된다.
도 5b는 본 발명의 일실시예에 따른, 오픈 비트 라인 메모리 배열로부터 데이터를 판독하는 방법을 도시하는 흐름도이며, 이 경우, 선택된 데이터는 바람직한 바이어스 상태로 메모리 셀들에 저장된다.
도 6은 본 발명의 일실시예에 따른, 메모리 시스템에 저장하기 전과 후의 신호들의 처리를 도시하는 테이블이며, 이 경우, 데이터는 바람직한 바이어스 상태로 저장된다.
도 7은 본 발명의 일실시예에 따른, 폴디드 비트 라인(folded bit line) 메모리 배열의 레이아웃이며, 이 경우, 데이터는 바람직한 바이어스 컨디션으로 메모리 셀들에 저장되도록 구성된다.
도 8a는 본 발명의 일실시예에 따른, 폴디드 비트 라인(folded bit line) 메모리 배열에 데이터를 저장하는 방법을 도시하는 흐름도이며, 이 경우, 데이터는 바람직한 바이어스 상태로 메모리 셀들에 저장된다.
도 8b는 본 발명의 일실시예에 따른, 폴디드 비트 라인 메모리 배열로부터 데이터를 판독하는 방법을 도시하는 흐름도이며, 이 경우, 선택된 데이터는 바람직한 바이어스 상태로 상기 메모리 배열의 메모리 셀들에 저장된다.
본 발명의 다양한 실시예들에 대해 상세히 언급될 것이며, 예시들은 첨부된 도면들에 도시되어 있다. 본 발명은 이러한 실시예들과 함께 기술되어 있지만, 이들은 본 발명을 이러한 실시예들로 제한하려는 것이 아님이 이해될 것이다. 반면, 본 발명은 첨부된 청구범위에 의해 정의되는 본 발명의 사상 및 범위 내에 포함될 수 있는 대체물, 변형물 및 등가물들을 포함하도록 의도된다. 또한 다음의 본 발명의 상세한 설명에서, 본 발명의 완전한 이해를 제공하기 위해 많은 특정 세부사항들이 설명된다. 그러나 본 발명은 이러한 특정 세부사항들 없이 실시될 수 있다는 것이 이해될 것이다. 다른 예들에서, 불필요하게 본 발명의 양상들을 모호하게 하지 않도록, 잘-알려진 방법들, 절차들, 구성요소들 및 회로들은 상세하게 기술되지 않았다.
따라서 본 발명의 실시예들은 대부분의 시간동안 바람직한 바이어스 컨디션에서 제1 데이터 상태를 갖는 입력 데이터를 메모리 배열에 저장하도록 구성된 비트셀 토포그래피들(즉, 전기적 데이터 상태로부터 물리적 데이터 상태로의 매핑)을 가능하게 하며, 이는 메모리 시스템이 그 전체로서, 노이즈, 소프트 에러율, 누설, 그리고 데이터 무결성에 영향을 미칠 수 있는 다른 요인들로 인한 데이터 손실에 더 영향을 받지 않도록 한다. 본 발명의 다른 실시예들은 상술한 성과들을 제공하며, 그리고 더 많은 메모리 셀들은 전기적 0들보다 전기적 1들로서 메모리 셀(예를 들어, DRAM)에 저장하기 위한 데이터가 제공되지만, 그러나 상기 배열에 대부분의 "0들"이 저장되는 방식으로 상기 메모리 배열에 저장된다는 기대(expectation)에 기초하여 소프트 에러율 내성(sofr error rate immunity) 및 데이터 보존력(data retention)을 최적화하도록 구성된 비트 셀 토포그래피들을 더 가능하게 한다. 본 발명의 또 다른 실시예들은 상술한 성과들을 제공하며, 그리고 메모리 시스템에 제공된 데이터의 대부분은 전기적 "0" 상태에 있으며, 그리고 대부분의 셀들은 전기적 "1" 신호를 수신하고 저장한다는 기대에 기초하여 소프트 에러율 내성(sofr error rate immunity) 및 데이터 보존력(data retention)을 최적화하도록 구성된 비트 셀 토포그래피들을 더 가능하게 한다.
본 발명의 실시예들은 주소지정가능한 메모리(addressable memory)에, 외부에서 수신된 데이터 상태(예를 들어, 입력 신호를 통해 수신된 하나 이상의 전기적 "1들")를 바람직한 바이어스 컨디션(예를 들어, "0")으로 저장하는 것을 가능하게 한다. 더 상세하게는, 상기 외부 데이터 상태가 바람직한 바이어스 컨디션과 반대인 메모리 주소에 제공된 데이터와 관련하여, 상기 메모리 주소들의 대다수에 대해, 상기 메모리 주소에 저장된 내부 데이터 값들은 바람직한 바이어스 컨디션에 있을 것이다. 이상적으로, 모든 주소지정가능한 메모리 장소들(locations)에 대해, 데이터가 바람직한 메모리 상태의 반대인 경우의 기록 작업들에 대해, 상기 내부 데이터 값들은 바람직한 바이어스 컨디션으로 저장될 것이다(예를 들어, "1들" 모두가 메모리 장치에 기록될 때, 그것들은 모두 내부적으로 "0들"로 저장될 것이다). 추가적으로, 상기 메모리 배열 내 셀들의 대부분은 외부에서 수신된 데이터 상태(예를 들어, "1")가 상기 주소지정가능한 메모리에 제시될 때, 그것들이 바람직한 바이어스 컨디션(예를 들어, "0")으로 저장되도록 구성된다. 드문 경우들에 있어서(예를 들어, 셀들의 여분 열(spare row) 또는 행(spare column) 또는 전용 여분 셀들의 사용 또는 에러들의 경우들에 있어서), 주어진 데이터 상태에 대해 내부적으로 저장된 값들은 바람직한 바이어스 컨디션에서 저장되지 않을 수 있다; 그러나 상기 주소지정가능한 메모리를 통해, 상기 주소지정가능한 메모리 내의 셀들 중 대부분은 여전히 내부 데이터 값들을 바람직한 바이어스 컨디션으로 저장할 것이다. 다른 실시예들은 외부에서 수신된 데이터 상태(예를 들어, 입력 신호를 통해 수신된 다수의 전기적 "1들")를 대응 메모리 셀의 위치와 독립적인 바람직한 바이어스 컨디션으로 주소지정가능한 메모리에 저장하는 것을 가능하게 한다. 즉, 상기 외부 데이터 상태(예를 들어, 하나 이상의 "1들")에 관해, 각각의 경우(instance)에서 메모리에 저장된 상기 하나 이상의 내부 데이터 값들(예를 들어, 바람직한 바이어스 컨디션)은 대응하는 메모리 셀들의 메모리 장소와 독립적이다. 예를 들어, 모두 "1들"을 포함하는 입력 신호를 수신할 때, 내부 데이터 값들은 상기 메모리 배열을 통해 바람직한 바이어스 컨디션(예를 들어, "0")으로 저장된다. 이와 같이, 본 발명의 실시예들은 수신된 데이터 상태(예를 들어, 하나 이상의 "1들")를, 메모리 배열 내 대부분의 셀들에 걸쳐 바람직한 바이어스 컨디션으로, 그리고/또는 그것이 메모리 셀 장소(location)와 대체로 독립적인 방식으로, 주소지정가능한 메모리에 저장하는 것을 가능하게 한다.
이중 데이터율 동기식 동적 랜덤 액세스 메모리(double data rate synchronous dynamic random-access memory; DDR SDRAM)는 특정 클록 주파수에서 SDR SDRAM(single data rate SDRAM) 메모리 시스템보다 더 높은 전송율을 가능하게 한다. 즉, DDR SDRAM 인터페이스는 기본 클록 신호의 상승단과 하강단 모두에서 데이터의 전송을 가능하게 한다. JEDEC 솔리드 스테이트 기술 협회(JEDEC Solid State Technology Association)에 의해 시행된 4세대 DDR SDRAM 표준(DDR4 SDRAM)은 그것의 데이터 입/출력 핀 상에 고 전압 "1" 종단(termination)을 갖도록 구성된다. 그 결과, 해당 입력은 이미 "1" 상태에 있기 때문에 메모리 배열에 "1들"을 기록하고 판독하는 것은 더 적은 전력을 소모할 것이다. 그러나 상기 메모리에 외부 "0들"을 기록하고 판독하는 것은 종단선(terminated line)이 "0" 상태로 내려올 것을 요구하여서, 전력을 소비한다. "1들"을 기록하고 판독하는 것은 DQ 버스 및/또는 핀들 상에서 더 적은 전력을 소비할 것이기 때문에, 본 발명의 실시예들에서 전력이 최적화된 시스템들은 우선적으로 상기 메모리 시스템에 "0들" 보다는 "1들"을 더 기록하지만 상기 메모리 배열에 "1들" 보다는 더 많은 "0들"을 저장할 것이고, 그렇지않다면 상기 메모리 시스템은 데이터가 상기 바람직한 바이어스 컨디션(예를 들어, 일반적인 n-채널 배열에 대해 "0")에 통계적으로 치중(biased)되는 방식으로 데이터를 상기 메모리 배열에 저장하도록 구성된다. 다른 실시예들은 우선적으로 상기 메모리 시스템에 "0들"보다는 "1들" 더 기록하지만 상기 메모리 배열에 "1들" 보다는 더 많은 "0들"을 저장할 것이다. 또 다른 실시예들은 상기 메모리 시스템에 "1들"보다는 "0들" 더 기록하지만 "1들"을 더 저장할 것이다. 또한 다른 실시예들은 우선적으로 상기 메모리 시스템에 "1들"보다는 "0들" 더 기록하지만 "0들"을 더 저장할 것이다.
도 1a 내지 도 1c는 주로 메모리 배열 내의 저장 메모리 셀의 주소 및/또는 장소로부터 독립적인 바람직한 바이어스 컨디션에서 특정 상태의 데이터를 저장하도록 구성된 메모리 시스템을 도시하는 다이어그램도들이다. 더 상세하게는, 도 1a는 본 발명의 일실시예에 따른, 바람직한 바이어스 컨디션으로 데이터를 저장하도록 구성된 메모리 시스템(100a)의 블록도이다. 도 1b는 본 발명의 일실시 예에 따른, 주로 메모리 배열 내의 저장 메모리 셀의 주소 및/또는 장소로부터 독립적인 바람직한 바이어스 컨디션에서 특정 상태의 데이터를 저장하도록 구성된 메모리 시스템의 감지 증폭기의 플러스 측(positive side)에 연결된 메모리 셀에 데이터 값들을 저장할 때 신호들의 흐름을 기술하는데 사용되는 용어, 그리고 신호들의 흐름을 나타내는 데이터 흐름도(100b)이다. 도 1c는 본 발명의 일실시 예에 따른, 주로 메모리 배열 내의 저장 메모리 셀의 주소 및/또는 장소로부터 독립적인 바람직한 바이어스 컨디션에서 특정 상태의 데이터를 저장하도록 구성된 메모리 시스템의 감지 증폭기의 마이너스 측(negative side)에 연결된 메모리 셀에 데이터 값들을 저장할 때 신호들의 흐름을 기술하는데 사용되는 용어, 그리고 신호들의 흐름을 나타내는 데이터 흐름도(100b)이다. 일실시예에서, 도 1a 내지 도 1c의 메모리 시스템들(100a 내지 100c)은 제1 데이터 상태를 포함하는 입력 신호의 외부 데이터 값들을 수신하도록 구성되며, 대부분의 경우 상기 수신된 외부 데이터 값들을 바람직한 바이어스 컨디션으로 저장한다. 또 다른 실시예에서, 메모리 시스템들(100a 내지 100c)은 소비전력을 최적화하고, 데이터 보존력(data retention)을 개선하고, 그리고/또는 소프트 에러율을 감소시키기 위해, 저장을 위한 신호들의 예상 패턴을 활용하도록 구성된다.
이제 도 1a로 돌아가면, 도시된 바와 같이, 상기 메모리 시스템(100a)은 상기 메모리 배열(160)로 흐르는 그리고 상기 메모리 배열(160)로부터 흐르는 데이터 흐름을 관리하기 위한 메모리 제어기(106)를 포함한다. 특히, 메모리 제어기는 상기 메모리 배열에 기록하기 위해 다수의 외부 데이터 값들을 포함하는 입력 신호(105)를 제공한다. 상기 외부 데이터 값들은 "1들" 및 "0들"과 같은 다수의 외부 데이터 상태들을 포함한다. 더 구체적으로는, 상기 메모리 제어기(106)는 상기 메모리 배열(160)의 메모리 셀들에 대한 판독 및 기록을 가능하게 하는 상기 메모리 시스템(100a)을 통한 제어 신호들을 전달한다.
상기 메모리 시스템(100a)은 입력 신호(105)를 수신하고 저장을 위한 한 쌍의 데이터 입력 신호들을 출력하기 위한 차동 신호 발생기(110)를 포함한다. 특히, 상기 한 쌍의 데이터 입력 신호들은 초기 입력 신호(105)를 나타내고 하나 이상의 데이터 입력 값들을 포함하는 데이터 인(data in) 신호(113)를 포함한다. 또한 상기 발생기(110)는 하나 이상의 data_bar 입력 값들을 포함하는 data_bar in 신호(115)를 생성하며, 이 경우, 상기 data_bar in 신호(115)는 상기 데이터 인 신호(data in signal)(113)에 대한 상보형(complement)이다.
또한 도 1b에 도시된 바와 같이, 상기 입력 신호(105)는 다수의 외부 데이터 값들을 포함한다. 상기 데이터 값들은 제1 상태, 제2 상태 등과 같은 하나 이상의 데이터 상태들일 수 있다. 예를 들어, 일실시예에서, 데이터 값들은 "0" 또는 "1"과 같은 두 가지 상태들 중 하나의 상태에 있을 수 있다. 다른 실시예들에서는, 두 개 이상의 데이터 상태들이 지원된다. 또한 상기 data in 신호(113)는 다수의 데이터 입력 값들을 포함하며, 그리고 상기 data_bar in 신호(115)는 다수의 data_bar 입력 값들을 포함한다.
도 1a의 메모리 시스템(100a)은 상기 메모리 제어기(106)에 연결된 주소 디코더(120)를 포함한다. 주소 디코더(120)는 주소 경로 상에 있으며, (상기 data in 신호(113) 및 상기 data_bar in 신호(115)를 통해) 상기 입력 신호(105)의 외부 데이터 값이 기록되는 메모리 셀의 주소를 결정하도록 구성되거나, 또는 판독되는 메모리 셀의 주소를 결정하도록 구성된다. 상기 주소 디코더는 상기 해당 메모리 셀의 주소에 따라 제어 신호(121 또는 122)를 입력 반전 회로(input inverting circuit)(130) 또는 출력 반전 회로(output inverting circuit)(150)에 발송한다. 예를 들어, 상기 메모리 디코더(120)는 상기 메모리 셀이 배열의 어느 쪽에 위치되어 있는지의 함수일 수 있는, 상기 메모리 셀이 해당 감지 증폭기의 양극에 연결되어 있는지(예를 들어, 오픈 비트-라인 아키텍처) 여부 또는 상기 메모리 셀이 짝수 워드 라인(even word line)에 연결되어 있는지(예를 들어, 폴디드 비트-라인 아키텍처) 여부를 판단하도록 구성된다. 상기 메모리 셀의 주소는 상기 data in 신호(113) 및 상기 data_bar in 신호(115)가 상기 메모리 배열(160)에 저장되기 전에 처리되는 방법을 지시할 것이다.
더 상세하게는, 메모리 시스템(100a)은 또한 차동 신호 발생기(110)에 연결되는 입력 반전 회로(130)도 포함하며, 상기 입력 반전 회로(130)는 상기 입력 신호(105)가 상기 메모리 시스템(100a)에 의해 내부적으로 처리되는 방법에 따라, 바람직한 바이어스 컨디션으로 상기 입력 신호(105)의 특정 데이터 값들을 저장하도록 구성된다. 예를 들어, 상기 반전 회로(130)는 상기 data in 신호(113) 및/또는 상기 data_bar in 신호(115)의 선택된 값들을 인버팅하거나 또는 인버팅하지 않고 통과시켜, 그것이 바람직한 바이어스 컨디션으로 상기 메모리 배열(160)에 전달되도록 그것의 상태를 맞추며(orienting), 이는 이하에서 더 기술될 것이다. 일실시예에서, 상기 data in 신호(113) 및/또는 상기 data_bar in 신호(115)는 제2 데이터 상태(예를 들어, "0")보다 제1 데이터 상태(예를 들어, "1")의 데이터 값들을 가지도록 통계적으로 치중된(biased) 입력 신호에 기반한다.
예를 들어, 도 1b는 제1 데이터 상태의 상기 data in 신호(113)의 외부 데이터 값이 특정 컨디션들 하에 상기 입력 반전 회로(130)에 의해 인버팅되어 반전된 데이터 신호(133)를 생성하는 것을 도시한다. 특히, 제1 데이터 상태(예를 들어, "1")의 외부 데이터 값은 해당 감지 증폭기의 플러스의 비트 라인 입/출력 노드에 연결된 메모리 셀에 저장될 때 상기 입력 반전 회로에 의해 인버팅된다. 이와 같이, 상기 data in 신호(113)는 제1 상태의 외부 데이터 값을 포함하며, 상기 반전된 데이터 신호(133)는 반전된 데이터 입력 값을 포함한다. 또한, 동일한 외부 데이터 값에 대해, 상기 data_bar in 신호(115)는 상기 입력 반전 회로(130)에 의해 반전되어, 반전된 data_bar 입력 값을 포함하는 반전된 data_bar 신호(135)를 생성한다.
도 1c는 제1 데이터 상태의 data in 신호(113)의 외부 데이터 값이 특정 컨디션들 하에서 상기 입력 반전 회로(130)에 의해 통과되어서(즉, 반전되지 않아서) 데이터 신호(137)를 생성하는 것을 도시한다. 특히, 제1 데이터 상태(예를 들어, "1")의 외부 데이터 값은 상기 입력 반전 회로에 의해 통과되며, 해당 감지 증폭기의 마이너스 비트 라인 입/출력 노드에 연결된 메모리 셀에 저장될 때 그리고 내부적으로 저장된 값(166)으로서 저장된다. 이와 같이, 상기 data in 신호(113)는 제1 상태의 외부 데이터 값을 포함하며, 상기 데이터 신호(137)는 통과된 데이터 입력 값을 포함한다. 또한, 동일한 외부 데이터 값에 대해, 상기 data_bar in 신호(115)는 상기 입력 반전 회로(130)에 의해 통과되어, 통과된 data_bar 입력 값을 포함하는 통과된 data_bar 신호(139)를 생성하며, 마이너스 비트 라인에 연결된 메모리 셀에 저장될 때 내부적으로 저장된 값(166)으로서 저장된다.
또한 메모리 시스템(100a)은 판독 및 기록 작업들을 용이하게 하기 위해 상기 메모리 배열(160)의 비트 라인들에 연결된 다수의 감지 증폭기들(140)을 포함한다. 다른 실시예들에서는, 감지 증폭기들 대신에, 전류 또는 전압을 측정하기 위해 적합한 임의의 수단이 다수의 비트 라인들에 연결된다. 상기 감지 증폭기 및/또는 측정 수단은 상기 메모리 배열(160) 상에 기록 및 판독 작업들을 수행할 때 전류 또는 전압을 측정하기 위해 사용된다.
도시된 바와 같이, 상기 메모리 시스템은 이전에 기술된, 바람직한 바이어스 컨디션을 가진 다수의 메모리 셀들을 포함하는 메모리 배열(160)을 포함한다. 예를 들어, 배열(160)은 행들과 열들로 배치되고 다양한 구성으로 배열된 다수의 메모리 셀들을 포함한다. 일구현예에서, 상기 배열(160)은 다수의 SDRAM 메모리 셀들을 구비하고 오픈 비트-라인 아키텍처를 포함하며, 또 다른 구현예에서는 폴디드 비트-라인 아키텍처를 포함한다. 상기 메모리 셀들은 데이터를 저장하기 위해 상태를 유지하도록 구성된다. 예를 들어, DRAM 구현예에서, 데이터는 충전 상태("1")의 또는 방전된 상태("0")의 캐패시터 상에 저장된다.
일실시예에서, 상기 배열(160)의 메모리 셀들은 싱글-엔드형 메모리 셀들을 포함하며, 이 경우 단일 비트 라인은 메모리 셀의 전압 레벨을 캡처하는데 사용된다. 이러한 방식으로, 해당 비트 라인 상의 전압은 기준 전압과 비교되어, 상기 메모리 셀에 저장된 상태를 판단한다. 예를 들어, 그 전압이 기준 전압보다 높다면, 상기 메모리 셀의 상태는 전기적 "1"을 나타내며, 반대로 그 전압이 기준 전압보다 낮다면, 상기 메모리 셀의 상태는 전기적 "0"을 나타낸다.
또한 상기 메모리 셀들은 바람직한 바이어스 컨디션을 가진다. 본 발명의 실시예들은 전기적 "1" 또는 "0"을 유지하기 위해 임의의 주어진 메모리 셀에 대한 능력에 영향을 주지 않으며, 그 대신 메모리 배열 내에서 대부분의 시간 동안 바람직한 바이어스 컨디션에 있는 데이터 저장소를 가능하게 하며, 이 경우 상기 바람직한 바이어스 컨디션은 (예를 들어, 판독 및/또는 기록하는 동안) 낮은 전력 소모를 최적화하기 위해, 비-결함 에러들(예를 들어, 노이즈, 소프트 에러율 등)의 효과를 줄이기 위해, 또한 다른 최적화 요소들을 위해 구현된다. 일실시예에서, 상기 바람직한 바이어스 컨디션은 디폴트 상태(예를 들어, n-채널 DRAM 배열에 대해 "0", 그리고 p-채널 메모리 배열에 대해 "1")이며, 이 경우, 상기 메모리 셀은 특정 시나리오들에서 그것의 디폴트 상태로 되돌아 가려는 경향이 있다. 또 다른 실시예에서, 상기 바람직한 바이어스 컨디션은 판독 및/또는 기록 작업들을 실행할 때 최소량의 전력을 가능하게 하는 상태이다. 예를 들어, 메모리 배열의 플래시 메모리 셀들은 "1들"보다 "0들"을 판독할 때 더 낮은 전력 사용을 나타낼 수 있다.
상기 메모리 배열(160)은 메모리 셀들의 하나 이상의 구성들(configurations)을 포함한다. 일 구현예에서, 메모리 배열(160)은 도 3a에 도시된 바와 같이 하나 이상의 메모리 셀들(예를 들어, DRAM)을 포함하는 오픈 비트-라인 아키텍처로 구성되며, 또 다른 구현예에서는 도 7에 도시된 바와 같이 폴디드 비트-라인 아키텍처로 구성된다.
일실시예에서, 상기 메모리 배열 시스템(100a)은 제1 상태의 데이터 값들을 갖는 입력 신호(105)를 수신한다. 이전에 기술된 다양한 동기부여들(motivations) 및 다른 동기부여들에 대해, 제1 상태의 그러한 데이터 값들은, 대응하는 내부적으로 저장된 데이터 값들(161)이 자신(161)이 메모리 내에 저장된 장소와 거의 무관하게 저장되도록, 상기 메모리 배열 시스템(100a) 내에서 처리된다. 더 구체적으로는, 입력 신호의 제1 상태의 데이터 값들은 해당 타겟 메모리 셀들이 위치한 장소와 무관하게, 주로 바람직한 바이어스 컨디션으로 내부적으로 저장된다.
일실시예에서, 상기 메모리 시스템(100a)은 입력 신호(105)의 데이터 값들 대부분이 제1 상태라는 기대를 가진 상기 입력 신호(105)를 수신한다. 예를 들어, 상기 입력 신호는 대부분 "1들"을 가진 데이터 값들을 포함할 수 있다. 이는 상기 메모리 시스템(100a)으로의 전달 전에 상기 데이터를 조작(manipulation)함으로써 달성될 수 있다. 일실시예에서, 상기 데이터의 조작은 하드웨어에서 발생한다. 다른 실시예에서, 상기 데이터의 조작은 소프트웨어에서 발생하거나 또는 애플리케이션 레벨에서 발생한다.
예를 들어, DDR4 SDRAM 메모리의 경우, JEDEC 표준은 중간점이 아닌 HIGH 레벨로 종단되는 입/출력 포트들(I/O들)을 가질 것이기 때문에, 상기 메모리 시스템(100a)이 전력을 절약하기 위해 더 많은 전기적 "1들"을 전달할 것이라고 예상된다. 이는 데이터 처리 중 다양한 위치들에서 이루어질 수 있다. 예를 들어, 상기 데이터가 통계적으로 전기적 "1들"에 치우치게 하는 것(biasing)은 시스템 레벨에서(예를 들어, 상기 메모리 시스템(100a)의 메모리 제어기에서) 발생하거나 또는 애플리케이션 레벨에서 발생할 수 있다. 이와 같이, 추가 조작 없이, 상기 입력 신호(105)는 의도된 대로, 저장을 위해 전기적 "1들"에 심하게 치우친 값들을 가질 것이다.
본 발명의 실시예들은 제1 외부 데이터 상태(예를 들어, "1")를 가진 입력 신호(105)의 외부 데이터 값들로서 초기에 수신된 데이터를, 메모리 배열 또는 메모리 공간의 임의의 주어진 메모리 셀 내 바람직한 바이어스 컨디션(예를 들어, "0" 또는 "1")을 가진 내부적으로 저장된 데이터 값들(161)로서 저장함으로써 데이터 보존력을 개선시키며, 소프트 에러율을 감소시킨다. 특히, 상기 메모리 시스템(100a)은 상기 data in 신호(113) 또는 data_bar in 신호(115)의 데이터 값들을 선택적으로 전환하는 입력 반전 회로(130)를 포함하여, 상기 내부적으로 저장된 데이터 값들(161)은 상기 바람직한 바이어스 컨디션으로 저장된다. 이는 상기 data in 신호(113) 또는 data_bar in 신호(115)의 하나 이상의 데이터 값들을 인버팅 또는 통과 중 하나를 선택적으로 수행함으로써 달성된다.
일실시예에서, 상기 바람직한 바이어스 컨디션은 상기 제1 외부 데이터 상태와 반대이다. 예를 들어, DDR4 SDRAM의 경우에서, 전술된 바와 같이 입력 신호는 외부 "1들"을 대부분 포함할 수 있다. 임의의 주어진 셀에 대해, 상기 입력 반전 회로(130)의 구현 후에, 그 셀은 전기적 "1"보다는 "0"을 저장할 가능성이 더 클 것이다. 따라서 시간이 지나면서, 그 메모리 셀, 그리고 메모리 배열(160)은 대부분의 시간동안 상기 바람직한 상태로 치우친 데이터를 저장하기 때문에 상기 메모리 셀은 실패할 가능성이 통계적으로 더 적을 것이다. 또 다른 실시예에서, 상기 바람직한 바이어스 컨디션은 상기 제1 외부 데이터 상태와 동일하다.
상기 메모리 시스템(100a)은 또한 상기 감지 증폭기(140)에 연결된 출력 반전 회로(150)도 포함한다. 일실시예에서, 상기 출력 반전 회로(150)는 상기 메모리 배열(160)의 특정 메모리 셀에 저장된 데이터 상에서 상기 입력 반전 회로(130)에 의해 (예를 들어, 상기 메모리 셀의 장소에 기초하여) 어떤 동작(action)들이 수행되었는지 판단할 수 있으며, 그리고 상기 메모리 셀로부터 판독되는 데이터에 대해, 출력 신호(data out 신호 및/또는 data_bar out 신호(152) 중 하나)로서 전달하기 전에, 적절한 동작들을 수행할 수 있다. 예를 들어, 상기 주소 디코더(120)는, 상기 메모리 셀이 배열의 어느 쪽에 위치되어 있는지의 함수일 수 있는, 판독되고 있는 메모리 셀이 해당 감지 증폭기의 플러스의 비트 라인 입/출력 노드에 연결되어 있는지(예를 들어, 오픈 비트-라인 아키텍처) 여부 또는 상기 메모리 셀이 짝수 워드 라인(even word line)에 연결되어 있는지(예를 들어, 폴디드 비트-라인 아키텍처) 여부를 판단하도록 구성된다. 판독되고 있는 메모리 셀의 주소는 상기 data 신호 및 상기 data_bar 신호가 출력 신호로서 전달되기 전에 해당 감지 증폭기로부터 처리되는 방법을 지시할 것이다.
예를 들어, 도 1b는 상기 출력 반전 회로(150)가 특정 컨디션들 하에서 해당 감지 증폭기로부터 획득된 상기 데이터 신호(163)의 데이터 출력값을 인버팅하여, 입력된 data out 신호(153)의 반전된 데이터 출력값을 생성하는 것을 도시한다. 즉, 상기 주소 디코더(120)는 상기 출력 반전 회로(150)에 제어 신호를 발송하여, 판독되고 있는 해당 메모리 셀이 위치한 장소에 따라 데이터를 인버팅하거나 통과시킨다. 특히, 상기 데이터 출력 값은 해당 감지 증폭기의 플러스 노드에 연결된 메모리 셀로부터 판독될 때 상기 출력 반전 회로에 의해 반전된다. 이와 같이, 상기 데이터 신호(163)는 데이터 출력 값을 포함하며, 반전된 data out 신호(153)는 반전된 데이터 출력 값을 포함한다. 또한 data_bar 신호(165)로부터의 대응 data_bar 출력 값은 상기 출력 반전 회로(150)에 의해 반전되어, 반전된 data_bar out 신호(155)를 생성한다. 이와 같이, data_bar 신호(165)는 data_bar 출력 값을 포함하며, 반전된 data_bar 출력 신호(155)는 반전된 data_bar 출력 값을 포함한다.
도 1c는 해당 감지 증폭기로부터 획득된 데이터 신호(167)의 데이터 출력 값이 특정 컨디션들 하에서 (예를 들어, 인버팅 없이) 통과되어 data out 신호(157)의 데이터 출력 값을 생성하는 것을 도시한다. 즉, 상기 주소 디코더(120)는 상기 출력 반전 회로(150)에 제어 신호를 발송하여, 판독되고 있는 해당 메모리 셀이 위치한 장소에 따라 데이터를 인버팅하거나 통과시킨다. 특히, 데이터 신호(167)의 데이터 출력 값은 해당 감지 증폭기의 마이너스 비트 라인 입/출력 노드에 연결된 메모리 셀로부터 판독될 때 상기 출력 반전 회로에 의해 통과된다. 이와 같이, 통과된 데이터 출력 값을 포함하는 data out 신호(157)는 데이터 출력으로서 전달된다. 또한 대응하는 data_bar 신호(169)의 data_bar 출력 값은 상기 출력 반전 회로(150)에 의해 통과되어, 상기 통과된 data_bar 출력 값을 포함하는 data_bar 출력 신호(159)로서 통과된 data_bar 신호(169)를 생성한다.
도 2a는 본 발명의 일실시 예에 따른 저장 방법을 도시하는 흐름도(200)이며, 이 경우, 선택된 데이터는 바람직한 바이어스 컨디션으로 메모리 배열의 메모리 셀들에 저장된다. 일실시예에서, 상기 흐름도(200a)는, 특히 입력 신호들이 예상된 상태로 상기 메모리 시스템(100a)에 전달될 때, 데이터를 메모리 공간 또는 배열에 바람직한 바이어스 컨디션으로 저장하기 위해 메모리 시스템(100a)에 의해 구현된다.
참조번호 210에서, 본 방법은 메모리 공간을 포함하는 주소지정가능한 메모리를 제공하는 단계를 포함한다. 예를 들어, 상기 메모리 공간(예를 들어, 메모리 배열)은 다수의 싱글-엔드형 메모리 셀들을 포함하며, 이 경우 상기 메모리 셀들은 상술된 바와 같이 바람직한 바이어스 컨디션을 갖는다. 예를 들어, 일구현예에서, 상기 주소지정가능한 메모리 배열은 다수의 DRAM 메모리 셀들을 포함하며, 이 경우, 상기 바람직한 바이어스 컨디션은 상기 메모리 셀들 각각의 디폴트 상태를 나타내는 전기적 "0"이다. 다른 구현예들에서, 상기 바람직한 바이어스 컨디션은, 기록 및/또는 판독 작업들을 수행하는 동안 어느 레벨이 더 낮은 전력 소비를 가져오는 가에 따라, 전기적 "0" 및 "1" 중 하나이다.
참조번호 220에서, 본 방법은 상기 메모리 공간 내의 다수의 메모리 셀들 중 대부분이, 선택된 데이터에 대해 바람직한 바이어스 컨디션으로 내부 데이터 값들을 저장하도록 상기 주소지정 가능한 메모리를 구성하는 단계를 포함한다. 특히, 제1 데이터 상태를 갖는 입력 신호의 외부 데이터 값들은 바람직한 바이어스 컨디션으로, 내부적으로 저장된 데이터 값들로서 다수의 메모리 셀들 내에 저장된다. 상기 입력 신호의 외부 데이터 값들은 하나 이상의 데이터 상태들(예를 들어, 전기적 "0", 전기적 "1" "0"과 "1" 사이의 상태들)을 포함한다. 일실시예에서, 상기 내부적으로 저장된 데이터 값들은 대부분의 경우 바람직한 바이어스 컨디션으로 상기 메모리 공간을 통해 상기 메모리 셀들에 저장된다. 일실시예에서, 정상적인 메모리 셀 작동 조건들 하에서, 제1 상태의 외부 데이터 값들 중 대부분은 바람직한 바이어스 조건으로, 메모리 셀들에, 내부적으로 저장된 데이터 값들로서 저장된다.
또한, 일실시예에서는, 상기 제1 외부 데이터 상태는 상기 바람직한 바이어스 컨디션과 반대이다. 예를 들어, 일구현예에서, 상기 메모리 공간은 다수의 DRAM 메모리 셀들을 포함하며, 이 경우, 상기 바람직한 바이어스 컨디션은 상기 메모리 셀들의 디폴트 상태를 나타내는 전기적 "0"이다. 이 경우, 상기 제1 외부 데이터 상태는 논리적 "1"로, 상기 바람직한 바이어스 컨디션과 반대이다. 이와 같이, 논리적 "1"의 상기 제1 외부 데이터 상태를 갖는 외부 데이터 값들은 상기 메모리 공간을 통해 전기적 "0"으로서 메모리 셀들에 저장된다. 이러한 방식으로, 상기 메모리 공간 내 메모리 셀들은 실패할 가능성이 적은 평형 상태에서, 내부적으로 저장된 데이터 값들을 저장한다. 또 다른 실시예에서, 상기 제1 외부 데이터 상태는 상기 바람직한 바이어스 컨디션과 마찬가지로 바이어스된다.
일실시예에서, 메모리 배열의 DDR4 SDRAM 구현에 있어서, I/O들이 전력을 최적화하기 위해 고전압("1") 종단을 갖는다는 것을 고려할 때, 상기 주소지정가능한 메모리에 전달된 입력 신호는 통계적으로 전기적 "1"에 치우친 외부 데이터 값들을 가질 것으로 기대된다. 즉, 상기 입력 신호의 다수의 외부 데이터 값들은 상기 제1 외부 데이터 상태일 가능성이 더 높다. 그러나 n-채널 DRAM 구현에서, 전력 최적화는 비-결함 에러들 때문에 소프트 에러들의 위험 및 다른 데이터 손실을 증가시키고서야 이루어진다. 이러한 증가된 위험을 해결하기 위해, 본 발명의 실시예들 하에서, 전기적 "1"의 외부 데이터 값들은 대부분의 시간동안 전기적 "0"으로서 상기 주소지정가능한 메모리의 메모리 셀들에 저장된다. 이렇게 하여, 시간이 지나면서, 상기 메모리 공간 내의 메모리 셀들은 대부분의 시간동안 상기 바람직한 상태로 치우친 데이터를 저장하기 때문에, 상기 메모리 셀들은 실패할 가능성이 통계적으로 더 적을 것이다.
더 구체적으로, 제1 데이터 상태를 갖는 외부 데이터 값들은 수정되어, 그것들은 바람직한 바이어스 컨디션에 있는 내부적으로 저장된 데이터 값들로서 저장되기 위해 상기 메모리 공간을 통해 메모리 셀들에게 전달된다. 예를 들어, 상기 입력 신호의 외부 데이터 값들은 바람직한 바이어스 컨디션으로 메모리 셀들에 저장되기에 적절한 경우 인버팅되며, 이는 이하에서 더 기술될 것이다.
오직 예시의 목적을 위해, 본 발명의 실시예들은 데이터 보존력을 최적화하고 소프트 에러율 내성을 제공하기 위해 DRAM 메모리 셀들을 포함하는 메모리 배열에 데이터를 저장하는 것에 대한 맥락에서 기술된다. 그러나 본 발명의 다른 실시예들은 임의 유형의 메모리 셀(예를 들어, 플래시 메모리 트랜지스터, FinFET(fin field effect transistor), 저항성 메모리 트랜지스터, RCAT(recessed channel array transistor) 등)로 구성되는 임의 유형의 메모리 배열에 데이터를 저장하기에도 적합하며, 이 경우, 상기 바람직한 바이어스 컨디션은 임의의 최적화 요소(예를 들어, 낮은 전력 소비, 더 빠른 응답 시간들, 개선된 서비스 품질 등)에 의해 정의된다. 예를 들어, 본 발명의 다른 실시예들에서, 상기 바람직한 바이어스 컨디션은 저 전력 기록 및/또는 판독 작업에 연관되며, 이 경우 하나의 상태는 기록 및 판독 작업들을 수행할 때 다른 상태에 비해 더 낮은 전력 소비에 의해 특징지어진다.
도 2b는 본 발명의 일실시 예에 따른, 또 다른 저장 방법을 도시하는 흐름도(200b)이며, 이 경우, 내부적으로 저장된 데이터 값의 저장소가 메모리 공간 또는 배열 내에서의 위치와 독립적이도록, 입력 및 출력 데이터는 선택적으로 반전(inverting)된다. 일실시예에서, 특히 입력 신호들이 예상된 상태로 상기 메모리 시스템(100a)에 전달될 때, 상기 흐름도(200b)는 데이터를 바람직한 바이어스 컨디션으로 메모리 공간 또는 배열에 저장하기 위해 메모리 시스템(100a)에 의해 구현된다.
참조번호 250에서, 본 방법은 메모리 공간을 구비하는 주소지정가능한 메모리를 제공하는 단계를 포함하며, 이 경우 상기 메모리 공간(예를 들어, 메모리 배열)은 다수의 메모리 셀들을 포함한다. 예를 들어, 일 구현예에서, 상기 주소지정가능한 메모리는 다수의 DRAM 메모리 셀들을 포함한다. 다른 실시예는 다른 유형들의 메모리 셀들을 포함하는 다른 유형들의 메모리 시스템들을 지원하기에 적합하다.
참조번호 260에서, 본 방법은 상기 메모리 공간 및 상기 주소지정가능한 메모리의 다수의 메모리 셀들에 기록하기 위한 적어도 하나의 메모리 기록 경로(memory write path)를 제공하는 단계를 포함한다. 예를 들어, 메모리 기록 경로는 상기 메모리 공간 내의 하나 이상의 메모리 셀들에 기록하도록 구성된다. 추가적으로, 참조번호 270 단계에서, 본 방법은 상기 메모리 공간 및 상기 주소지정가능한 메모리의 다수의 메모리 셀들로부터 판독하기 위한 적어도 하나의 메모리 판독 경로(memory read path)를 제공하는 단계를 포함한다. 예를 들어, 메모리 판독 경로는 상기 메모리 공간의 하나 이상의 메모리 셀들로부터 판독하도록 구성된다.
참조번호 280에서, 본 방법은 메모리 셀의 내부적으로 저장된 데이터 값이 상기 메모리 공간 내의 해당 메모리 셀 위치와 거의 무관하도록 상기 적어도 하나의 메모리 판독 경로 및 상기 적어도 하나의 메모리 기록 경로 상의 데이터를 선택적으로 인버팅하는 단계를 포함한다. 즉, 입력 신호의 외부 데이터 값의 주어진 외부 데이터 상태에 대해, 상기 해당 내부적으로 저장된 데이터 값은 저장을 위해 선택된 메모리 셀의 주소로부터 독립적이다. 예를 들어, 입력 신호의 해당 외부 데이터 값이 상기 주소지정가능한 메모리 내의 저장을 위해 전달될 때, 저장을 위해 상기 메모리 공간 내 어느 메모리 셀이 선택되는지와 무관하게, 그 외부 데이터 값은 상기 내부적으로 저장된 데이터 값으로서 저장된다. 이와 같이, 상기 내부적으로 저장된 데이터 값으로서의 외부 데이터 값의 저장은 메모리 셀 위치와 거의 무관하다.
일실시예에서, 상기 데이터는 선택적으로 인버팅되어, 상기 메모리 셀 내의 상기 내부적으로 저장된 데이터 값은 대부분 외부 출력 및 외부 입력에 제공된 하나 이상의 상태들과 반대이다. 예를 들어, 제1 데이터 상태를 갖는 입력 신호의 하나 이상의 외부 데이터 값들은 상기 제1 데이터 상태와 반대인 내부적으로 저장된 데이터 값들로서, 상기 메모리 공간의 메모리 셀들에 저장된다. 예로서, 상기 내부적으로 저장된 데이터 값들은 상술된 바와 같이 바람직한 바이어스 컨디션과 일치하며, 이와 같이, 상기 제1 외부 데이터 상태는 상기 바람직한 바이어스 컨디션과 반대이다. 또한, 해당 외부 데이터 값들의 상기 제1 데이터 상태와 반대인 내부적으로 저장된 데이터 값들을 저장하는 동일 메모리 셀들로부터 판독될 때, 상기 데이터는 외부 출력에서의 출력 값들이 상기 내부적으로 저장된 데이터 값들과 반대이도록, 그리고 상기 입력 신호의 초기, 외부 데이터 값들과 일치하도록 조작(manipulation)된다.
일실시예에서, 하나 이상의 외부 데이터 상태들 중 제1 외부 데이터 상태가 상기 메모리 공간에 기록될 때, 상기 주소지정가능한 메모리는 상기 메모리 공간 내의 다수의 메모리 셀들 중 대부분이 바람직한 바이어스 컨디션으로 내부 데이터 값들을 저장하도록 구성되며, 이 경우 상기 제1 외부 데이터 상태는 상기 바람직한 바이어스 컨디션과 반대이다. 상기 외부 데이터 값들은 전기적 "0", 전기적 "1", "0"과 "1" 사이의 상태들 등과 같은 하나 이상의 데이터 상태들을 포함한다.
본 발명의 실시예들에서, 도 3 내지 도 6은 바람직한 바이어스 컨디션으로 메모리 배열의 메모리 셀들에 데이터를 저장하도록 구성된 메모리 시스템의 오픈 비트-라인 아키텍처 메모리 배열을 도시하는 회로도들, 흐름도들, 테이블들이다. 또한, 본 발명의 실시예들에서, 도 3 내지 도 6에 개시된 시스템들 및 방법들은 도 1a의 메모리 시스템(100a) 내에서, 그리고 도 2a의 흐름도(200a) 및 도 2b의 흐름도(200b)에 의해 구현된다.
특히, 도 3a는 본 발명의 일실시예에 따른, 바람직한 바이어스 컨디션으로 메모리 셀들에 데이터를 저장하도록 구성된 오픈 비트 라인 메모리 배열(300a)의 예시적 레이아웃이다. 일실시예에서, 다수의 외부 데이터 값들을 포함하는 입력 신호는 상기 메모리 배열(300a)에 전달되어, 상기 외부 데이터 값들은 예상된 바이어스를 갖는다. 예로서, 메모리 배열(300a)은 도 1a의 메모리 시스템(100a)에서 구현가능하다.
도 3a에 도시된 바와 같이, data in 신호(301)는 참조번호 311의 경로를 통해 입력 반전 회로(310)에 전달된다. 또한 data_bar in 신호(303)는 참조번호 316의 경로를 통해 상기 입력 반전 회로(310)에 전달된다. 일실시 예에서, 상기 data in 신호(301) 및 상기 data_bar in 신호(303)는 입력 신호에 기초하여 차동 신호 발생기(도시되지 않음)로부터 생성된다. 상기 입력 반전 회로(310)는 상기 초기 입력 신호가 저장을 위해 어느 메모리 셀에 배치되었는지에 따라 적절한 회로를 통해 상기 data in 신호(301) 및 상기 data_bar in 신호(303)를 인버팅하거나 또는 통과시킨다. 특히, 오픈 비트-라인 아키텍처에 대해, 상기 data in 신호(301) 및 상기 data_bar in 신호(303)는 타겟팅된 메모리 셀이 상기 배열의 어느 쪽(A-측/좌측 또는 B-측/우측)에 위치되어 있는지에 따라 인버팅되거나 통과되며, 이는 도 4 내지 도 6에 관해 추가 설명될 것이다. 예를 들어, 상기 메모리 배열(300a)의 좌측 또는 A-측(380a)에 위치한다면, 타겟팅된 메모리 셀이 참조번호 392의 노드를 통한 주소 디코더로부터의 제어 신호를 통해 패스 게이트(pass gate)(304)를 활성화시킴으로써 상기 data in 신호(301)는 상기 입력 반전 회로(310)를 통해, 상기 입력 반전 회로(310)의 참조번호 311 및 313의 경로들 상에서 인버터(306)에 의해 인버팅된다. 상기 반전된 데이터 신호는 패스 게이트(304)를 통과하고 참조번호 320의 경로를 통해 상기 회로(310)로부터 상기 메모리 배열에 전달된다. 또한, data_bar in 신호(303)는 참조번호 392의 노드에 전달된 주소 디코더로부터의 제어 신호를 통해 참조번호 308의 트랜지스터를 활성화시킴으로써 상기 입력 반전 회로(310)를 통해, 참조번호 316 및 317의 경로들을 통해 참조번호 307의 인버터에 의해 반전된다. 그와 반대로, 참조번호 391의 노드를 통한 주소 디코더로부터의 제어 신호를 통해 패스 게이트(305)를 활성화함으로써 타겟팅된 메모리 셀이 상기 메모리 배열(300a)의 우측 또는 B-측에 위치한다면, 상기 data in 신호(301)는 참조번호 311 및 320의 경로들을 통해 상기 입력 반전 회로(310)를 통과한다. 통과된 데이터 신호는 패스 게이트(305)를 통하여 참조번호 320의 경로를 통해 회로(310)로부터 상기 메모리 배열에 전달된다. 또한 상기 data_bar in 신호(303)는 참조번호 391의 노드에 전달된 주소 디코더로부터의 제어 신호를 통해 트랜지스터(309)를 활성화함으로써 참조번호 316 및 330의 경로들을 통해 상기 입력 반전 회로(310)를 통과한다.
상기 입력 반전 회로(310)로부터의 신호들은 감지 증폭기들(350a 내지 350d)을 포함하는 다수의 감지 증폭기들(350)에 전달된다. 일반적으로, 감지 증폭기들은 기록 및 판독 작업들을 수행하기 위한 목적으로 특정 메모리 셀을 선택하기 위해 상기 메모리 배열(300a)의 비트 라인들에 연결된다. 예를 들어, 참조번호 320의 경로는 다수의 감지 증폭기들(350) 각각의 양극에 있는 양-방향 data 입/출력 노드(예를 들어, 참조번호 350a의 감지 증폭기의 참조번호 351)에 연결되어, 상기 입력 반전 회로(310)에 의한 조작 후 상기 data in 신호(301)를, A-측 서브-배열(380a) 및 B-측 서브-배열(380b) 중 어느 하나에 전달한다. 또한 참조번호 330의 경로는 다수의 감지 증폭기들(350) 각각의 음극에 있는 양-방향 data_bar 입/출력 노드(예를 들어, 참조번호 350a의 감지 증폭기의 참조번호 356)에 연결되어, 상기 입력 반전 회로(310)에 의한 조작 후 상기 data_bar in 신호(303)를, A-측 서브-배열(380a) 및 B-측 서브-배열(380b) 중 어느 하나에 전달한다.
게다가 참조번호 300a의 메모리 배열은 다수의 메모리 셀들을 포함하며, 각각의 메모리 셀은 이전에 기술한 바와 같이 바람직한 바이어스 컨디션과 연관된다. 예를 들어, 그리고 예시의 목적으로, 상기 메모리 배열(300a)의 DRAM 메모리 셀들의 구현에 있어서, 바람직한 바이어스 컨디션은 디폴트 상태이거나 또는 전기적 "0" 이며, 이는 노이즈, 소프트 에러율, 누설 및 데이터 무결성에 영향을 줄 수 있는 다른 비-결함 요인들로 인한 데이터 손실에 더 강한 내성을 가능하게 한다.
도 3a에서, 다수의 메모리 셀들은 오픈-비트 라인 아키텍처로 구성된다. 도시된 바와 같이, 메모리 배열(300a)은 상기 배열의 좌측에 구성된 A-측 서브-배열(380a) 및 상기 배열의 우측에 구성된 B-측 서브-배열(380b)과 같은 두 개의 서브-배열들을 포함한다. 각각의 서브-배열은 참조번호 361a의 메모리 셀 또는 참조번호 363a의 메모리 셀과 같은 메모리 셀들의 M 개의 열들과 N개의 행들을 포함한다.
상기 N 개의 행들 각각은 대응하는 비트 라인을 포함하며, 이 경우 비트 라인들은 상기 A-측 서브-배열(380a) 및 B-측 서브-배열(380b)의 메모리 셀들에 데이터를 기록하거나 그 메모리 셀들로부터 데이터를 판독하기 위해 사용된다. 특히, 주소지정 회로(addressing circuitry)(도시되지 않음)는 상기 A-측 서브 배열(380a) 상의 비트 라인들(371a, 372a, 373a 및 374a)에 연결된 감지 증폭기들(350a 내지 350d) 그리고/또는 열 디코더들(column decoders)(예를 들어, 참조번호 350a의 감지 증폭기의 Y-셀렉트(390))을 제어한다. 또한 주소지정 회로는 상기 B-측 서브 배열(380b) 상의 비트 라인들 바(371b, 372b, 373b 및 374b)에 연결된 감지 증폭기들(350a 내지 350d) 그리고/또는 열 디코더들을 제어한다. 예를 들어, 상기 감지 증폭기들(350a 내지 350d) 각각은 상기 배열 내의 해당 비트 라인들에 액세스 하는 메모리 셀들에 연결된 플러스 비트 라인 입/출력 노드(예를 들어, 참조번호 350a의 감지 증폭기에 대한 참조번호 352의 노드)와, 마이너스 비트 라인 바 입/출력 노드(예를 들어, 참조번호 350a의 감지 증폭기에 대한 참조번호 357의 포트)를 포함한다. 상기 A-측 서브 배열(380a) 및 상기 B-측 서브 배열(380b)은 임의의 개수의 비트 라인들을 포함할 수 있다는 것이 이해된다.
M 개의 열들 각각은 해당 워드 라인을 포함하며, 이 경우, 기록, 판독 및 삭제를 위해 워드 라인들은 참조번호 380a의 서브-배열 및 참조번호 380b의 서브-배열 중 어느 하나의 메모리 셀들 중 특정 열에 있는 FET들을 활성화시킴으로써 그 특정 열을 선택하기 위해 사용된다. 예를 들어, A-측 서브-배열(380a)에 대해, 참조번호 340의 워드 라인은 대응 열(366) 내의 메모리 셀들(예를 들어, 참조번호 361a 내지 361d)에 액세스하기 위해 사용된다. 또한, B-측 서브-배열(380b)에 대해, 참조번호 345의 워드 라인은 메모리 셀들의 대응 열(367) 내의 메모리 셀들(예를 들어, 참조번호 363a 내지 363d)에 액세스하기 위해 사용된다. 각각의 배열에 대해 오직 하나의 워드 라인이 도시되었지만, 상기 A-측 서브 배열(380a) 및 상기 B-측 서브 배열(380b) 각각은 임의의 개수의 워드 라인들을 포함할 수 있음이 이해된다.
더 상세하게는, 열 디코더들 및 행 디코더들은 외부 제어기(예를 들어, 메모리 제어기)에 의해 제공된 주소 신호들에 응답하여 상기 A-측 서브 배열(380a) 및 상기 B-측 서브 배열(380b) 중 하나의 메모리 셀들에 선택적으로 액세스하도록 사용된다.
또한 메모리 배열(300a)은 메모리 셀이 판독을 위해 상기 메모리 배열(300a)의 어느 측(예를 들어, A-측(380a) 또는 B-측(380b))에서 액세스되었나에 따라, 상기 메모리 셀들로부터 판독된 데이터를 적절히 조작하는 출력 반전 회로(388)도 포함한다. 즉, 메모리 셀로부터 판독된 신호는 해당 입력 신호(예를 들어, data in(301) 또는 data_bar(303))가 반전되었는가의 여부에 따라 조작(예를 들어, 인버팅)될 것이다. 예를 들어, 상기 출력 반전 회로(388)는 참조번호 320의 경로를 통해 대응 감지 증폭기(350a 내지 350d)의 플러스 측(positive side)의 양-방향 데이터 입/출력 노드(예를 들어, 참조번호 351의 노드)로부터 data 신호를 수신하며, 그리고 참조번호 330의 경로를 통해 대응 감지 증폭기(350a 내지 350d)의 마이너스 측(negative side)의 양-방향 데이터 입/출력 노드(예를 들어, 참조번호 356의 노드)로부터 data_bar 신호를 수신한다. 출력 반전 회로(388)는 상기 초기 입력 신호가 저장을 위해 어느 메모리 셀에 배치되었었는지에 따라 적절한 회로 경로를 통해 대응 감지 증폭기로부터 수신된 데이터 신호들을 인버팅하거나 또는 통과시킨다. 도시된 바와 같이, 참조번호 320의 경로를 통한 데이터 신호는 참조번호 399의 노드에 전달된 주소 디코더로부터의 제어 신호를 통해 트랜지스터(382)를 활성화시킴으로써, 참조번호 320 및 381의 경로들을 통해 상기 출력 반전 회로(388)를 통해 반전된다. 참조번호 320의 경로를 통한 데이터 신호는 참조번호 398의 노드에 전달된 주소 디코더로부터의 제어 신호를 통해 트랜지스터(384)를 활성화시킴으로써, 상기 출력 반전 회로(388)를 통과한다. 또한 참조번호 330의 경로를 통한 data_bar 신호는 참조번호 399의 노드에 전달된 주소 디코더로부터의 제어 신호를 통해 트랜지스터(387)를 활성화시킴으로써, 참조번호 330 및 386의 경로들을 통해 상기 출력 반전 회로(388)를 통해 인버팅된다. 상기 data_bar 신호는 참조번호 398의 노드에 전달된 주소 디코더로부터의 제어 신호를 통해 트랜지스터(389)를 활성화시킴으로써, 참조번호 330의 경로를 통해 상기 출력 반전 회로(388)를 통과한다.
도 3b는 오픈 비트 라인 메모리 배열(300b)의 레이아웃이며, 이 경우, 단일 데이터 입력 신호는 하나 이상의 감지 증폭기들의 하나 이상의 플러스 측들을 통해, 메모리 셀들에 저장될 외부 데이터 값들을 전달하며, 이 경우 본 발명의 일실시예에 따라, 상기 메모리 배열은 선택된 데이터를 바람직한 바이어스 컨디션으로 메모리 셀들에 저장하도록 구성된다. 일실시예에서, 다수의 외부 데이터 값들을 포함하는 입력 신호는 상기 메모리 배열(300b)에 전달되어, 상기 외부 데이터 값들이 예상 바이어스를 갖도록 한다. 예로서, 메모리 배열(300b)은 도 1a의 메모리 시스템(100a)에서 구현가능하다.
도시된 바와 같이, 상기 오픈 비트 라인 메모리 배열(300b)은 몇가지 예외를 제외하고 도 3a의 오픈 비트 라인 메모리 배열(300a)과 유사한 구성을 갖는다. 이와 같이, 일반적으로, 참조번호 300a의 메모리 배열 또는 참조번호 300b의 메모리 배열에서 유사 번호를 갖는 요소들은 동일한 기능을 수행한다. 예를 들어, 메모리 배열(300b)은 상기 배열의 좌측에 구성된 A-측 서브-배열(380a) 및 상기 배열의 우측에 구성된 B-측 서브-배열(380b)과 같은 두 개의 서브-배열들을 포함하는 오픈-비트 라인 아키텍처로 구성된 다수의 메모리 셀들을 포함한다. 각각의 서브-배열은 참조번호 361a의 메모리 셀 또는 참조번호 363a의 메모리 셀과 같은 메모리 셀들의 M 개의 열들과 N개의 행들을 포함한다. 상기 N 개의 행들 각각은 대응하는 비트 라인을 포함하며, 이 경우 비트 라인들은 상기 A-측 서브-배열(380a) 및 B-측 서브-배열(380b)의 메모리 셀들에 데이터를 기록하거나 그 메모리 셀들로부터 데이터를 판독하기 위해 사용된다. M 개의 열들 각각은 해당 워드 라인을 포함하며, 이 경우, 기록, 판독 및 삭제를 위해, 워드 라인들은 참조번호 380a의 서브-배열 및 참조번호 380b의 서브-배열 중 어느 하나의 메모리 셀들 중 특정 열을, 그 특정 열에 있는 FET들을 활성화시킴으로써 선택하기 위해 사용된다. 주소지정 회로(도시되지 않음), 열 디코더들 및 행 디코더들은 외부 제어기(예를 들어, 메모리 제어기)에 의해 제공된 주소 신호들에 응답하여 상기 A-측 서브 배열(380a) 및 상기 B-측 서브 배열(380b) 중 하나의 메모리 셀들에 선택적으로 액세스하도록 사용된다.
상기 오픈 비트 라인 메모리 배열(300b)은 data in 신호(1301)의 형태로 입력 신호를 수신하도록 구성된다. 도 3a에서 구현된 것과 같이 차동 신호 발생기를 통해 상보형 데이터 입력 신호들을 생성하는 대신에, 오직 하나의 data in 신호(1301)가 사용되어, 상기 배열(300b)로의 저장을 위해 데이터 값들을 전달한다. 도 3b에 도시된 바와 같이, data in 신호(1301)는 참조번호 1311의 경로를 통해 입력 반전 회로(1310)에 전달된다. 상기 입력 반전 회로(1310)는 상기 초기 입력 신호가 저장을 위해 어느 메모리 셀에 배치되었는지에 따라 적절한 회로 경로를 통해 상기 data in 신호(1301)를 인버팅하거나 또는 통과시킨다. 예를 들어, 상기 data in 신호(1301)는 타겟팅된 메모리 셀이 상기 배열의 어느 쪽(A-측/좌측 또는 B-측/우측)에 위치되어 있는지에 따라 인버팅되거나 통과되며, 이는 도 4 내지 도 6에 관해 추가 설명될 것이다. 구체적으로, 상기 타겟팅된 메모리 셀이 상기 메모리 배열(300b)의 좌측 또는 A-측(380a)에 위치한다면, 상기 입력 반전 회로(1301)에서 상기 data in 신호(1301)는 참조번호 1392의 노드를 통한 주소 디코더로부터의 제어 신호를 통해 패스 게이트(1304)를 활성화시킴으로써, 참조번호 311 및 1313의 경로들을 통해 인버터(1303)에 의해 반전된다. 상기 반전된 데이터 신호는 패스 게이트(1304)를 통과하여 참조번호 1320의 경로를 통해 회로(1310)로부터 상기 메모리 배열에 전달된다. 또한 상기 타겟팅된 메모리 셀이 상기 메모리 배열(300b)의 우측 또는 B-측(380b)에 위치한다면, 상기 data in 신호(1301)는 참조번호 1391의 노드를 통한 주소 디코더로부터의 제어 신호를 통해 패스 게이트(1305)를 활성화시킴으로써, 상기 입력 반전 회로(1310)의 경로들(1311, 1320)을 통해 인버팅없이 통과된다. 통과된 데이터 신호는 패스 게이트(1305)를 통과하여 참조번호 1320의 경로를 통해 회로(1310)로부터 상기 메모리 배열에 전달된다.
상기 입력 반전 회로(1310)로부터의 신호들은 감지 증폭기들(350a 내지 350d)을 포함하는 다수의 감지 증폭기들(350)에 전달된다. 일반적으로, 감지 증폭기들은 기록 및 판독 작업들을 수행하기 위한 목적으로 특정 메모리 셀을 선택하기 위해 상기 메모리 배열(300b)의 비트 라인들에 연결된다. 예를 들어, 참조번호 1320의 경로는 다수의 감지 증폭기들(350) 각각의 양극에 있는 양-방향 data 입/출력 노드(예를 들어, 참조번호 350a의 감지 증폭기의 참조번호 351)에 연결되어, 상기 입력 반전 회로(1310)에 의한 조작 후 상기 data in 신호(1301)를, A-측 서브-배열(380a) 및 B-측 서브-배열(380b) 중 어느 하나에 전달한다.
또한 메모리 배열(300b)은 메모리 셀이 판독을 위해 상기 메모리 배열(300b)의 어느 측(예를 들어, A-측(380a) 또는 B-측(380b))에서 액세스되었나에 따라, 상기 메모리 셀들로부터 판독된 데이터를 적절히 조작하는 출력 반전 회로(1380)도 포함한다. 즉, 메모리 셀로부터 판독된 신호는 해당 입력 신호(예를 들어, data in(1301))도 반전되었는지 아닌지의 여부에 따라 조작될 것이다(예를 들어, 인버팅되거나 인버팅되지 않을 것이다). 예를 들어, 상기 출력 반전 회로(1380)는 참조번호 1320의 경로를 통해 대응 감지 증폭기들(350a 내지 350d)의 플러스 측(positive side)의 양-방향(bi-directional) 데이터 입/출력 노드로부터 data 신호를 수신한다. 출력 반전 회로(1380)는 어느 메모리 셀이 액세스되었는지에 따라 적절한 회로 경로를 통해 상기 수신된 데이터 신호를 인버팅하거나 또는 통과시키며, 이는 도 4 내지 도 6과 관련하여 추가 기술될 것이다. 구체적으로, 참조번호 1320의 경로 상으로의 감지 증폭기들(350a 내지 350d)로부터의 데이터 신호는 판독되고 있는 타겟팅된 메모리 셀이 상기 메모리 배열(300b)의 좌측 또는 A-측(380a)에 위치한다면 반전된다. 예를 들어, 참조번호 1320 경로를 통한 데이터 신호는 출력 반전 회로(1380)를 통해 반전되며, 참조번호 1399의 노드를 통한 주소 디코더로부터의 제어 신호를 통해 패스 게이트(1382)를 활성화함으로써 참조번호 1320 및 1381의 경로들을 통해 데이터 출력 신호(1395)로서 전달된다. 또한 상기 타겟팅된 메모리 셀이 상기 메모리 배열(300b)의 우측 또는 B-측(380b)에 위치한다면, 감지 증폭기들(350a 내지 350d)로부터의 데이터 신호는 상기 출력 반전 회로(1380)를 통해 인버팅 없이 통과된다. 예를 들어, 참조번호 1320 경로를 통한 데이터 신호는 출력 반전 회로(1380)를 통해 반전되며, 참조번호 1398의 노드를 통한 주소 디코더로부터의 제어 신호를 통해 패스 게이트(1384)를 활성화함으로써 데이터 출력 신호(1395)로서 전달된다.
도 3c는 오픈 비트 라인 메모리 배열(300c)의 레이아웃이며, 단일 데이터 입력 신호는 단일 데이터 입력 신호는 하나 이상의 감지 증폭기들의 하나 이상의 마이너스 측(negative side)들을 통해, 메모리 셀들에 저장될 외부 데이터 값들을 전달하며, 이 경우 본 발명의 일실시예에 따라, 상기 메모리 배열은 선택된 데이터를 바람직한 바이어스 컨디션으로 메모리 셀들에 저장하도록 구성된다. 즉, 상기 주소지정가능한 메모리는 적어도 하나의 감지 증폭기에 의해 액세스된다. 일실시예에서, 다수의 외부 데이터 값들을 포함하는 입력 신호는 상기 메모리 배열(300c)에 전달되어, 상기 외부 데이터 값들이 예상 바이어스를 갖도록 한다. 예로서, 메모리 배열(300c)은 도 1a의 메모리 시스템(100a)에서 구현가능하다.
도시된 바와 같이, 상기 오픈 비트 라인 메모리 배열(300c)은 몇가지 예외를 제외하고 도 3a의 오픈 비트 라인 메모리 배열(300a)과 유사한 구성을 갖는다. 이와 같이, 일반적으로, 참조번호 300a의 메모리 배열 또는 참조번호 300c의 메모리 배열에서 유사 번호를 갖는 요소들은 동일한 기능을 수행한다. 예를 들어, 메모리 배열(300c)은 상기 배열의 좌측에 구성된 A-측 서브-배열(380a) 및 상기 배열의 우측에 구성된 B-측 서브-배열(380b)과 같은 두 개의 서브-배열들을 포함하는 오픈-비트 라인 아키텍처로 구성된 다수의 메모리 셀들(예를 들어, DDR SDRAM들)을 포함한다. 각각의 서브-배열은 참조번호 361a의 메모리 셀 또는 참조번호 363a의 메모리 셀과 같은 메모리 셀들의 M 개의 열들과 N개의 행들을 포함한다. 상기 N 개의 행들 각각은 대응하는 비트 라인을 포함하며, 이 경우 비트 라인들은 상기 A-측 서브-배열(380a) 및 B-측 서브-배열(380b)의 메모리 셀들에 데이터를 기록하기 위해, 그 메모리 셀들로부터 데이터를 판독 및 삭제하기 위해 사용된다. M 개의 열들 각각은 대응 워드 라인을 포함하며, 이 경우, 기록, 판독 및 삭제를 위해, 워드 라인들은 참조번호 380a의 서브-배열 및 참조번호 380b의 서브-배열 중 어느 하나의 메모리 셀들 중 특정 열을, 그 특정 열에 있는 FET들을 활성화시킴으로써 선택하기 위해 사용된다. 주소지정 회로(도시되지 않음), 열 디코더들 및 행 디코더들은 외부 제어기(예를 들어, 메모리 제어기)에 의해 제공된 주소 신호들에 응답하여 상기 A-측 서브 배열(380a) 및 상기 B-측 서브 배열(380b) 중 하나의 서브 배열의 메모리 셀들에 선택적으로 액세스하도록 사용된다.
상기 오픈 비트 라인 메모리 배열(300c)은 data in 신호(1401)의 형태로 입력 신호를 수신하도록 구성된다. 도 3a에서 구현된 것과 같이 차동 신호 발생기를 통해 두 개의 데이터 입력 신호들을 생성하는 대신에, 오직 하나의 data in 신호(1401)가 사용되어, 상기 배열(300c)로의 저장을 위해 데이터 값들을 전달한다. 도 3c에 도시된 바와 같이, data in 신호(1401)는 참조번호 1411의 경로를 통해 입력 반전 회로(1410)에 전달된다. 상기 입력 반전 회로(1410)는 상기 초기 입력 신호가 저장을 위해 어느 메모리 셀에 배치되었는지에 따라 적절한 회로 경로를 통해 상기 data in 신호(1401)를 인버팅하거나 또는 통과시킨다. 예를 들어, 상기 data in 신호(1401)는 타겟팅된 메모리 셀이 상기 배열의 어느 쪽(A-측/좌측 또는 B-측/우측)에 위치되어 있는지에 따라 인버팅되거나 통과되며, 이는 도 3c에 도시되어 있으며, 그리고 도 4 내지 도 6에 관해 추가 설명될 것이다. 구체적으로, 상기 타겟팅된 메모리 셀이 상기 메모리 배열(300c)의 좌측 또는 A-측(380a)에 위치한다면, 상기 data in 신호(1401)는 참조번호 1492의 노드에 전달된 주소 디코더로부터의 제어 신호를 통해 패스 게이트(1405)를 활성화시킴으로써, 상기 입력 반전 회로(1401)를 통해 반전 없이 통과된다. 상기 통과된 data in 신호(1401)는 패스 게이트(1405)를 통과하여 참조번호 1420의 경로를 통해 회로(1410)로부터 상기 메모리 배열에 전달된다. 또한 상기 타겟팅된 메모리 셀이 상기 메모리 배열(300c)의 우측 또는 B-측(380b)에 위치한다면, 상기 data in 신호(1401)는 참조번호 1491의 노드에 전달된 주소 디코더로부터의 제어 신호를 통해 패스 게이트(1404)를 활성화시킴으로써, 경로들(1411, 1413)을 통해 상기 입력 반전 회로(1410)의 인버터(1403)에 의해 반전된다. 반전된 데이터 신호는 패스 게이트(1404)를 통해, 그리고 참조번호 1413 및 1430의 경로를 통해 회로(1410)로부터 상기 메모리 배열에 전달된다.
상기 입력 반전 회로(1410)로부터의 신호들은 감지 증폭기들(350a 내지 350d)을 포함하는 다수의 감지 증폭기들(350)에 전달된다. 일반적으로, 감지 증폭기들은 기록 및 판독 작업들을 수행하기 위한 목적으로 특정 메모리 셀을 선택하기 위해 상기 메모리 배열(300c)의 비트 라인들에 연결된다. 예를 들어, 참조번호 1430의 경로는 다수의 감지 증폭기들(350) 각각의 마이너스 측(negative side)에 있는 양-방향 data_bar 입/출력 노드(예를 들어, 참조번호 350a의 감지 증폭기의 참조번호 356)에 연결되어, 상기 입력 반전 회로(1410)에 의한 조작 후 상기 data in 신호(1401)를, A-측 서브-배열(380a) 및 B-측 서브-배열(380b) 중 어느 하나에 전달한다.
또한 메모리 배열(300c)은 메모리 셀이 판독을 위해 상기 메모리 배열(300c)의 어느 측(예를 들어, A-측(380a) 또는 B-측(380b))에서 액세스되었나에 따라, 상기 메모리 셀들로부터 판독된 데이터를 적절히 조작하는 출력 반전 회로(1480)도 포함한다. 즉, 메모리 셀로부터 판독된 신호는 해당 입력 신호(예를 들어, data in 신호(1401))가 반전되었는지 아닌지의 여부에 따라, 더 상세하게는 액세스된 메모리 셀이 위치한 장소에 따라 조작(예를 들어, 인버팅)될 것이다. 예를 들어, 상기 출력 반전 회로(1480)는 참조번호 1430의 경로를 통해 대응 감지 증폭기들(350a 내지 350d)의 마이너스 측(negative side)상에 위치된 양-방향(bi-directional) 데이터 입/출력 노드로부터 data 신호를 수신한다. 출력 반전 회로(1480)는 어느 메모리 셀이 액세스되었는지에 따라 적절한 회로 경로를 통해 상기 수신된 데이터 신호를 인버팅하거나 또는 통과시키며, 이는 도 4 내지 도 6과 관련하여 추가 기술될 것이다. 구체적으로, 참조번호 1430의 경로 상으로의 감지 증폭기들(350a 내지 350d)로부터의 데이터 신호는 판독되고 있는 타겟팅된 메모리 셀이 상기 메모리 배열(300c)의 좌측 또는 A-측(380a)에 위치한다면 반전 없이 통과된다. 예를 들어, 참조번호 1430 경로를 통한 데이터 신호는 참조번호 1499의 노드에 전달된 주소 디코더로부터의 제어 신호를 통해 패스 게이트(1484)를 활성화함으로써 출력 반전 회로(1480)를 통해 통과된다. 상기 통과된 데이터 신호는 패스 게이트(1484)를 통해 데이터 출력 신호(1495)로서 전달된다. 또한 상기 타겟팅된 메모리 셀이 상기 메모리 배열(300c)의 우측 또는 B-측(380b)에 위치한다면, 감지 증폭기들(350a 내지 350d)로부터의 데이터 신호는 반전된다. 예를 들어, 참조번호 1430 및 1481의 경로들을 통한 데이터 신호는 참조번호 1498의 노드에 전달된 주소 디코더로부터의 제어 신호를 통해 패스 게이트(1482)를 활성화함으로써 출력 반전 회로(1480)를 통해 반전된다. 반전된 데이터 신호는 패스 게이트(1482)를 통해 데이터 출력 신호(1495)로서 전달된다.
선행 기술의 도 4a 및 도 4b는 종래의 오픈 비트 라인 아키텍처 메모리 배열 및 종래의 감지 증폭기를 나타내는 회로도들이다. 특히, 도 4a는 데이터를 메모리 셀들에 저장하도록 구성된 오픈 비트 라인 메모리 배열(400a)의 레이아웃이다. 도 4b는 오픈 비트 라인 메모리 배열(400a) 내에서 구현되는 감지 증폭기를 상세히 도시한다.
이제 도 4a로 돌아가면, 입력 신호(도시되지 않음)는 저장을 위해 메모리 배열(400a)에 전달되는 다수의 외부 데이터 값들을 포함한다. 오픈 비트 라인 아키텍처에 대해, data in/out 신호(401)는 참조번호 420의 경로를 통한 상기 메모리 배열(400a)로의 액세스를 제공하는 감지 증폭기들의 플러스 측들에 전달된다. 또한 data_bar in/out 신호(403)는 참조번호 430의 경로를 통한 상기 메모리 배열(400a)로의 액세스를 제공하는 감지 증폭기들의 마이너스 측들에 전달된다.
일반적으로, 감지 증폭기들은 기록 및 판독 작업들을 수행하기 위한 목적으로 특정 메모리 셀을 선택하기 위해 상기 메모리 배열(400a)의 비트 라인들에 연결된다. 예를 들어, 참조번호 420의 경로는 다수의 감지 증폭기들(450) 각각의 플러스 측(positive side)에 있는 플러스(positive)의 양-방향(bi-directional) data 입/출력 노드(예를 들어, 참조번호 450a의 감지 증폭기의 참조번호 451)에 연결되어, 상기 data in/out 신호(401)를, A-측 서브-배열(480a) 및 B-측 서브-배열(480b) 중 어느 하나에 전달한다. 또한 참조번호 430의 경로는 다수의 감지 증폭기들 각각의 마이너스 측에 있는 마이너스 양-방향 data 입/출력 노드(예를 들어, 참조번호 450a의 감지 증폭기의 참조번호 456)에 연결되어, 상기 data_bar in 신호(403)를, A-측 서브-배열(480a) 및 B-측 서브-배열(480b) 중 어느 하나에 전달한다.
메모리 배열(400a)은 오픈 비트 라인 아키텍처로 배치된 다수의 메모리 셀들을 포함한다. 메모리 배열(400a)은 상기 배열의 좌측에 구성된 A-측 서브-배열(480a) 및 상기 배열의 우측에 구성된 B-측 서브-배열(480b)과 같은 두 개의 서브-배열들을 포함한다. 각각의 서브-배열은 참조번호 461a의 메모리 셀 또는 참조번호 463a의 메모리 셀과 같은 메모리 셀들의 M 개의 열들과 N개의 행들을 포함한다. 열 디코더들 및 행 디코더들은 외부 제어기(예를 들어, 메모리 제어기)에 의해 제공된 주소 신호들에 응답하여 상기 A-측 서브 배열(480a) 및 상기 B-측 서브 배열(480b) 중 하나에 있는 메모리 셀들에 선택적으로 액세스하도록 사용된다.
상기 N 개의 행들 각각은 대응하는 비트 라인을 포함하며, 이 경우 비트 라인들은 상기 A-측 서브-배열(480a) 및 B-측 서브-배열(480b)의 메모리 셀들에 데이터를 기록하거나 그 메모리 셀들로부터 데이터를 판독하기 위해 사용된다. 특히, 주소지정 회로(addressing circuitry)(도시되지 않음)는 상기 A-측 서브 배열(480a) 상의 비트 라인들(471a, 472a, 473a 및 474a)에 연결된 감지 증폭기들(450a 내지 450d) 그리고/또는 열 디코더들(column decoders)(예를 들어, 참조번호 450a의 감지 증폭기의 Y-셀렉트(490))을 제어한다. 또한 주소지정 회로는 상기 B-측 서브 배열(480b) 상의 비트 바 라인들(471b, 472b, 473b 및 474b)에 연결된 감지 증폭기들(450a 내지 450d) 그리고/또는 열 디코더들을 제어한다. 예를 들어, 상기 감지 증폭기들(450a 내지 450d) 각각은 상기 배열 내의 해당 비트 라인들에 액세스 하는 메모리 셀들에 연결된 플러스 비트 라인 입/출력 노드(예를 들어, 참조번호 450a의 감지 증폭기에 대한 참조번호 452의 노드)와, 마이너스 비트 라인 바 입/출력 노드(예를 들어, 참조번호 450a의 감지 증폭기에 대한 참조번호 457의 포트)를 포함한다.
M 개의 열들 각각은 해당 워드 라인을 포함하며, 이 경우, 워드 라인들은 참조번호 480a의 서브-배열 및 참조번호 480b의 서브-배열 중 어느 하나에 있는 메모리 셀들 중 특정 열에 있는 FET들을 활성화시킴으로써 그 특정 열을 선택하기 위해 사용된다. 예를 들어, A-측 서브-배열(480a)의 메모리 셀들(예를 들어, 참조번호 461a 내지 461d)에 액세스하기 위해, 참조번호 440의 워드 라인이 사용된다. 또한, B-측 서브-배열(480b)의 메모리 셀들(예를 들어, 참조번호 463a 내지 463d)에 액세스하기 위해, 참조번호 445의 워드 라인이 사용된다.
종래의 메모리 배열(400a)에서, 내부적으로 저장된 데이터 값들은 메모리 공간 내의 해당 메모리 셀의 위치에 의존한다. 예를 들어, 입력 신호의 해당 외부 데이터 값이 주소지정가능한 메모리 내에 저장되기 위해 전달될 때, 상기 내부적으로 저장된 데이터 값은 타겟팅된 메모리 셀이 오픈 비트 라인 아키텍처에서 메모리 배열의 어느 측에 위치해있는지에 의존하며, 그리고 상기 메모리 셀이 폴디드 비트 라인 아키텍처에서 짝수 또는 홀수 워드 라인을 통해 액세스되는지 여부에 의존한다. 도시된 바와 같이, 오픈 비트 라인 아키텍처에서, 상기 data in/out 신호(401)를 통해 전달된 외부 데이터 값인 1 은 A-측 서브-배열(480a) 상에 위치된 메모리 셀들에 전기적 1로서 저장되지만, 상기 B-측 서브-배열(480b) 상에 위치된 메모리 셀들에는 전기적 0으로서 저장된다.
선행 기술 도 4b는 당업계에 공지되어 있고 도 4d에서 블록 레벨로 도시된 차동 감지 증폭기들(450a 내지 450d)을 더 상세히 도시한다. 또한, 본 발명의 일실시예들에서, 도 4b에 도시된 감지 증폭기는 도 3a 내지 도 3c의 메모리 배열들(300a 내지 300c) 및 도 7의 메모리 배열(700)에서 구현가능하다. 도 4b에 도시된 감지 증폭기는 차동 특성을 나타내며, 일반적으로 메모리 셀들은 상기 메모리 셀들의 위치에 따라 상기 감지 증폭기의 플러스 측(positive side) 또는 상기 감지 증폭기의 마이너스 측에 연결될 수 있다. 도 4a에 도시된 종래의 오픈 비트 라인 아키텍처에서, 연결 노드(coupling node)는 배열의 위치(좌측 또는 우측)에 따라 다를 수 있다. 폴디드 비트 라인 아키텍처에서, 노드의 양극성은 워드 라인의 위치(예를 들어, 홀수 또는 짝수), 비트 라인의 위치(예를 들어, 홀수 또는 짝수), 또는 열 및 비트 라인 위치들의 조합에 따라 달라질 수 있다. 예를 들어, (예를 들어, 오픈 비트-라인 아키텍처에서 감지 증폭기의 플러스 노드에 연결된) 메모리 배열의 어느 한 측에 있는 메모리 셀들, 또는 (예를 들어, 폴디드 비트-라인 아키텍처의 짝수 워드 라인에 연결된) 비트 라인에 연결된 메모리 셀들은 true 가 저장되고, (예를 들어, 오픈 비트-라인 아키텍처에서 감지 증폭기의 음(negative)의 노드에 연결된) 상기 메모리 배열의 반대 측에 있는 메모리 셀들 또는 (예를 들어, 폴디드 비트-라인 아키텍처의 홀수 워드 라인에 연결된) 비트 라인 바에 연결된 메모리 셀들은 상보형으로 저장된다. 비트 라인들로부터의 아이솔레이션 트랜지스터들(isolation transistors), 예비-충전장치(pre-charger)들 등과 같은, 감지 증폭기의 일반적으로 알려진 다른 구성 요소는 도시되지 않았다.
예를 들어, 도시된 바와 같이, 참조번호 450a의 감지 증폭기는 참조번호 423 및 425의 트랜지스터들을 활성화시키는 Y-셀렉트(490)에 의해 선택된다. 도 4a에 도시된 실시예를 사용하면, 참조번호 420의 경로는 데이터를 양-방향 데이터 입/출력(451)에 전달한다. 도 4b에서, 열 선택기(column selector) Yi(490)가 high라면, 트랜지스터(423)는 on 상태가 될 것이며, 신호는 플러스 양-방향 데이터 입/출력(451) 및 플러스 비트 라인 입/출력(452) 사이에서 공유된다. 또한, 참조번호 430의 경로는 data_bar in/out 신호(403)를 전달한다. 열 선택기(column selector)가 high라면, 트랜지스터(425)는 on 상태가 될 것이며, 신호는 음(negative)의 양-방향 데이터 입/출력(456) 및 마이너스 비트 라인 바 입/출력(457) 사이에서 공유된다. 일부 실시예들에서, 열 선택기가 상기 감지 증폭기(450a)의 밖에서 수행되도록, 열 선택기는 상기 감지 증폭기(450a) 내에 있을 것을 필요로 하지 않는다. 대안적 실시예들에서, 감지 증폭기 및 대응 비트 라인들 사이에 아이솔레이션 트랜지스터(isolation transistor)가 존재할 수 있다.
도 5a는 본 발명의 일실시예에 따른, 오픈 비트 라인 메모리 배열에 데이터를 저장하는 방법을 도시하는 흐름도(500a)이며, 이 경우 선택된 데이터는 바람직한 바이어스 컨디션으로 메모리 셀들에 저장된다. 예를 들어, 실시예들에서, 흐름도(500a)는 도 1a의 메모리 시스템(100a) 및 도 3a 내지 도 3c의 메모리 배열들(300a 내지 300c) 내에서 구현된다.
참조번호 510에서, 본 방법은 입력 신호를 수신하는 단계를 포함한다. 예를 들어, 상기 입력 신호는 메모리 배열 내의 메모리 셀에 저장되기 위해 메모리 제어기로부터 전달된다. 상기 입력 신호는 하나 이상의 외부 데이터 값들을 포함하며, 이 경우 상기 데이터 값들은 하나 이상의 데이터 상태들(예를 들어, 전기적 "0", 전기적 "1" 등)을 더 포함할 수 있다.
참조번호 515에서, 본 방법은 상기 입력 신호에 기초하여 data in 신호 및 data_bar in 신호를 생성하는 단계를 포함한다. 일 구현예에서, 차동 신호 발생기(예를 들어, 참조번호 110의 발생기)는 data in 신호 및 data_bar in 신호를 생성하도록 구성된다. 이전에 기술된 바와 같이, 상기 data_bar in 신호는 상기 data in 신호의 상보형(complement)을 포함한다. 게다가, 상기 data in 신호는 전달을 위해, 감지 증폭기의 플러스 측(positive side)에 있는 양-방향 데이터 입/출력 노드에 연결되며, 상기 data_bar in 신호는 전달을 위해, 상기 감지 증폭기의 마이너스 측(negative side)에 있는 양-방향 데이터 입/출력에 연결된다. 일실시예에서, 상기 data in 신호 및 상기 data_bar in 신호는 입력 반전 회로를 통해 상기 감지 증폭기에 연결된다.
참조번호 520에서, 본 방법은 상기 입력 신호를 저장하기 위해 식별되는 메모리 배열의 메모리 셀의 주소를 결정하는 단계를 포함한다. 예를 들어, (예를 들어, 메모리 제어기에 위치하는) 외부 주소 회로는 상기 식별된 메모리 셀의 위치를 판단하며, 상기 식별된 메모리 셀에 액세스하기 위해 행 디코더들, 열 디코더들 및 감지 증폭기들을 부분적으로 제어하는 주소 신호들을 출력한다.
참조번호 525에서, 본 방법은 상기 주소가 상기 감지 증폭기의 플러스 노드(예를 들어, 블러스 비트 라인 입/출력 노드)에 연결된 서브-배열의 메모리 셀을 가리키는지 여부를 판단하는 단계를 포함한다. 즉, 본 방법은 상기 식별된 메모리 셀이 상기 메모리 배열의 어느 측(예를 들어, A-측 또는 B-측)에 위치하는지를 판단한다. 일실시예에서, 상기 메모리 셀의 주소는 그 메모리 셀이 상기 메모리 배열의 어느 측에 위치하는지를 나타내는 비트 식별기(bit identifier)를 포함한다. 예를 들어, 주소의 일부분인 "…011-1-0…" 은 상기 메모리 셀이 A-측에 위치한다는 것을 나타내는 "1"을 포함한다. 그와 반대로, 유사하게 위치되었지만 B-측에 위치된 메모리 셀을 가리키는 유사 주소는 B-측 상에 있는 위치를 나타내기 위해 "0"을 포함하는 주소 "…011-0-0…"와 연관될 수 있다. 다른 실시예들은 메모리 셀이 상기 메모리 배열의 어느 측에 위치하는지 나타내기 위한 다른 주소지정 방법들 및 수단들에 적합하다.
상기 주소가 A-측 서브-배열(예를 들어, 도 3a의 좌측 또는 A-측 서브-배열(380a)) 상에 위치한 메모리 셀을 가리킬 때, 이 프로세스는 참조번호 530의 블록으로 진행한다. 특히, 상기 A-측 서브-배열은 상기 감지 증폭기의 플러스 노드(예를 들어, 플러스 비트 라인 입/출력 노드)에 연결된다. 즉, 상기 주소는 해당 감지 증폭기의 플러스 측(positive side) 또는 true 측에 추가 연결되는 비트 라인에 연결되는, 기록될 메모리 셀을 가리킨다. 이 경우, 본 방법은 저장을 위해, 활성화될 때 상기 감지 증폭기의 플러스 비트 라인 입/출력 노드와 동일한 노드를 공유하는 상기 양-방향 데이터 입/출력 노드에 전달하기 전에 상기 data in 신호를 인버팅하는 단계를 포함한다. 예를 들기 위해 도 3a를 보면, A-측 서브-배열(380a)에 위치하는 메모리 셀에 저장할 때, 참조번호 313의 좌측 경로는 참조번호 304의 패스 게이트 트랜지스터에 의해 활성화되어, 상기 data in 신호(301)는 참조번호 306의 인버터에 의해 인버팅되며, 대응하는 감지 증폭기에 전달되기 위해 참조번호 320의 경로 상으로 출력된다. 인버팅된 데이터 신호는 패스게이트(304) 및 참조번호 320의 경로를 통해 회로(310)로부터 상기 메모리 배열에 전달된다. 또한, 상기 감지 증폭기(예를 들어, 참조번호 350a의 증폭기)는 A-측 서브-배열(380a) 상에 있는 선택된 메모리 셀에 전달하기 위해, 상기 양-방향 데이터 입/출력 노드(351)에서 수신된 데이터 신호를 상기 플러스 비트 라인 입/출력 노드(352)로 통과시킨다.
추가로, 본 방법은 저장을 위해 해당 감지 증폭기의 음/우측에 있는 양-방향 데이터 입/출력 노드에 전달하기 전에 상기 data_bar in 신호를 인버팅하는 단계도 포함한다. 즉 주소가 해당 감지 증폭기의 true 측(예를 들어, 플러스 비트 라인 입/출력 노드)에 추가 연결되는 비트 라인에 연결되는 메모리 셀을 가리킬 때, 상기 data in 신호의 데이터 입력 값은 저장되는 인버팅된 데이터 입력 값을 생성하기 위해 인버팅된다. 예를 들기 위해 도 3a를 보면, A-측 서브-배열(380a)에 위치하는 메모리 셀에 저장할 때, 참조번호 317의 좌측 경로는 참조번호 308의 트랜지스터에 의해 활성화되어, 상기 data_bar in 신호(303)는 참조번호 307의 인버터에 의해 인버팅되며, 대응하는 감지 증폭기에 전달되기 위해 참조번호 330의 경로 상으로 출력된다. 인버팅된 데이터 신호는 패스게이트(308) 및 참조번호 330의 경로를 통해 회로(310)로부터 상기 메모리 배열에 전달된다. 또한, 상기 감지 증폭기(예를 들어, 참조번호 350a의 증폭기)는 A-측 서브-배열(380a) 상에 있는 선택된 메모리 셀에 전달하기 위해, 상기 플러스 비트 라인 입/출력 노드에 발송할 때, 상기 마이너스 양-방향 data_bar 입/출력 노드(356)에서 수신된 데이터 신호를 내부적으로 인버팅한다.
이와 반대로, 상기 주소가 B-측 서브-배열(예를 들어, 우측 또는 B-측 서브-배열(380b)) 상에 위치한 메모리 셀을 가리킬 때, 이 프로세스는 참조번호 540의 블록으로 진행한다. 특히, 상기 B-측 서브-배열은 상기 감지 증폭기의 마이너스 노드(예를 들어, 마이너스 비트 라인 입/출력 노드)에 연결된다. 즉, 상기 주소는 해당 감지 증폭기의 마이너스 측(negative side)에 추가 연결되는 비트 라인에 연결되는 메모리 셀을 가리킨다. 이 경우, 본 방법은 저장을 위해 상기 감지 증폭기의 플러스 측(positive side)에 있는 상기 양-방향 데이터 입/출력 노드에 상기 data in 신호를 통과시키는 단계를 포함한다. 예를 들기 위해 도 3a를 보면, B-측 서브-배열(380b)에 위치하는 메모리 셀에 저장할 때, 참조번호 311의 우측 경로는 참조번호 305의 패스 게이트 트랜지스터에 의해 활성화되어, 상기 data in 신호(301)는 대응하는 감지 증폭기에 전달되기 위해 참조번호 320의 경로 상으로 바로 출력된다. 통과된 데이터 신호는 패스게이트(305) 및 참조번호 320의 경로를 통해 회로(310)로부터 상기 메모리 배열에 전달된다. 또한, 상기 감지 증폭기(예를 들어, 참조번호 350a의 증폭기)는 B-측 서브-배열(380b) 상에 있는 선택된 메모리 셀에 전달하기 위해, 상기 마이너스 비트 라인 입/출력 노드(예를 들어, 참조번호 357의 노드)에 발송할 때, 상기 플러스 양-방향 데이터 입/출력 노드(예를 들어, 참조번호 351의 노드)에서 수신된 데이터 신호를 내부적으로 인버팅한다.
추가로, 참조번호 545 단계에서, 본 방법은 저장을 위해 해당 감지 증폭기의 마이너스 측(negative)에 있는 양-방향 데이터 입/출력 노드에게 상기 data_bar in 신호를 통과시키는 단계도 포함한다. 즉 주소가 해당 감지 증폭기의 마이너스 측에 추가 연결되는 비트 라인에 연결되는, 기록될 메모리 셀을 가리킬 때, 상기 data_bar in 신호는 상기 감지 증폭기의 마이너스 측에 있는 양-방향 데이터 입/출력 노드로 통과된다. 예를 들기 위해 도 3a를 보면, B-측 서브-배열(380b)에 위치하는 메모리 셀에 저장할 때, 참조번호 316의 우측 경로는 참조번호 309의 트랜지스터에 의해 활성화되어, 상기 data_bar in 신호(303)는 대응하는 감지 증폭기에 전달되기 위해 참조번호 330의 경로 상으로 바로 통과된다. 통과된 data_bar 신호는 패스게이트(309) 및 참조번호 330의 경로를 통해 회로(310)로부터 상기 메모리 배열에 전달된다. 또한, 상기 감지 증폭기(예를 들어, 참조번호 350a의 증폭기)는 B-측 서브-배열(380b) 상에 있는 선택된 메모리 셀에 전달하기 위해, 상기 마이너스 양-방향 data_bar 입/출력 노드(예를 들어, 참조번호 356의 노드)에서 수신된 data_bar 신호를 상기 마이너스 비트 라인 바 입/출력 노드(예를 들어, 참조번호 357의 노드)에 전달한다.
도 5b는 본 발명의 일실시예에 따른, 오픈 비트-라인 메모리 배열로부터 데이터를 판독하는 방법을 도시하는 흐름도(500b)이며, 이 경우, 선택된 데이터는 바람직한 바이어스 컨디션으로 상기 메모리 배열의 메모리 셀들에 저장된다. 예를 들어, 실시예들에서, 적절한 경우, 흐름도(500b)는 도 1a의 메모리 시스템(100a) 및 도 3a 내지 도 3c의 메모리 배열들(300a 내지 300c) 내에서 구현된다.
특히, 참조번호 550에서, 상기 메모리 배열 내의 메모리 셀의 주소는 판독을 위해 식별된다. 즉, 판독을 위해 식별된 메모리 셀이 대응 감지 증폭기의 플러스 노드에 연결되어있는지 여부가 판단된다. 예를 들어, (예를 들어, 메모리 제어기에 위치하는) 외부 주소 회로는 상기 식별된 메모리 셀의 위치를 판단하며, 상기 식별된 메모리 셀에 액세스하기 위해 행 디코더들, 열 디코더들 및 감지 증폭기들을 부분적으로 제어하는 주소 신호들을 출력한다.
참조번호 565에서, 본 방법은 상기 주소가 대응 감지 증폭기의 플러스 노드(예를 들어, 플러스 비트 라인 입/출력 노드)에 연결되는 서브-배열의 메모리 셀을 가리키는지 여부를 판단하는 단계를 포함한다. 즉, 본 방법은 상기 식별된 메모리 셀이 상기 메모리 배열의 어느 측(예를 들어, A-측 또는 B-측)에 위치하는지를 판단한다. 상기 메모리 셀이 플러스 노드에 연결되어 있다면, 본 방법은 참조번호 570으로 진행하며, 그렇지 않고 상기 메모리 셀이 플러스 노드에 연결되어 있지 않다면, 본 방법은 참조번호 585로 진행한다.
추가로, 참조번호 570에서, 판독 작업은 상기 메모리 배열(예를 들어, 도 3a의 A-측 서브-배열(380a))의 A-측에 위치한 메모리 셀에서 수행된다. 즉, 본 방법은 상기 대응 메모리 셀로부터 판독된 셀 신호를 상기 감지 증폭기의 플러스 비트 라인 입/출력 노드(예를 들어, 참조번호 350a의 감지 증폭기의 노드(352))에서 수신하는 단계를 포함한다. 예를 들어, 도 3a에서, 참조번호 361a의 셀이 선택된다면, 상기 셀 신호는 참조번호 371a의 비트 라인을 통해 감지 증폭기(350a)의 플러스 비트 라인 입/출력 노드(352)에 전달된다. 그 신호는 참조번호 320의 경로를 통해 상기 출력 반전 회로(388)에 전달되기 위해 상기 양-방향 데이터 입/출력 노드(351)에 전달된다. 또한, 동일한 셀 신호는 상기 감지 증폭기(350a)를 통해 (반전된 셀 신호로서) 내부적으로 반전되며, 참조번호 330의 경로를 통해 상기 출력 반전 회로(388)에 전달되기 위해, 상기 감지 증폭기(예를 들어, 참조번호 350a의 증폭기)의 마이너스 측(negative side)의 양-방향 데이터 바 입/출력 노드(예를 들어, 참조번호 356의 노드)에서 출력된다.
상기 입력 반전 회로(310)에 의해 상기 입력 신호들에 대해 수행되었던 모든 작업은, 상기 대응 감지 증폭기에 의해 전달된 상기 출력 신호들에 대해서도 상기 출력 반전 회로(388)에 의해 다시 수행되어야 한다. 이와 같이, 상기 메모리 주소는 상기 메모리 배열의 어느 측이 판독되고 있는지를 나타내며, 어느 액션들이 상기 출력 반전 회로(388)에 의해 취해질 것인지를 판단할 것이다. 상기 메모리 셀이 상기 메모리 배열의 A-측에 위치할 때, 참조번호 575에서, 본 방법은 판독을 위해 데이터 출력 포트에 전달되는 데이터 출력 신호를 생성하기 위해, 상기 감지 증폭기의 양-방향 데이터 입/출력 포트로부터 수신된 데이터 신호를 인버팅하는 단계를 포함한다. 예를 들기 위해, 도 3a를 참조하면, A-측 서브-배열(380a)에 위치한 메모리 셀로부터 판독할 때, 셀 신호는 상기 메모리 셀로부터 상기 플러스 비트 라인 입/출력 노드에 전달되며, 상기 플러스 양-방향 데이터 입/출력 노드(351)로 통과(passed)된다. 그 후, 대응 감지 증폭기(예를 들어, 참조번호 350a의 증폭기)의 양-방향 데이터 입/출력 노드(351)에서 검출된 통과된 셀 신호는 참조번호 320의 경로를 통해 출력 반전 회로(388)에 전달된다. 상기 메모리 셀은 A-측 서브-배열(380a)에 위치하기 때문에, 참조번호 381의 좌측 경로는 참조번호 382의 트랜지스터에 의해 활성화되어, 그 통과된 셀 신호가 data out 신호(395)로서 출력되기 전에 인버팅되도록 한다. 추가로, 상기 감지 증폭기(예를 들어, 참조번호 350a의 증폭기)는 참조번호 330의 경로를 통해 상기 출력 반전 회로(388)에 전달하기 위해, 마이너스 양-방향 데이터 입/출력 노드(예를 들어, 참조번호 356의 노드)에서, 인버팅된 셀 신호를 출력한다.
추가적으로, 참조번호 580에서, 본 방법은 상기 감지 증폭기의 우측의 마이너스 양-방향 데이터 바 입/출력 노드(예를 들어, 참조번호 356의 노드)에서 상기 인버팅된 셀 신호(데이터 신호)를 감지하는 단계와, 그리고 판독을 위해 상기 data_bar 출력 노드에 전달되는 data_bar out 신호를 생성하기 위해, 출력 반전 회로에서 상기 인버팅된 셀 신호를 인버팅하는 단계를 포함한다. 즉, 판독될 메모리 셀의 주소가 대응 감지 증폭기의 true 측에 추가 연결된 비트 라인에 연결되어 있을 때, 상기 대응 감지 증폭기의 마이너스 측으로부터 수신된 데이터 신호의 data_bar 출력 값은 인버팅된 data_bar 출력 값을 생성하도록 인버팅된다. 예를 들기 위해, 도 3 및 도 4를 보면, 그 다음, 상기 양-방향 data_bar 입/출력 노드(예를 들어, 감지 증폭기(350a)의 노드(356))에서 감지된 인버팅된 셀 신호는 참조번호 330의 경로를 통해 출력 반전 회로(388)에 전달된다. 참조번호 386의 좌측 경로는 참조번호 387의 트랜지스터에 의해 활성화되어, 상기 인버팅된 셀 신호는 data_bar out 신호(397)로서 출력되기 전에 다시 인버팅된다.
반면, 판독 작업이 상기 오픈 비트-라인 메모리 배열의 우측에 위치한 메모리 셀에서 수행된다면, 본 방법은 참조번호 585로 진행한다. 즉, 참조번호 565에서, 판독을 위해 식별된 상기 메모리 셀이 대응 감지 증폭기의 마이너스 측에 추가 연결된 비트 라인에 연결되어 있다는 것이 판단된다. 참조번호 585에서, 판독 작업은 상기 메모리 배열의 B-측(예를 들어, 도 3a의 B-측 서브-배열(380b))에 위치한 메모리 셀에서 수행된다. 즉, 본 방법은 상기 대응 메모리 셀로부터 판독된 셀 신호를 상기 감지 증폭기의 마이너스 노드(예를 들어, 마이너스 비트 라인 입/출력 노드)에서 수신하는 단계를 포함한다. 예를 들어, 도 3a에서, 참조번호 363a의 셀이 선택된다면, 상기 셀 신호는 참조번호 371b의 비트 라인을 통해 감지 증폭기(350a)의 마이너스 비트 라인 입/출력 노드(357)에 전달된다. 그 신호는 참조번호 330의 경로를 통해 상기 출력 반전 회로(388)에 전달되기 위해 상기 마이너스 양-방향 data_bar 입/출력 노드(356)에 전달된다. 또한, 동일한 셀 신호는 상기 감지 증폭기(350a)를 통해 (반전된 셀 신호로서) 내부적으로 반전되며, 참조번호 320의 경로를 통해 상기 출력 반전 회로(388)에 전달되기 위해, 상기 감지 증폭기(예를 들어, 참조번호 350a의 증폭기)의 플러스 측(positive side)의 양-방향 데이터 입/출력 노드(예를 들어, 참조번호 351의 노드)에서 출력된다.
상기 입력 반전 회로(310)에 의해 상기 입력 신호의 외부 데이터 값에 대해 수행되었던 모든 작업은, 상기 대응 감지 증폭기에 의해 전달된 상기 셀 신호들에 대해서도 상기 출력 반전 회로(388)에 의해 다시 수행되어야 한다. 이와 같이, 상기 메모리 셀의 주소는 상기 메모리 배열의 어느 측이 판독되고 있는지를 나타내며, 어느 액션들이 상기 출력 반전 회로(388)에 의해 취해질 것인지를 판단할 것이다. 참조번호 565에서 상기 메모리 셀이 상기 메모리 배열의 B-측에 위치한다고 판단되었기 때문에, 본 방법은 참조번호 590에서, 판독을 위해 data_bar 출력 포트에, data_bar out 신호로서, 상기 감지 증폭기의 마이너스 측의 양-방향 데이터 입/출력 포트에서 감지된 상기 통과된 셀 신호를 전달하는 단계를 포함한다. 예를 들기 위해, 도 3a를 참조하면, 상기 마이너스 양-방향 data_bar 입/출력 노드(예를 들어, 참조번호 356의 노드_에서 감지된 상기 통과된 셀 신호는 참조번호 330의 경로를 통해 출력 반전 회로(388)에 전달된다. 참조번호 330의 우측 경로는 참조번호 389의 트랜지스터에 의해 활성화되어, 그 셀 신호가 data_bar out 신호(397)로서 바로 통과되도록 한다.
추가적으로, 참조번호 595에서, 본 방법은 상기 감지 증폭기의 플러스 측(positive side)의 양-방향 데이터 입/출력 노드에서 상기 인버팅된 셀 신호를 감지하는 단계와, 그리고 판독을 위해 상기 data 출력 노드에 전달되는 data out 신호를 생성하기 위해, 출력 반전 회로를 통해 상기 인버팅된 셀 신호를 통과시키는 단계를 포함한다. 예를 들기 위해, 도 3을 보면, 그 다음, 상기 양-방향 data 입/출력 노드(예를 들어, 감지 증폭기(350a)의 노드(351))에서 생성된 인버팅된 셀 신호는 참조번호 320의 경로를 통해 출력 반전 회로(388)에 전달된다. 참조번호 320의 우측 경로는 참조번호 384의 트랜지스터에 의해 활성화되어, 상기 인버팅된 셀 신호는 data out 신호(395)로서 바로 통과된다.
도 6은 일실시예에서의 신호들의 처리를 도시하는 테이블(600)이다. 참조번호 610 및 615의 열들은 각각 (예를 들어, 폴디드 비트 라인 배열의 짝수 워드 라인에서와 같이 또는 오픈 비트 라인 배열의 도 3a의 A-측 서브-배열(380a)에서와 같이) 감지 증폭기의 플러스 측(positive side)에 연결된 메모리 셀로의 외부 데이터 1 값 및 외부 데이터 0 값의 판독 및 기록을 도시한다. 참조번호 620 및 625의 열들은 각각 (예를 들어, 폴디드 비트 라인 배열의 홀수 워드 라인에서와 같이 또는 오픈 비트 라인 배열의 도 3a의 B-측 서브-배열(380b)에서와 같이) 감지 증폭기의 마이너스 측에 연결된 메모리 셀로의 외부 1 데이터 값 및 외부 데이터 0 값의 판독 및 기록을 도시한다.
특히, 감지 증폭기의 플러스 측(positive side)에 연결된 메모리 셀에 보내지는 외부 데이터 값 "1"을 갖는 입력 신호는 참조번호 610의 열에서 다뤄진다. 즉, 상기 외부 데이터 값 "1"은 (데이터 입력 값 "1"을 갖는) data_in 신호와, 그리고 (data_bar 입력 값 "0"을 갖는) 상보형 data_bar in 신호를 생성한다. 상기 메모리 셀은 감지 증폭기의 플러스 측(positive side)에 연결되어 있기 때문에, 입력 반전 회로는 상기 data_in 신호 및 상기 data_bar_in 신호 모두에 대해 데이터 입력 값들을 인버팅한다. 이와 같이, 상기 data_in 신호의 상기 데이터 입력 값 "1"은 데이터 신호 "0"을 생성하도록 인버팅되며, 상기 data_bar_in 신호의 data_bar 입력 값 "0"은 data_bar 신호 "1"를 생성하도록 인버팅된다. 상기 데이터 신호는 상기 감지 증폭기의 플러스 측(positive side)의 양-방향 데이터 입/출력 노드에 전기적 "0"으로서 전달되며, 상기 data_bar 신호는 상기 감지 증폭기의 마이너스 측의 양-방향 data_bar 입/출력 노드에 전기적 "1"로서 전달된다. 상기 감지 증폭기의 data 및 data_bar 입/출력 노드들로의 이러한 신호들의 응용은 상기 감지 증폭기의 플러스 비트 라인 입/출력 노드를, 해당 메모리 셀에 기록되는 "0"으로 만들며, 그리고 "1" 신호가 메모리 셀에 기록되어 있지 않지만, 상기 신호들의 응용은 상기 감지 증폭기의 마이너스 비트 라인 입/출력 노드를 "1"로 만든다.
외부 데이터 값 "0"을 갖고, 감지 증폭기의 플러스 측(positive side)에 연결되는 메모리 셀에 보내지는 입력 신호는 참조번호 615의 열에서 다뤄진다. 즉, 상기 외부 데이터 값 "0"은 (데이터 입력 값 "0"을 갖는) data_in 신호 및 (data_bar 입력 값 "1"을 갖는) 상보형 data_bar in 신호를 생성한다. 상기 메모리 셀은 감지 증폭기의 플러스 측(positive side)에 연결되어 있기 때문에, 상기 입력 반전 회로는 상기 data_in 신호 및 상기 data_bar_in 신호 모두에 대한 데이터 입력 값들을 인버팅한다. 이와 같이, 상기 data_in 신호의 데이터 입력 값 "0"은 데이터 신호 "1"을 생성하도록 인버팅되며, 그리고 data_bar_in 신호의 data_bar 입력 값 "1"은 data_bar 신호 "0"을 생성하도록 인버팅된다. 상기 데이터 신호는 상기 감지 증폭기의 플러스 측(positive side)의 양-방향 데이터 입/출력 노드에 전기적 "1"로서 전달되며, 상기 data_bar 신호는 상기 감지 증폭기의 마이너스 측의 양-방향 data_bar 입/출력 노드에 전기적 "0"으로서 전달된다. 상기 감지 증폭기의 data 및 data_bar 입/출력 노드들로의 이러한 신호들의 응용은 상기 감지 증폭기의 플러스 비트 라인 입/출력 노드를, 해당 메모리 셀에 기록되는 "1"로 만들며, 그리고 "0" 신호가 메모리 셀에 기록되어 있지 않지만, 상기 신호들의 응용은 상기 감지 증폭기의 마이너스 비트 라인 입/출력 노드를 "0"으로 만든다.
특히, 감지 증폭기의 마이너스 측(negative side)에 연결된 메모리 셀에 보내지는 외부 데이터 값 "1"을 갖는 입력 신호는 참조번호 620의 열에서 다뤄진다. 즉, 상기 외부 데이터 값 "1"은 (데이터 입력 값 "1"을 갖는) data_in 신호와, 그리고 (data_bar 입력 값 "0"을 갖는) 상보형 data_bar in 신호를 생성한다. 상기 메모리 셀은 감지 증폭기의 마이너스 측(negative side)에 연결되어 있기 때문에, 상기 입력 반전 회로는 상기 data_in 신호 및 상기 data_bar_in 신호 모두에 대한 데이터 입력 값들을 인버팅 없이 통과시킨다. 이와 같이, 상기 data_in 신호의 상기 데이터 입력 값 "1"은 데이터 신호 "1"을 생성하며, 상기 data_bar_in 신호의 data_bar 입력 값 "0"은 data_bar 신호 "0"를 생성한다. 상기 데이터 신호는 상기 감지 증폭기의 플러스 측(positive side)의 양-방향 데이터 입/출력 노드에 전기적 "1"로서 전달되며, 상기 data_bar 신호는 상기 감지 증폭기의 마이너스 측의 양-방향 data_bar 입/출력 노드에 전기적 "0"으로서 전달된다. 상기 감지 증폭기의 data 및 data_bar 입/출력 노드들로의 이러한 신호들의 응용은 상기 감지 증폭기의 마이너스 비트 라인 입/출력 노드를, 해당 메모리 셀에 기록되는 "0"으로 만들며, 그리고 "1" 신호가 메모리 셀에 기록되어 있지 않지만, 상기 신호들의 응용은 상기 감지 증폭기의 플러스 비트 라인 입/출력 노드를 "1"로 만든다.
추가로, 감지 증폭기의 마이너스 측(negative side)에 연결된 메모리 셀에 보내지는 외부 데이터 값 "0"을 갖는 입력 신호는 참조번호 625의 열에서 다뤄진다. 즉, 상기 외부 데이터 값 "0"은 (데이터 입력 값 "0"을 갖는) data_in 신호와, 그리고 (data_bar 입력 값 "1"을 갖는) 상보형 data_bar in 신호를 생성한다. 상기 메모리 셀은 감지 증폭기의 마이너스 측(negative side)에 연결되어 있기 때문에, 상기 입력 반전 회로는 상기 data_in 신호 및 상기 data_bar_in 신호 모두에 대한 데이터 입력 값들을 인버팅 없이 통과시킨다. 이와 같이, 상기 data_in 신호의 상기 데이터 입력 값 "0"은 데이터 신호 "0"을 생성하며, 상기 data_bar_in 신호의 data_bar 입력 값 "1"은 data_bar 신호 "1"을 생성한다. 상기 데이터 신호는 상기 감지 증폭기의 플러스 측(positive side)의 양-방향 데이터 입/출력 노드에 전기적 "0"으로서 전달되며, 상기 data_bar 신호는 상기 감지 증폭기의 마이너스 측의 양-방향 data_bar 입/출력 노드에 전기적 "1"로서 전달된다. 상기 감지 증폭기의 data 및 data_bar 입/출력 노드들로의 이러한 신호들의 응용은 상기 감지 증폭기의 마이너스 비트 라인 입/출력 노드를, 해당 메모리 셀에 기록되는 "1"로 만들며, 그리고 상기 신호들의 응용은 "0" 신호가 메모리 셀에 기록되어 있지 않지만, 상기 감지 증폭기의 플러스 비트 라인 입/출력 노드를 "0"으로 만든다.
도 7 및 도 8은 본 발명의 실시예들에서, 선택된 데이터를 바람직한 바이어스 컨디션으로 메모리 배열의 메모리 셀들에 저장하도록 구성된 메모리 시스템의 폴디드 비트-라인 아키텍처 메모리 배열을 도시하는 회로도들 및 흐름도들이다. 또한 도 7 및 도 8에 개시된 시스템들 및 방법들은 본발명의 실시예들에서 도 1a의 메모리 시스템(100a)에서, 그리고 도 2a 및 도 2b의 흐름도들(200a, 200b)에 의해 구현된다.
특히, 도 7은 본 발명의 일실시 예에 따라, 선택된 데이터를 바람직한 바이어스 컨디션으로 메모리 셀들에 저장하도록 구성된 폴디드 비트 라인 메모리 배열(700)의 예시적 레이아웃이며, 이 경우, 입력 신호들은 예상된 바이어스를 가진 메모리 배열(700)에 전달된다. 예로서, 메모리 배열(700)은 도 1a의 메모리 시스템(100a)에서 구현가능하다.
추가적으로, 메모리 배열(700)은 이전에 기술된 바와 같이, 각각이 바람직한 바이어스 컨디션과 연관된 다수의 메모리 셀들을 포함한다. 예를 들어, 그리고 도시의 목적을 위해, 상기 메모리 배열(700)의 DDR SDRAM 메모리 셀들의 구현예에서, 바람직한 바이어스 컨디션은 디폴트 상태, 또는 전기적 "0"이며, 이는 노이즈, 소프트 에러율, 누설 및 데이터 무결성에 영향을 미칠 수 있는 다른 비-결함 요인들로 인한 데이터 손실에 더 강한 내성을 가능하게 한다. 본 발명에 기술된 실시예들은 또한 다른 구성들(예를 들어, 감지 증폭기가 다중화 기능들을 제공하는 격리 장치(isolation device)들을 사용하여 다수의 배열들과 공유되는 경우)에도 적용된다는 것이 유의되어야 한다.
도 7에 도시된 바와 같이, data in/out 신호(701)는 입/출력 반전 회로(750)에 전달된다. 또한, data_bar in/out 신호(703)는 상기 입/출력 반전 회로(750)에 전달된다. 일실시예에서, 상기 입/출력 반전 회로(750)는, 주소가 비트 라인 또는 비트 라인 바에 연결된 셀을 가리키는지 여부에 따라, 적절한 회로를 통하여 data in/out 신호(701) 및 data_bar in/out 신호(703)를 인버팅하거나 통과시키며, 이는 도 8과 관련하여 추가로 기술될 것이다. 또 다른 실시예에서, 상기 입/출력 반전 회로(750)는, 초기 입력 신호가 저장을 위해 어느 워드 라인(예를 들어, 짝수 또는 홀수)에 배치되었는지에 따라, 적절한 회로 경로를 통해 상기 data in/out 신호(701) 및 data_bar in/out 신호(703)를 인버팅하거나 통과시키키고, 이 경우, 상기 워드 라인은 주어진 메모리 셀을 위해 활성화되며, 이는 도 6 및 도 8에 대해 기술된다. 상기 입/출력 반전 회로(750)는 주소 디코더로부터 전달된 제어 신호를 참조번호 753의 노드를 통해 수신하며, 상기 제어 신호는, 상기 입/출력 반전 회로(750)에게, 저장이 목적인 또는 출력으로서의 수신된 신호를 인버팅할지 하지 않을지를 지시한다.
상기 입/출력 반전 회로(750)로부터의 신호들은 기록 및 판독 작업들을 수행하기 위한 목적으로 특정 메모리 셀을 선택하기 위해 상기 메모리 배열(700)의 워드 라인 드라이버들(도시되지 않음)에 의해 인에이블링된 워드 라인 트랜지스터들을 통해 메모리 셀들에 연결된 다수의 감지 증폭기들에게 전달된다. 폴디드 비트 라인 메모리 배열(700)에서, 각각의 워드 라인은 각각의 비트 라인 상의 메모리 트랜지스터에 연결되어 있다. 이와 같이, 각각의 감지 증폭기는 동일한 메모리 배열(700)로부터, 비트 라인들 또는 비트 바 라인들 상에 제시된 데이터를 판독한다. 다양한 실시예들에서, 감지 증폭기들은 다양한 방법들로 메모리 배열(700)내에서 구성될 수 있다. 예를 들어, 감지 증폭기(710)는 도 3a의 다수의 감지 증폭기들(350) 중 하나와 동일한 방법으로 동작한다.
간략화를 위해, 그리고 도시의 목적을 위해, 비트 라인(720a) 및 비트 라인 바(720b)에 연결된 오직 하나의 감지 증폭기(710)만이 도시되어 있다. 상기 감지 증폭기(710)의 플러스 비트 라인 입/출력 노드(713)는 비트 라인(720a)에 연결되며, 마이너스 노드(714)는 비트 라인 바(720b)에 연결된다. 예를 들어, 플러스 비트 라인 입/출력 노드(713)는 상기 data in 신호 및 data_bar in 신호로부터 생성된 데이터 값들을 상기 입/출력 반전 회로(750)의 조작 후에 상기 비트 라인(720a)에 전달한다. 비트 라인(720a)은 트랜지스터들(731, 732)에 연결되며, 이 트랜지스터들은 비트 라인 콘택(contact)을 공유한다. 또한, 상기 마이너스 비트 라인 바 입/출력 노드(714)는 상기 data in 신호 및 data_bar in 신호로부터 생성된 데이터 값들을 상기 입/출력 반전 회로(750)의 조작 후에 전달한다. 비트 라인 바(720b)는 비트 라인 콘택을 공유하는 메모리 셀들(736, 737)에 연결된다. 비트 라인(720a) 및 비트 라인 바(720b)에 추가 트랜지스터들이 연결될 수 있다.
주소부여 회로(도시되지 않음)는 감지 증폭기(710)를 선택하고 대응 비트 라인들의 한 쌍을 다루도록 행 디코더들을 제어한다. 더 상세하게는, (감지 증폭기들을 포함하는) 열 디코더들 및 행 디코더들은 외부 제어기(예를 들어, 메모리 제어기)에 의해 제공된 주소 신호들에 응답하여 상기 비트 라인 및 상기 비트 라인 중 하나의 메모리 셀들에 선택적으로 액세스하도록 사용된다. 예를 들어, 행 선택 노드(790)는 상기 감지 증폭기(710)가 노드들(717, 718)에 연결된 data in/out 및 data_bar in/out 신호들과 통신해야하는지 여부를 나타내는 입력을 수신한다.
각각의 열은 대응하는 워드 라인을 포함하며, 이 경우, 기록, 판독 및 삭제를 위해 워드 라인들은 메모리 배열(700)의 메모리 셀들의 특정 열에 있는 FET들을 활성화시킴으로써 그 특정 열을 선택하기 위해 사용된다. 예를 들어, 참조번호 WL0의 워드 라인은 (참조번호 731의 셀을 포함하는) 여러 메모리 셀들에 액세스하기 위해 사용되며, WL1은 (참조번호 736의 셀을 포함하는) 여러 메모리 셀들에 액세스하기 위해 사용되고, WL2는 (참조번호 732의 셀을 포함하는) 여러 메모리 셀들에 액세스하기 위해 사용되고, 그리고 WL3은 (참조번호 737의 셀을 포함하는) 여러 메모리 셀들에 액세스하기 위해 사용된다. 워드 라인들은 한 쌍의 비트라인들 중 하나(예를 들어, 비트 라인(720a) 또는 비트 라인 바(720b))와 공동으로 페어링된다. 예를 들어, 짝수 워드 라인들로서, WL0 및 WL2를 포함하는 워드 라인들은 (WL0과 연결된) 참조번호 731의 셀과 (WL2와 연결된) 참조번호 732의 셀을 포함하는 메모리 셀들과 각각 연관되어, 각각의 메모리 셀이 비트 라인(720a)을 통해 액세스되도록 한다. 또한 홀수 워드 라인들로서, WL1 및 WL3을 포함하는 워드 라인들은 (WL1과 연결된) 참조번호 736의 셀과 (WL3과 연결된) 참조번호 737의 셀을 포함하는 메모리 셀들과 각각 연관되어, 각각의 메모리 셀이 비트 라인 바(720b)를 통해 액세스되도록 한다.
또한 상기 입/출력 반전 회로(750)는 상기 연관 메모리 셀이 비트 라인을 사용하여 액세스되었는지 또는 비트 라인 바를 사용하여 액세스되었는지 여부에 따라, 적절하게 메모리 셀들로부터 판독된 데이터를 조작한다. 그에 상응하여, 메모리 셀로부터 판독된 데이터는 어느 워드 라인(예를 들어, 짝수 또는 홀수)이 상기 해당 메모리 셀에 액세스하도록 사용되었는지에 따라 조작된다. 즉, 메모리 셀로부터 판독된 신호는 상기 입력 신호가 조작되었던 것과 동일한 방식으로 조작될 것이다(예를 들어, 인버팅되거나 통과될 것이다).
도 8a는 본 발명의 일실시예에 따른 폴디드 비트 라인 메모리 배열에 데이터를 저장하는 방법을 도시하는 흐름도(800a)이며, 이 경우 선택된 데이터는 바람직한 바이어스 컨디션으로 메모리 셀들에 저장된다. 예를 들어, 실시예들에서, 흐름도(800a)는, 적절할 때, 도 1a의 메모리 시스템(100a) 및 도 3a 내지 도 3c의 메모리 배열들(300a 내지 300c)에서 구현된다.
참조번호 810에서, 본 방법은 하나 이상의 외부 데이터 값들을 포함하는 입력 신호를 수신하는 단계를 포함하며, 이 경우, 데이터 값들은 하나 이상의 데이터 상태들(예를 들어, 전기적 "0", "1" 등)을 포함할 수 있다. 예를 들어, 상기 입력 신호는 배열의 메모리 셀로의 저장을 위해 메모리 제어기로부터 전달된다. 참조번호 815에서, 본 방법은 상기 입력 신호에 기초하여 data in 신호 및 data_bar in 신호를 생성하는 단계를 포함한다. 일구현예에서, 차동 신호 발생기(예를 들어, 참조번호 110의 발생기)는 data in 신호 및 data_bar in 신호를 생성하도록 구성된다. 이전에 기술된 바와 같이, 상기 data_bar in 신호는 상기 data in 신호의 상보형을 포함한다. 게다가, 상기 data in 신호는 전달을 위해 감지 증폭기의 플러스 측(positive side)에 연결되며, 상기 data_bar in 신호는 전달을 위해 감지 증폭기의 마이너스 측(negative side)에 연결된다. 일실시예에서, 상기 data in 신호 및 상기 data_bar in 신호는 입력 반전 회로를 통해 상기 감지 증폭기에 연결된다.
참조번호 820에서, 본 방법은 상기 입력 신호를 저장하기 위해 식별되는 상기 메모리 배열의 메모리 셀의 주소를 판단하는 단계를 포함한다. 예를 들어, (예를 들어, 메모리 제어기에 위치하는) 외부 주소 회로는 상기 식별된 메모리 셀의 위치를 판단하며, 상기 식별된 메모리 셀에 액세스하기 위해 열 디코더들, 행 디코더들 및 감지 증폭기들을 부분적으로 제어하는 주소 신호들을 출력한다.
참조번호 825에서, 본 방법은 상기 주소가 해당 감지 증폭기의 플러스 노드에 추가 연결되는 비트 라인에 연결되는 메모리 셀을 가리키는지 여부를 판단하는 단계를 포함한다. 예를 들어, 상기 주소가 짝수 워드 라인에 연결된 메모리 셀을 가리키며, 그 대응 비트 라인이 상기 감지 증폭기의 플러스 측(positive side) 비트 라인 입/출력 노드에 연결되어 있다고 판단된다면, 본 프로세스는 참조번호 830의 블록으로 진행한다.
참조번호 830에서, 본 방법은 저장하기 위해 상기 감지 배열의 플러스 비트 라인 입/출력 노드에 전달하기 전에 상기 data in 신호의 데이터 입력 값을 인버팅하는 단계를 포함한다. 추가로, 참조번호 835에서, 본 방법은 짝수 워드 라인에 의해 액세스되는 메모리 셀에 저장하기 위해, 상기 감지 증폭기의 마이너스 양-방향 입/출력 노드에 전달하기 전에 상기 data_bar in 신호의 data_bar 입력 값을 인버팅하는 단계를 포함한다. 예를 들어, 도 7을 보면, 상기 입/출력 반전 회로(750)는 상기 플러스 양-방향 데이터 입/출력 노드(717)에 전달하기 전에 data in/out 신호(701)를 틴버팅한다. 상기 인버팅된 data in 신호는 짝수 워드 라인에 의해 액세스되는 메모리 셀에 저장하기 위해 플러스 비트 라인 입/출력 노드(713)에서 출력된다. 또한 상기 입/출력 반전 회로(750)는 상기 마이너스 양-방향 data_bar 입/출력 노드(718)에 전달하기 전에 data_bar in/out 신호(703)를 인버팅한다. 상기 인버팅된 data_bar in 신호는 짝수 워드 라인을 통해 액세스되는 메모리 셀로의 저장을 위해 상기 감지 증폭기(710) 내에서 내부적으로 인버팅되며, 그 다음 상기 플러스 비트 라인 입/출력 노드(713)에서 출력된다.
이와 반대로, 상기 주소가 감지 증폭기의 마이너스 측에 추가 연결된 비트 라인 바 라인에 연결된 메모리 셀을 가리킬 때에는, 본 프로세스는 참조번호 840의 블록으로 진행한다. 즉, 상기 주소가 상기 메모리 셀이 홀수 워드 라인 및 대응 비트 라인 바를 사용하여 액세스되고 있다는 것을 나타낼 때, 본 프로세스는 참조번호 840의 블록으로 진행한다.
특히, 참조번호 840에서, 본 방법은 상기 입력 반전 회로를 통해 상기 data in 신호를 통과시키는 단계와, 대응 감지 증폭기의 플러스 양-방향 데이터 입/출력 노드에 상기 통과된 data in 신호를 전달하는 단계를 포함한다. 상기 통과된 data in 신호는 대응 홀수 워드 라인에 의해 액세스되는 메모리 셀로의 저장을 위해, 상기 마이너스 비트 라인 바 입/출력 노드에서 출력되기 전에, 상기 감지 증폭기 내에서 내부적으로 인버팅된다. 또한, 참조번호 845에서, 본 방법은 상기 입력 반전 회로를 통해 상기 data_bar in 신호를 통과시키는 단계와, 대응 홀수 워드 라인에 의해 액세스되는 메모리 셀로의 저장을 위해, 상기 통과된 data_bar in 신호를 상기 마이너스 비트 라인 바 입/출력 노드에 전달하는 단계를 포함한다. 예를 들어, 도 7을 보면, 상기 입/출력 반전 회로(750)는 상기 플러스 양-방향 데이터 입/출력 노드(717)에 상기 data in/out 신호(701)를 통과시키며, 홀수 워드 라인에 의해 액세스되는 메모리 셀에 저장하기 위해 상기 마이너스 양-방향 데이터 바 입/출력 노드(718)에 상기 data_bar in/out 신호(703)를 통과시킨다.
도 8b는 본 발명의 일실시예에 따른 폴디드 비트-라인 메모리 배열로부터 데이터를 판독하는 방법을 도시하며, 이 경우, 선택된 데이터는 바람직한 바이어스 컨디션으로 상기 메모리 배열의 메모리 셀들에 저장된다. 예를 들어, 실시예들에서, 흐름도(800b)는, 적절하다면, 도 1a의 메모리 시스템(100a) 및 도 3a 내지 도 3c의 메모리 배열들(300a 내지 300c)에서 구현된다.
특히, 참조번호 850에서, 상기 메모리 배열 내의 메모리 셀의 주소가 판독을 위해 식별된다. 즉, 판독을 위해 식별된 상기 메모리 셀이 비트 라인에 연결되어있는지 또는 비트 라인 바에 연결되어 있는지 여부가 판단된다. 예를 들어, (예를 들어, 메모리 제어기에 위치한) 외부 주소 회로는 상기 식별된 메모리 셀의 위치를 판단하며, 상기 식별된 메모리 셀에 액세스하기 위해 열 디코더들, 행 디코더들 및 감지 증폭기들을 부분적으로 제어하는 주소 신호들을 출력한다.
참조번호 855에서, 본 방법은 상기 주소가 상기 감지 증폭기의 플러스 비트 라인 입/출력 노드에 추가 연결된 비트 라인에 연결된 서브-배열의 메모리 셀을 가리키는지 여부를 판단한다. 다시 말해, 본 방법은 상기 메모리 셀이 짝수 워드 라인에 연결되어 있는지 또는 홀수 워드 라인에 연결되어 있는지 여부를 판단한다. 상기 메모리 셀이 상기 감지 증폭기의 플러스 비트 라인 입/출력 노드에 연결되어 있다면, 본 방법은 참조번호 860으로 진행하며, 그렇지 않고, 상기 메모리 셀이 플러스 입/출력 노드에 연결되어 있지 않다면, 본 방법은 참조번호 870으로 진행한다.
또한, 참조번호 860에서, 판독 작업은 비트 라인에 연결된 메모리 셀에서 수행된다. 더 상세하게는, 상기 메모리 셀(예를 들어, 참조번호 731의 셀)은 짝수 워드 라인(예를 들어, WL0) 및 대응 비트 라인(예를 들어, 비트 라인(720a))을 통해 액세스된다. 즉, 본 방법은 짝수 워드 라인 및 대응 비트 라인을 통해 액세스되는 해당 메모리 셀로부터 판독된 신호를, 상기 감지 증폭기의 플러스 양-방향 비트 라인 입/출력 노드(713)에서 검출하는 단계를 포함한다. 예를 들어 도 7에서, 참조번호 731의 셀이 선택되었다면, 셀 신호는 비트 라인(720a)을 통해 참조번호 731의 셀로부터 상기 감지 증폭기(710)의 플러스 비트 라인 입/출력 노드(713)에 전달된다. 상기 셀 신호는 상기 입/출력 반전 회로(750)로의 전달을 위해 상기 플러스 양-방향 데이터 입/출력 노드(717)에게 전달된다. 또한, 동일 셀 신호는 상기 입/출력 반전 회로(750)로의 전달을 위해 상기 감지 증폭기(710)에서 인버팅되며, 마이너스 양-방향 data_bar 입/출력 노드(718)에서 출력된다.
상기 입/출력 반전 회로(750)에 의해 상기 입력 신호들에 대해 초기에(originally) 수행되었던 모든 작업은, 상기 대응 감지 증폭기에 의해 전달된 상기 출력 신호들에 대해서도 상기 입/출력 반전 회로(750)에 의해 다시 수행되어야 한다. 이와 같이, 상기 메모리 셀이 짝수 워드 라인 및 대응 비트 라인을 통해 액세스될 때, 참조번호 865에서, 본 방법은 판독을 위해 데이터 출력 포트에 전달되는 data out 신호를 생성하기 위해, 상기 감지 증폭기의 플러스 양-방향 데이터 입/출력 노드에서 감지된 상기 셀 신호를 인버팅하는 단계를 포함한다. 예를 들기 위해, 도 7을 보면, 상기 감지 증폭기(710)에서 상기 플러스 비트 라인 입/출력 노드(713)에서 검출되고 상기 플러스 양-방향 데이터 입/출력 노드(717)에 전달된 셀 신호는 입/출력 반전 회로(750)에 전달된다. 상기 통과된(passed) 셀 신호는 data in/out 신호(701)로서 출력되기 전에 상기 입/출력 반전 회로(750)에서 인버팅된다.
추가로, 참조번호 867에서, 본 방법은 상기 감지 증폭기의 마이너스 양-방향 data_bar 입/출력 노드에서 인버팅 셀 신호를 생성하는 단계를 포함한다. 상기 인버팅된 셀 신호는 판독을 위해 상기 data_bar 출력 포트에 전달되는 data_bar out 신호를 생성하기 위해 상기 입/출력 반전 회로를 통해 인버팅된다. 예를 들어, 도 7을 보면, 상기 플러스 비트 라인 입/출력 노드(713)에서 검출된 셀 신호는 상기 마이너스 양-방향 data_bar 입/출력 노드(718)에서 인버팅된 셀 신호로서 출력되며, 상기 인버팅된 셀 신호는 상기 입/출력 반전 회로(750)에 전달된다. 상기 인버팅된 셀 신호는 data_bar out 신호로서 출력되기 전에, 상기 입/출력 반전 회로(750) 내에서 다시 인버팅된다.
이와 반대로, 폴디드 비트 라인 메모리 배열에서, 판독 작업이 홀수 워드 라인 및 (대응하는 비트 라인 쌍의) 대응 비트 라인 바를 통해 액세스되는 메모리 셀에서 수행된다면, 본 방법은 참조번호 870으로 진행한다. 즉, 참조번호 850에서, 판독을 위해 식별된 상기 메모리 셀은 대응 감지 증폭기의 마이너스 측에 추가 연결된 비트 라인 바에 연결된다. 참조번호 870에서, 판독 작업은 비트 라인 바(예를 들어, 720b) 및 대응 홀수 워드 라인(예를 들어, WL1)을 통해 액세스되는 메모리 셀(예를 들어, 참조번호 736의 메모리 셀)에 대해 수행된다. 즉, 본 방법은 해당 메모리 셀로부터 판독된 신호를, 상기 감지 증폭기의 마이너스 비트 라인 입/출력 노드(예를 들어, 노드(714))에서 검출하는 단계를 포함한다. 예를 들어 도 7에서, 참조번호 736의 셀이 선택되었다면, 상기 신호는 비트 라인 바(720b)를 통해 상기 감지 증폭기(710)의 마이너스 비트 라인 바 입/출력 노드(714)에 전달된다. 상기 셀 신호는 상기 입/출력 반전 회로(750)로의 전달을 위해 상기 마이너스 양-방향 data_bar 입/출력 노드(718)에게 전달된다. 또한, 동일 셀 신호는 상기 입/출력 반전 회로(750)로의 전달을 위해 상기 감지 증폭기(710)에서 인버팅되며, 플러스 양-방향 data_bar 입/출력 노드(717)에서 출력된다.
메모리 셀에 저장할 때, 상기 입/출력 반전 회로(750)에 의해 상기 입력 신호의 외부 데이터 값들에 대해 초기에(originally) 수행되었던 모든 작업은, 상기 대응 감지 증폭기에 의해 전달되는 상기 출력 신호들에 대해서도 상기 입/출력 반전 회로(750)에 의해 다시 수행되어야 한다. 이와 같이, 상기 메모리 셀이 비트 라인 바 및 대응 홀수 워드 라인을 통해 액세스될 때, 참조번호 875에서, 본 방법은 판독을 위해 data_bar 출력 포트에 전달되는 data_bar out 신호를 생성하기 위해, 상기 감지 증폭기의 마이너스 양-방향 데이터 입/출력 노드에서 감지된 상기 통과된 셀 신호를, 상기 인버팅 회로를 통하여 인버팅하는 단계를 포함한다. 예를 들기 위해, 도 7을 보면, 상기 마이너스 비트 라인 바 입/출력 노드(714)에서 검출된 셀 신호는 상기 마이너스 양-방향 data_bar 입/출력 노드(718)에서 통과된 셀 신호로서 출력되며, 상기 통과된 셀 신호는 data_bar out 신호로서 출력되기 전에 상기 입/출력 반전 회로(750)를 통해 전달되고 통과된다.
추가로, 본 방법은 상기 감지 증폭기의 플러스 양-방향 data 입/출력 노드에서 인버팅된 셀 신호를 생성하는 단계를 포함하며, 판독을 위해 상기 data 출력 포트에 전달되는 data out 신호를 생성하기 위해 상기 입/출력 반전 회로를 통해 상기 인버팅된 셀 신호를 통과시키는 단계를 포함한다. 예를 들어, 도 7을 보면, 상기 마이너스 비트 라인 바 입/출력 노드(714)에서 검출된 셀 신호는 상기 플러스 양-방향 data 입/출력 노드(717)에서 검출된 인버팅된 셀 신호로서 출력되며, 그리고 상기 인버팅된 셀 신호는 data out 신호로서 출력되기 전에, 상기 입/출력 반전 회로(750)를 통해 전달되고 통과된다.
따라서 본 발명의 실시예들에 따르면, 더 많은 셀들은 메모리 셀(예를 들어, DRAM)에 제1 상태로서 저장하기 위해 제시되지만 제2 상태로 상기 메모리 배열 내에 저장된다는 기대에 기초하여 데이터 보존력 및 소프트 에러율 내성을 최적화하도록 구성된 비트 셀 토포그래피들이 개시된다.
전술한 발명은 특정 블록도, 흐름도들 및 예들을 사용하여 다양한 실시예들을 제시하였지만, 본원에 기술된 그리고/또는 도시된 각각의 블록도 컴포넌트, 흐름도의 각각의 단계, 작업 및/또는 컴포넌트는 개별적으로, 그리고/또는 총괄적으로 구현될 수 있다. 또한, 본 명세서에 기재된 발명의 원리들을 사용하여 다른 많은 아키텍처들이 구현될 수 있기 때문에, 다른 컴포넌트들을 포함하는 컴포넌트들의 임의의 개시는 예들로서 고려되어야 한다. 예를 들어, 명료하게 하기 위해, 대부분의 스위치들 및 패스 게이트들은 N-채널 장치들을 이용하여 도시되었다. 적절한 논리 제어를 통해, P-채널 장치들이 대신 또는 추가로 사용될 수 있다.
본 명세서에 기재된 그리고/또는 도시된 프로세스 파라미터들 및 시퀀스는 오직 예시로서 주어졌으며, 원하는대로 변경될 수 있다. 예를 들어, 본원에 도시된 그리고/또는 기술된 단계들은 특정 순서로 도시되고 논의되었지만, 이러한 단계들은 논의되거나 도시된 그 특정 순서로 수행될 필요는 없다. 또한 본원에 기재된 그리고/또는 도시된 다양한 예시적 방법들은 본원에 기재된 또는 도시된 하나 이상의 단계들을 삭제할 수 있으며, 또는 그러한 개시된 것에 추가하여 추가 단계들을 포함할 수 있다.
전술한 기술(description)은 설명을 위해, 특정 실시예들을 참조하여 기술되었다. 그러나 상기의 예시적 논의들은 총망라하는 것으로 의도되는 것은 아니며, 개시된 정확한 형태들로 본 발명을 한정하려고 의도된 것이다. 상기의 교시들을 고려하여 많은 수정들 및 변형들이 가능하다. 상기 실시예들은 본 발명의 원리들 및 그것의 실제 응용들을 가장 잘 설명하기 위해 선택되고 기술되었으며, 그렇게 함으로써, 본 발명의 당업자들이, 고려되는 특정 용도에 적합할 수 있는 다양한 수정들을 사용하여 본 발명 및 다양한 실시예들을 가장 잘 활용할 수 있도록 한다.
따라서 본 발명에 따른 실시예들이 기술된다. 본 발명은 특정 실시예들로 기술되었지만, 본 발명은 그러한 실시예들에 의해 제한되는 것으로 해석되어서는 안 되며, 다음의 청구범위에 의해 제한되는 것으로 해석되어야 한다는 것이 이해되어야 한다.

Claims (35)

  1. 메모리 공간을 구비하는 주소지정가능한 메모리(addressable memory)를 제공하는 단계; 및
    하나 이상의 외부 데이터 상태들 중 제1 외부 데이터 상태가 상기 메모리 공간에 기록될 때, 상기 메모리 공간 내의 다수의 메모리 셀들 중 대부분이 내부 데이터 값들을 바람직한 바이어스 컨디션(condition)으로 저장하도록 상기 주소지정가능한 메모리를 구성하는 단계를 포함하며,
    상기 제1 외부 데이터 상태는 상기 바람직한 바이어스 컨디션과 반대인, 방법.
  2. 제1 항에 있어서,
    상기 방법은 :
    하나 이상의 데이터 라인들을 통해 하나 이상의 데이터 신호들을 수신하는 단계를 더 포함하며,
    상기 하나 이상의 입력 신호들은 상기 하나 이상의 외부 데이터 상태들을 포함하는 다수의 외부 데이터 값들을 포함하며,
    상기 다수의 외부 데이터 값들은 상기 제1 외부 데이터 상태에 있을 확률이 더 높은, 방법.
  3. 제1 항에 있어서,
    상기 제1 외부 데이터 상태는 "1" 값을 포함하며,
    상기 바람직한 바이어스 컨디션은 "0" 값을 포함하는, 방법.
  4. 제1 항에 있어서,
    상기 방법은 :
    대응하는 감지 증폭기(sense amplifier)의 플러스 측(positive side) 및 마이너스 측(negative side) 중 오직 하나를 통해 상기 주소지정가능한 메모리 내의 메모리 셀에 액세스하는 단계를 더 포함하는, 방법.
  5. 제1 항에 있어서,
    상기 방법은 :
    적어도 하나의 차동 감지 증폭기에 의해 상기 주소지정가능한 메모리에 액세스하는 단계를 더 포함하는, 방법.
  6. 제1 항에 있어서,
    상기 방법은 :
    기록될 메모리 셀의 주소가 감지 증폭기의 플러스 측에 더 연결된 비트 라인에 연결될 때, 인버팅된 데이터 입력 값을 생성하기 위해 데이터 인(data in) 신호의 데이터 입력 값을 인버팅하는 단계; 및
    상기 인버팅된 데이터 입력 값을 상기 플러스 측에 전달하는 단계를 더 포함하는, 방법.
  7. 제1 항에 있어서,
    상기 방법은 :
    판독될 메모리 셀의 주소가 감지 증폭기의 플러스 측에 더 연결된 비트 라인에 연결될 때, 인버팅된 데이터 출력 값을 생성하기 위해 상기 플러스 측으로부터 수신된 데이터 신호의 데이터 출력 값을 인버팅하는 단계; 및
    상기 인버팅된 데이터 출력 값을 상기 주소지정가능한 메모리의 출력부에 제공하는 단계를 더 포함하는, 방법.
  8. 제1 항에 있어서,
    상기 방법은 :
    기록될 메모리 셀의 주소가 감지 증폭기의 플러스 측에 더 연결된 비트 라인에 연결될 때, 인버팅된 data_bar 입력 값을 생성하기 위해 data_bar in 신호의 data_bar 입력 값을 인버팅하는 단계; 및
    상기 인버팅된 data_bar 입력 값을 상기 감지 증폭기의 마이너스 측에 전달하는 단계를 더 포함하는, 방법.
  9. 제1 항에 있어서,
    상기 방법은 :
    판독될 메모리 셀의 주소가 감지 증폭기의 플러스 측에 더 연결된 비트 라인에 연결될 때, 인버팅된 data_bar 출력 값을 생성하기 위해 상기 감지 증폭기의 마이너스 측으로부터 수신된 data_bar 신호의 data_bar 출력 값을 인버팅하는 단계; 및
    상기 인버팅된 data_bar 출력 값을 상기 주소지정가능한 메모리의 출력부에 제공하는 단계를 더 포함하는, 방법.
  10. 제1 항에 있어서,
    상기 방법은 :
    기록될 메모리 셀의 주소가 감지 증폭기의 마이너스 측에 더 연결된 비트 라인에 연결될 때, data in 신호의 데이터 입력 값을 상기 감지 증폭기의 플러스 측에 제공하는 단계를 더 포함하는, 방법.
  11. 제1 항에 있어서,
    상기 방법은 :
    판독될 메모리 셀의 주소가 감지 증폭기의 마이너스 측에 더 연결된 비트 라인에 연결될 때, 상기 감지 증폭기의 플러스 측으로부터 수신된 데이터 신호의 데이터 출력 값을 상기 주소지정가능한 메모리의 출력부에 제공하는 단계를 더 포함하는, 방법.
  12. 제1 항에 있어서,
    상기 방법은 :
    기록될 메모리 셀의 주소가 감지 증폭기의 마이너스 측에 더 연결된 비트 라인에 연결될 때, data_bar in 신호의 data_bar 입력 값을 상기 감지 증폭기의 상기 마이너스 측에 제공하는 단계를 더 포함하는, 방법.
  13. 제1 항에 있어서,
    상기 방법은 :
    판독될 메모리 셀의 주소가 감지 증폭기의 마이너스 측에 더 연결된 비트 라인에 연결될 때, 상기 감지 증폭기의 마이너스 측으로부터 수신된 data_bar 신호의 data_bar 출력 값을 상기 주소지정가능한 메모리의 출력부에 제공하는 단계를 더 포함하는, 방법.
  14. 제1 항에 있어서,
    상기 주소지정가능한 메모리는 오픈-비트 라인 아키텍처(open-bit line architecture) 및 폴디드 비트 라인 아키텍처(folded bit line architecture) 중 하나를 포함하는, 방법.
  15. 제1 항에 있어서,
    상기 바람직한 바이어스 컨디션은 저전력 판독 작업 및 기록 작업 중 하나와 연관된, 방법.
  16. 제1 항에 있어서,
    상기 다수의 메모리 셀들 중 적어도 하나의 메모리 셀은 DDR 메모리 및 동기식 DRAM 메모리 중 하나에 있는 DRAM 메모리 셀을 포함하는, 방법.
  17. 제1 항에 있어서,
    상기 다수의 메모리 셀들 중 적어도 하나의 메모리 셀은 플래시 메모리 트랜지스터를 포함하는, 방법.
  18. 제1 항에 있어서,
    상기 다수의 메모리 셀들 중 적어도 하나의 메모리 셀은 저항성 메모리 셀을 포함하는, 방법.
  19. 다수의 메모리 셀들을 포함하는 메모리 공간을 포함하는 주소지정가능한 메모리를 제공하는 단계;
    상기 메모리 공간 내의 상기 다수의 메모리 셀들에 기록하기 위해 적어도 하나의 메모리 기록 경로(write path)를 제공하는 단계;
    상기 메모리 공간 내의 상기 다수의 메모리 셀들로부터 판독하기 위해 적어도 하나의 메모리 판독 경로(read path)를 제공하는 단계; 및
    메모리 셀의 내부적으로 저장된 데이터 값이 상기 메모리 공간 내에서의 해당 메모리 셀 위치와 거의 무관하도록 상기 적어도 하나의 메모리 판독 경로 및 상기 적어도 하나의 메모리 기록 경로 상의 데이터를 선택적으로 인버팅하는 단계를 포함하는, 저장 방법.
  20. 제19 항에 있어서,
    상기 선택적으로 인버팅하는 단계는 :
    상기 메모리 셀의 상기 내부적으로 저장된 데이터 값이 주로, 외부 출력 및 외부 입력에 제공된 하나 이상의 상태들과 반대이도록 데이터를 선택적으로 인버팅하는 단계를 포함하는, 저장 방법.
  21. 제19 항에 있어서,
    상기 선택적으로 인버팅하는 단계는 :
    하나 이상의 외부 데이터 상태들 중 제1 외부 데이터 상태가 상기 메모리 공간에 기록될 때, 상기 메모리 공간 내의 다수의 메모리 셀들 중 대부분이 내부 데이터 값들을 바람직한 바이어스 컨디션으로 저장하도록 상기 주소지정가능한 메모리를 구성하는 단계를 포함하며,
    상기 제1 외부 데이터 상태는 상기 바람직한 바이어스 컨디션과 반대인, 저장 방법.
  22. 다수의 메모리 셀들을 포함하는 메모리 공간을 포함하는 주소지정가능한 메모리; 및
    상기 메모리 공간 내의 다수의 주소지정가능한 메모리 셀들 중 대부분의 메모리 셀들 각각이, 외부적으로 수신된 데이터 상태와 반대인 내부 데이터 값을 저장하기 위해 구성되도록, 상기 메모리 공간 내의 하나 이상의 외부 데이터 상태들을 저장하도록 구성된 반전 회로(inverting circuit)를 포함하는 메모리 시스템.
  23. 제22 항에 있어서,
    상기 메모리 시스템은 :
    하나 이상의 입력 신호들을 수신하도록 구성된 하나 이상의 데이터 라인들을 더 포함하며,
    상기 하나 이상의 입력 신호들은 상기 하나 이상의 외부 데이터 상태들을 포함하는 다수의 외부 데이터 값들을 포함하는, 메모리 시스템.
  24. 제22 항에 있어서,
    상기 다수의 주소지정가능한 메모리 셀들 중 상기 대부분의 메모리 셀들은 상기 하나 이상의 외부 데이터 상태들 중 제1 외부 데이터 상태가 상기 메모리 공간에 기록될 때, 내부 데이터 값들을 바람직한 바이어스 컨디션으로 저장하며,
    상기 제1 외부 데이터 상태는 상기 바람직한 바이어스 컨디션과 반대인, 메모리 시스템.
  25. 제24 항에 있어서,
    상기 제1 외부 데이터 상태는 "1" 값을 포함하며,
    상기 바람직한 바이어스 컨디션은 "0" 값을 포함하는, 메모리 시스템.
  26. 제22 항에 있어서,
    상기 반전 회로는 :
    활성화될 때 감지 증폭기의 플러스 측 및 입력 노드 사이의 신호 경로를 가능하게 하는 패스 게이트를 더 포함하며,
    상기 반전 회로는 상기 플러스 측에 더 연결된 비트 라인을 통해 주소지정가능한 메모리 셀에 기록할 때, 상기 입력 노드에서 수신된 data in 신호의 데이터 입력 값을 인버팅하고, 인버팅된 데이터 입력 값을 상기 감지 증폭기의 상기 플러스 측에 전달하도록 구성되는, 메모리 시스템.
  27. 제22 항에 있어서,
    상기 메모리 시스템은 :
    활성화될 때 감지 증폭기의 플러스 측 및 출력 노드 사이의 신호 경로를 가능하게 하는 패스 게이트를 포함하는 출력 반전 회로를 더 포함하며,
    상기 출력 반전 회로는 상기 플러스 측에 더 연결된 비트 라인을 통해 주소지정가능한 메모리 셀로부터 판독할 때, 상기 감지 증폭기의 상기 플러스 측으로부터 수신된 데이터 신호의 데이터 출력 값을 인버팅하고, 인버팅된 데이터 출력 값을 상기 출력 노드에 제공하도록 구성되는, 메모리 시스템.
  28. 제22 항에 있어서,
    상기 반전 회로는 :
    활성화될 때 감지 증폭기의 마이너스 측 및 입력 노드 사이의 신호 경로를 가능하게 하는 패스 게이트를 더 포함하며,
    상기 반전 회로는 상기 감지 증폭기의 플러스 측에 더 연결된 비트 라인을 통해 주소지정가능한 메모리 셀에 기록할 때, 상기 입력 노드에서 수신된 data_bar in 신호의 data_bar 입력 값을 인버팅하고, 인버팅된 data_bar 입력 값을 상기 감지 증폭기의 상기 마이너스 측에 전달하도록 구성되는, 메모리 시스템.
  29. 제22 항에 있어서,
    상기 메모리 시스템은 :
    활성화될 때 감지 증폭기의 마이너스 측 및 출력 노드 사이의 신호 경로를 가능하게 하는 패스 게이트를 포함하는 출력 반전 회로를 더 포함하며,
    상기 출력 반전 회로는 상기 감지 증폭기의 플러스 측에 더 연결된 비트 라인을 통해 주소지정가능한 메모리 셀로부터 판독할 때, 상기 감지 증폭기의 상기 마이너스 측으로부터 수신된 data_bar 신호의 data_bar 출력 값을 인버팅하고, 인버팅된 data_bar 출력 값을 상기 출력 노드에 전달하도록 구성되는, 메모리 시스템.
  30. 제22 항에 있어서,
    상기 반전 회로는 :
    활성화될 때 감지 증폭기의 플러스 측 및 입력 노드 사이의 신호 경로를 가능하게 하는 패스 게이트를 더 포함하며,
    상기 반전 회로는 상기 감지 증폭기의 마이너스 측에 더 연결된 비트 라인을 통해 주소지정가능한 메모리 셀에 기록할 때, 상기 입력 노드에서 수신된 data in 신호의 데이터 입력 값을 통과시키고, 상기 데이터 입력 값을 상기 감지 증폭기의 상기 플러스 측에 전달하도록 구성되는, 메모리 시스템.
  31. 제22 항에 있어서,
    상기 메모리 시스템은 :
    활성화될 때 감지 증폭기의 플러스 측 및 출력 노드 사이의 신호 경로를 가능하게 하는 패스 게이트를 포함하는 출력 반전 회로를 더 포함하며,
    상기 출력 반전 회로는 상기 감지 증폭기의 마이너스 측에 더 연결된 비트 라인을 통해 주소지정가능한 메모리 셀로부터 판독할 때, 상기 감지 증폭기의 플러스 측으로부터 수신된 데이터 신호의 데이터 출력 값을 상기 출력 노드에 보내도록 구성되는, 메모리 시스템.
  32. 제22 항에 있어서,
    상기 반전 회로는 :
    활성화될 때 감지 증폭기의 마이너스 측 및 입력 노드 사이의 신호 경로를 가능하게 하는 패스 게이트를 더 포함하며,
    상기 반전 회로는 상기 감지 증폭기의 마이너스 측에 더 연결된 비트 라인을 통해 주소지정가능한 메모리 셀에 기록할 때, 상기 입력 노드에서 수신된 data in 신호의 데이터 입력 값을 통과시키고, 상기 데이터 입력 값을 감지 증폭기의 마이너스 측에 전달하도록 구성되는, 메모리 시스템.
  33. 제22 항에 있어서,
    상기 메모리 시스템은 :
    활성화될 때 감지 증폭기의 마이너스 측 및 출력 노드 사이의 신호 경로를 가능하게 하는 패스 게이트를 포함하는 출력 반전 회로를 더 포함하며,
    상기 출력 반전 회로는 상기 감지 증폭기의 마이너스 측에 더 연결된 비트 라인을 통해 주소지정가능한 메모리 셀로부터 판독할 때, 상기 감지 증폭기의 상기 마이너스 측으로부터 수신된 데이터 신호의 데이터 출력 값을 상기 출력 노드에 보내도록 구성되는, 메모리 시스템.
  34. 제22 항에 있어서,
    상기 주소지정가능한 메모리는 오픈-비트 라인 폴디드 비트 라인 아키텍처 중 하나를 포함하는, 메모리 시스템.
  35. 제22 항에 있어서,
    상기 다수의 메모리 셀들 중 적어도 하나의 메모리 셀은 DDR 메모리의 DRAM 메모리 셀 및 동기식 DRAM 메모리의 DRAM 메모리 셀 중 하나를 포함하는, 메모리 시스템.
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