TW201628051A - 在應變鬆弛緩衝層上方形成具應變之磊晶半導體材料的方法 - Google Patents

在應變鬆弛緩衝層上方形成具應變之磊晶半導體材料的方法 Download PDF

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Abstract

本發明揭示一種在應變鬆弛緩衝層上方形成應變磊晶半導體材料的方法。其中，這裡所揭露的一種示例方法包括(但不限於)：在基板上方順序形成第一材料層、第一覆蓋層、第二材料層以及第二覆蓋層，其中，該第一及第二材料層由半導體材料製成，該半導體材料所具有的晶格常數不同於該基板，該第一材料層於沉積時應變，且該第一材料層的厚度超過其穩定及應變所需的臨界厚度；執行退火製程，在該退火製程以後，通過基本上限於該半導體基板、該第一材料層、該第一覆蓋層以及該第二材料層的晶體缺陷的形成，該第一材料層中的該應變基本上鬆弛；以及在所得結構的上表面上形成額外的磊晶半導體材料。

Description

在應變鬆弛緩衝層上方形成具應變之磊晶半導體材料的方法
本發明通常涉及場效應電晶體(FET)半導體裝置的製造，尤其涉及在應變鬆弛緩衝(strain-relaxed buffer；SRB)層上方形成應變磊晶生長半導體材料的各種方法。
裝置製造商不斷被迫生產相對前一代裝置性能增加且生產成本降低的積體電路產品。就平面及3D裝置(例如FinFET)而言，裝置設計人員已花多年時間並採用各種技術來試圖改進此類裝置的性能及可靠性。目前，裝置設計人員正研究在電晶體裝置中使用替代半導體材料例如矽鍺(SiGe)，如III-V族材料等，以提升此類裝置的性能。在作為“虛擬基板”的應變鬆弛SiGe層上方可製造使用矽、矽-鍺或鍺通道材料的具有高載流子遷移率的裝置。理想地，此類虛擬基板需要具有低穿透錯位密度(threading dislocation density；TDD)的非常光滑的平面。不過，在矽 基板(工業中使用的主流基板)上形成由此類替代材料組成的此類虛擬基板並非小事，因為除其他問題以外，此類替代通道材料與矽之間的晶格常數具有很大差別。
一種形成虛擬基板的現有技術包括執行磊晶生長製程，以在半導體基板(例如矽)上方，在均勻或梯度條件下形成較厚的半導體材料層(“磊晶半導體材料層”)。磊晶半導體材料層形成達到的厚度大於此類半導體材料的臨界厚度，通過向該磊晶半導體材料層中引入錯位來鬆弛該磊晶半導體材料層。該磊晶半導體材料層的該臨界厚度主要由該磊晶半導體材料層與基板之間的成分差別、生長條件(生長速率、溫度等)以及該磊晶半導體材料層中和/或該磊晶半導體材料層與下方基板之間的異質介面處所存在的的缺陷確定。儘管通過此方法可獲得降低的穿透錯位密度，但厚緩衝層仍存在一些主要缺點，例如生長時間、材料消耗、熱預算等，而通常不能達到所需的TDD水準。
在形成彼此堆疊的此類晶格常數不匹配的材料方面，有一個通常被稱為材料的“臨界厚度”的概念。臨界厚度被定義為基本上沒有任何失配錯位(misfit dislocation)及穿透錯位的完全應變異質結構材料的最大穩定厚度，下面將作更詳細說明。第1A圖是從Douglas J.Paul在Advanced Materials雜誌(11(3),191-204(1999))發表的文章名稱為“Silicon-Germanium Strained Layer Materails in Microelectronics”中所取的圖。垂直軸是以奈米表示的臨 界厚度。水平軸是矽-鍺材料中鍺的成分(Si1-xGex；x=0-1)。水平軸上最左邊的點為純矽(Ge成分等於0.0)。水平軸上最右邊的點為純鍺(Ge成分等於1.0)。兩條曲線R及S定義具有不同鍺成分水準的矽-鍺材料的穩定、亞穩定(metastable)以及伴隨缺陷的鬆弛區域。曲線R的上方及右邊是處於伴隨缺陷的鬆弛狀態的材料。曲線S的下方及左邊是處於穩定狀態的材料(也就是基本上無缺陷以及處於“完全應變”狀態)。兩條曲線R與S之間的區域定義材料處於亞穩定狀態的區域。處於亞穩定狀態的材料不穩定，但如果在合適狀態下生長仍可完全應變並基本上無缺陷。不過，當環境改變時，例如當該亞穩定材料退火時，該亞穩定材料可能較快地鬆弛(伴隨形成相關的缺陷)。
請參照第1A圖，純鍺層(Ge成分等於1.0)在厚度達到約1至2奈米(點CT1)時可處於穩定狀態，且它在厚度在約2至4奈米之間(點CT2)時可處於亞穩定狀態。在厚度為約4奈米以上時，純鍺層將處於伴隨缺陷的鬆弛狀態。相反，具有50%鍺的矽-鍺層在厚度達到約4奈米時(點CT3)可處於穩定狀態，且它在厚度在約4至30奈米之間時(點CT4)可處於亞穩定狀態。在厚度為約30奈米以上時，具有50%成分的鍺的矽-鍺層將處於伴隨缺陷的鬆弛狀態。
關於此類SiGe材料的錯位，具有至少兩種類型的錯位值得提到-失配錯位及穿透錯位。一般來說，失配錯位發生於具有不同晶格常數的兩個層之間的缺失或額 外晶格處。在Si/SiGe異質結構中，當SiGe生長超過其臨界厚度時，因生長材料與矽基板的晶格常數之間不匹配而發生失配錯位。當SiGe生長於(100)矽基板上時，這些失配錯位通常會以約60度取向。對於每個失配錯位，通常會具有兩個穿透錯位，各該穿透錯位起始於該失配錯位的端部。這些穿透錯位前進或“穿透”至該SiGe材料的表面，它們有效終止於該SiGe材料的表面。在其他情況下，失配錯位也可終止於半導體晶圓的邊緣或者其他合適的邊界而不形成穿透錯位。
第1B至1E顯示在SRB結構上方形成替代通道材料的示例現有技術。第1B圖顯示裝置10，其中，在矽基板12的表面上生長具有成分例如Si0.75Ge0.25的第一矽鍺層14。第一矽鍺層14所生長達到的厚度大於其臨界厚度。接著，在第一SiGe層14上沉積矽覆蓋層16。矽覆蓋層16的厚度通常較薄，例如是第一SiGe層14的厚度的約10至20%，從而不限制SiGe層14的鬆弛。第1C圖顯示執行離子植入製程18以植入離子(例如氬)以後的裝置10。植入這些離子的目的是在基板12中生成相對“弱點”，用以後續流程中錯位的形核(nucleation)，也就是可較容易地在第一SiGe層14中形成失配錯位及穿透錯位。第1D圖顯示執行退火製程(例如750至1050℃)，從而導致在基板12與第一SiGe層14之間的介面處形成失配錯位(錯位未顯示)以及延伸穿過第一SiGe層14的簡單顯示的穿透錯位26以後的裝置10。第一SiGe層14中的一些穿透錯 位也會與符號相反的錯位一起湮滅。理想地，那些未被湮滅的穿透錯位將終止於矽覆蓋層16的上介面。換句話說，理想地，所有的穿透錯位26將被限制於第一SiGe層14中，而不會穿透進入矽覆蓋層16。在這個製程點，於形成時初始應變的第一SiGe層14現在隨錯位鬆弛，而矽覆蓋層16處於拉伸應變狀態，與現在鬆弛的第一SiGe層14具有相同的橫向晶格參數。第1E圖顯示在矽覆蓋層16上形成第二矽鍺材料層28以後的裝置10。理論上，由於此時第一SiGe層14鬆弛，基本上所有的穿透錯位26都被限制於矽覆蓋層16的下方或介面處，且矽覆蓋層16本身基本上無穿透錯位，因此，如果第二SiGe層28具有與第一矽鍺層14相同的鍺成分，例如Si0.75Ge0.25，則第二SiGe層28可在基本上無錯位的狀態中生長至任意想要的厚度。隨後，儘管附圖中未顯示，但如果需要，通過使用適當的遮罩策略，可在第二SiGe層28上生長額外的磊晶半導體材料(用於N型裝置的Si以及用於P型裝置的SiGe0.5)。
儘管上述製程在生產具有低TDD值的SRB結構時有所成功，但此類SRB結構的品質仍不足以為下一代電晶體裝置提供虛擬基板。理想地，SRB結構形成有零穿透錯位，但實際上，總會有一些穿透錯位存在於SRB結構中。就形成下一代裝置的此類SRB結構而言，目標將是實現接近零的TDD。上述流程(第1B至1E圖)通常導致約1×104錯位/平方釐米的TDD。
出於數個原因，人們相信形成SRB結構的 上述流程並不如希望的那樣有效。首先，在離子植入製程18(第1C圖)期間，植入離子的分佈不會使聚集於基板12與第一SiGe層14之間的介面20處的離子具有很小的垂直分佈。相反，由於離子植入製程18中的離散(straggle)，植入離子中的一些沿第一SiGe層14的厚度垂直分佈，一些可能位於矽覆蓋層16中，以及一些可能位於矽基板12中。因此，穿透錯位可能產生並擴散進入或穿過矽覆蓋層16。如果這樣，當第二SiGe層28形成時，此類錯位也將擴散進入第二SiGe層28內。其次，在一些情況下，當一些錯位擴散至矽覆蓋層16的表面時，矽覆蓋層16根本不能有效限制所有錯位。此類情況可能發生於執行積極的退火製程24以形成穿透錯位26時。第1F圖顯示錯位擴散穿過矽覆蓋層16並進入由SiGe材料構成的第二矽鍺材料層的TEM(投射電子顯微鏡)照片。
本發明涉及在應變鬆弛緩衝(SRB)層上方形成應變磊晶生長半導體材料的各種方法，以解決或減輕上述問題中的一個或多個。
下面提供本發明的簡要總結，以提供本發明的一些態樣的基本上理解。本發明內容並非詳盡概述本發明。其並非意圖識別本發明的關鍵或重要元件或劃定本發明的範圍。其唯一目的在於提供一些簡化的概念，作為後面所討論的更詳細說明的前序。
一般來說，本發明涉及在應變鬆弛緩衝 (strain-relaxed buffer；SRB)層上方形成磊晶生長半導體材料的各種方法。這裡所揭露的一種示例方法包括(但不限於)：執行多個磊晶沉積製程，以順序形成位於半導體基板上的第一材料層、位於該第一材料層上的第一覆蓋層、位於該第一覆蓋層上的第二材料層、以及位於該第二材料層上的第二覆蓋層，其中，該第一及第二材料層由半導體材料製成，該半導體材料所具有的晶格常數不同於該半導體基板的晶格常數，該第一材料層於沉積時應變，以及該第一材料層的厚度超過穩定及應變所需的臨界厚度。該方法還包括步驟：在形成該第二材料層以後，執行退火製程，在該退火製程以後，通過基本上限於該半導體基板、該第一材料層、該第一覆蓋層以及該第二材料層的晶體缺陷的形成，該第一材料層中的該應變基本上鬆弛；以及在執行該退火製程以後，在所得結構的上表面上形成額外的磊晶半導體材料。
10‧‧‧裝置
12‧‧‧矽基板、基板
14‧‧‧第一矽鍺層、第一SiGe層
16‧‧‧矽覆蓋層
18、112‧‧‧離子植入製程
20、105‧‧‧介面
24、114‧‧‧退火製程
26、116‧‧‧穿透錯位
28‧‧‧第二矽鍺材料層、第二SiGe層
100‧‧‧矽基板
102‧‧‧半導體基板、基板
103‧‧‧植入區
104‧‧‧第一材料層、材料層、第一層、層
106‧‧‧第一覆蓋層、覆蓋層、層
107‧‧‧點缺陷
108‧‧‧第二材料層、材料層、層
110‧‧‧第二覆蓋層、覆蓋層、層
110S‧‧‧表面、上表面
118‧‧‧SRB層
120、122‧‧‧額外磊晶半導體材料
結合附圖參照下面的說明可理解本發明，這些附圖中相同的元件符號代表類似的元件，以及其中：第1A至1F圖顯示通過使用示例現有製程技術形成SRB結構；第2A至2E圖顯示這裡所揭露的在應變鬆弛緩衝(SRB)層上方形成應變磊晶生長半導體材料的一種示例方法；以及第3A至3E圖顯示這裡所揭露的在應變鬆弛緩衝(SRB) 層上方形成應變磊晶生長半導體材料的另一種示例方法。
儘管這裡所揭露的發明主題容許各種修改及替代形式，但附圖中以示例形式顯示本發明主題的特定實施例，並在此進行詳細說明。不過，應當理解，這裡對特定實施例的說明並非意圖將本發明限於所揭露的特定形式，相反，意圖涵蓋落入由所附申請專利範圍定義的本發明的精神及範圍內的所有修改、等同及替代。
下面說明本發明的各種示例實施例。出於清楚目的，不是實際實施中的全部特徵都在本說明書中進行說明。當然，應當瞭解，在任意此類實際實施例的開發中，必須作大量的特定實施決定以滿足開發者的特定目標，例如符合與系統相關及與商業相關的約束條件，該些約束條件因不同實施而異。而且，應當瞭解，此類開發努力可能複雜而耗時，但對受惠於本揭露內容之本領域技術人員而言，仍將如日常工作一般。
現在將參照附圖來說明本發明主題。附圖中示意各種結構、系統及裝置僅是出於解釋目的以及避免使本發明與本領域技術人員已知的細節混淆，但仍包括該些附圖以說明並解釋本發明的示例。這裡所使用的詞語和片語的意思應當被理解並解釋為與相關領域技術人員對這些詞語及片語的理解一致。這裡的術語或片語的連貫使用並不意圖暗含特別的定義，亦即與本領域技術人員所理解的通常慣用意思不同的定義。若術語或片語意圖具有特定 意思，亦即不同於本領域技術人員所理解的意思，則此類特別定義會以直接明確地提供該術語或片語的特定定義的定義方式明確表示於說明書中。
第2A至2E圖顯示這裡所揭露的在應變鬆弛緩衝(strain-relaxed buffer；SRB)層上方形成應變磊晶生長半導體材料的一種示例方法。本發明將在半導體基板102上方形成SRB結構的背景下揭露。示例基板102可為塊體半導體基板，或者它可為SOI(silicon-on-insulator；絕緣體上覆矽)基板或SGOI(silicon/germanium on insulator；絕緣體上覆矽/鍺)基板的主動層。因此，術語“基板”或“半導體基板”應當被理解為涵蓋所有半導體材料以及此類半導體材料的所有形式。在一個實施例中，基板102可為(100)矽基板。
在第2A圖所示的製造點，在基板102上方順序形成第一材料層104、第一覆蓋層106、第二材料層108以及第二覆蓋層110。層104、106、108以及110都由半導體材料製成，且它們都通過執行已知的磊晶生長製程形成。在一個示例實施例中，在同一製程工具中順序形成層104、106、108以及110，而不打破真空，也就是不會使材料暴露於空氣。一般來說，層104及108由晶格常數不同於基板102的晶格常數的材料製成，且它們在應變狀態中沉積。
材料層104及108以及覆蓋層106及110所使用的材料可依據特定的應用而變化。在一些應用中，材 料層104、108可由相同材料製成(例如，Si0.75Ge0.25)。在一個示例實施例中，材料層104、108都可由矽-鍺材料製成，其中，鍺成分在10%至50%範圍內。在一個特定實施例中，材料層104、108都可具有基本上相同的鍺成分。在另一個例子中，第一材料層104中的鍺成分比第二材料層108的鍺成分大至少約5原子百分比。對於這個特定的實施例，與第二材料層108中的鍺濃度相比，第一材料層104中的較高鍺濃度提供第一材料層104中較高的應變能量，並引發晶體缺陷主要形成於第一材料層104中，且導致第二材料層108具有較少的缺陷。在一些應用中，覆蓋層106、110可由相同材料製成(例如Si)，但此類情況不是在所有應用中都需要。在一個特定實施例中，這些覆蓋層的其中一個或多個具有至少90原子百分比矽的成分。在一個特定例子中，材料層104、108由Si0.75Ge0.25製成，而覆蓋層106、110由矽製成。
材料層104、108以及覆蓋層106及110的厚度可依據特定的應用而變化。在一個實施例中，各層104、108生長達到的厚度大於穩定及應變所需的層104、108的材料的臨界厚度。在另一個實施例中，第一及第二材料層104、108具有基本上相同的晶格常數，且第一材料層104的厚度比第二材料層108的厚度大至少25%。在這個實施例中，與第二材料層108相比，第一材料層104中增加的應變能量引發第一材料層104優先鬆弛，並導致晶體缺陷主要形成於第一材料層104中且第二材料層108中 具有較低的缺陷水準。一般來說，覆蓋層106、110可依據應用形成相同或不同的厚度。例如，第一覆蓋層106可具有落入第一材料層104的約2%至20%的範圍內的厚度。各覆蓋層106及110的厚度相對其下方材料層104、108通常較薄，例如，層106、110可具有等於下方材料層104、108的厚度的約2%至20%的厚度，從而不限制層104、108的後續鬆弛並低於其臨界厚度。
第2B圖顯示執行離子植入製程112以通過層110、108、106及104向結構內植入例如氬、鍺、矽、磷、砷、氟、氪和/或氙等離子以後的裝置。植入劑量及植入能量可依據應用而變化，但該植入製程通常會在不非晶化材料的結晶結構的狀態下執行。例如，植入製程112期間的劑量可為至少約5×1011原子/平方釐米，劑量低於第一材料層104的非晶化閾值。理想地，離子植入製程112的植入能量經選擇以產生植入區103，其中，原始植入種類的峰值濃度位於基板102與第一材料層104之間的介面105(下方或上方)大約15奈米。植入離子的目的是在基板102中生成簡單顯示的點缺陷107-間隙或空位，從而可較容易地在第一材料層104中形成失配錯位及穿透錯位。
第2C圖顯示執行退火製程114(例如750至1050℃)以形成延伸穿過第一材料層104並可能穿過第二材料層108的簡單顯示的穿透錯位116以後的結構。一般來說，通過晶體缺陷例如錯位及疊層缺陷(stacking fault)的形成，執行退火製程114使第一材料層104中的應變大幅降 低，這些缺陷基本上限於半導體基板102、第一材料層104以及第一覆蓋層106中。由於存在額外的材料層108以及上覆蓋層110，與現有製程技術相比，穿透錯位116較難向上覆蓋層110內以及上覆蓋層110的表面110S的擴散。因此，上覆蓋層110的上表面110S應當基本上無穿透錯位。在這個製程點，層104、108分別處於具有錯位的鬆弛狀態中。
第2E圖顯示在下方結構上(也就是上覆蓋層110的上表面上方)形成基本上無錯位的SRB層118以後的裝置。在這裡及權利要求中使用術語“基本上無穿透錯位”意味著穿透錯位密度(TDD)為1×103錯位/平方釐米或更低。SRB層118可由各種不同的材料組成。在一個示例實施例中，SRB層118可由Si0.75Ge0.25製成。SRB層118可在基本上無錯位的狀態下生長至任意想要的厚度。
第2E圖簡單顯示在SRB層118上形成用於N型裝置的額外磊晶半導體材料120(例如Si)以及用於P型裝置的額外磊晶半導體材料122(例如Si0.5Ge0.5)。如果需要，通過使用適當的遮罩策略可在SRB層118上生長額外的磊晶半導體材料。通過使用這裡所揭露的方法，在基本上無錯位的狀態下，額外的磊晶材料120、122可生長至任意想要的厚度。
第3A至3E圖顯示這裡所揭露的在應變鬆弛緩衝(SRB)層上方形成應變磊晶生長半導體材料的另一種示例方法。在第3A圖中所示的製造點，在基板102上 方順序形成上述第一層104及第一覆蓋層106。
第3B圖顯示執行上述離子植入製程112以通過層106及104向結構內植入例如氬、鍺、矽、磷、砷、氟、氪和/或氙等離子，從而在基板102中生成簡單顯示的點缺陷107以後的裝置。如前所述，植入劑量及植入能量可依據應用而變化，但如前所述，該植入製程將在不非晶化材料的結晶結構的狀態下執行。
第3C圖顯示在裝置上形成上述層108及110以後的裝置。要注意的是，在流程的這個製造點，由於上述離子植入製程，層104及106可具有形成於其中的點缺陷107，但材料層108及110應當基本上無此類點缺陷107，如圖所示。
第3D圖顯示執行上述退火製程114以形成延伸穿過第一層104並可能穿過層108的簡單顯示的穿透錯位116以後的裝置。如前所述，由於存在額外的材料層108及上覆蓋層110，與現有製程技術相比，穿透錯位116較難向上覆蓋層110內以及上覆蓋層110的表面110S擴散。而且，在此實施例中，由於層108及110不暴露於離子植入製程112，因此在層108、110中形成點缺陷107的可能性較小。相應地，這將會降低在層108和/或110中生成任意穿透錯位的機會。因此，上覆蓋層110的上表面110S應當基本上無穿透錯位。在這個製程點，層104、108分別處於具有錯位的鬆弛狀態中。
第3E圖顯示在上覆蓋層110的上表面上形 成上述基本上無錯位的SRB層118以後以及形成上述額外的磊晶半導體材料120、122以後的裝置。
由於本領域的技術人員借助這裡的教導可以很容易地以不同但等同的方式修改並實施本發明，因此上面揭露的特定實施例僅為示例性質。例如，可以不同的順序執行上述製程步驟。而且，本發明不限於這裡所示架構或設計的細節，而是如所附的申請專利範圍所述。因此，顯然，可對上面揭露的特定實施例進行修改或變更，所有此類變更落入本發明的範圍及精神內。因此，所附的申請專利範圍規定本發明的保護範圍。
100‧‧‧矽基板
102‧‧‧半導體基板、基板
104‧‧‧第一材料層、材料層、第一層、層
106‧‧‧第一覆蓋層、覆蓋層、層
107‧‧‧點缺陷
108‧‧‧第二材料層、材料層、層
110‧‧‧第二覆蓋層、覆蓋層、層
116‧‧‧穿透錯位
118‧‧‧SRB層
120‧‧‧額外磊晶半導體材料
122‧‧‧額外磊晶半導體材料

Claims (34)

  1. 一種方法，包括：執行多個磊晶沉積製程，以順序形成位於半導體基板上的第一材料層、位於該第一材料層上的第一覆蓋層、位於該第一覆蓋層上的第二材料層、以及位於該第二材料層上的第二覆蓋層，其中，該第一及第二材料層由半導體材料製成，該半導體材料所具有的晶格常數不同於該半導體基板的晶格常數，該第一材料層於沉積時應變，以及該第一材料層的厚度超過穩定及應變所需的臨界厚度；在形成該第二覆蓋層以後，執行退火製程，在該退火製程以後，通過基本上限於該半導體基板、該第一材料層、該第一覆蓋層以及該第二材料層的晶體缺陷的形成，該第一材料層中的該應變基本上鬆弛；以及在執行該退火製程以後，在所得結構的上表面上形成額外的磊晶半導體材料。
  2. 如申請專利範圍第1項所述的方法，其中，該基板為矽或絕緣體上矽基板，且該第一覆蓋層具有至少90原子百分比矽的成分。
  3. 如申請專利範圍第1項所述的方法，其中，該第一及第二材料層具有基本上相同的晶格常數，且該第一材料層的厚度比該第二材料層的厚度大至少25%。
  4. 如申請專利範圍第1項所述的方法，其中，該第一及第二材料層由矽和鍺組成，且它們具有基本上相同的鍺成 分，以及其中，該鍺成分在約20原子百分比與約50原子百分比之間的範圍內。
  5. 如申請專利範圍第1項所述的方法，其中，該第一及第二材料層由矽和鍺組成，且它們具有在約20原子百分比與約50原子百分比之間的範圍內的鍺成分，以及該第一材料層的鍺成分比該第二材料層的鍺成分大至少5原子百分比。
  6. 如申請專利範圍第1項所述的方法，其中，該第一覆蓋層的厚度在該第一材料層的厚度的2%與20%之間。
  7. 如申請專利範圍第1項所述的方法，其中，執行該退火製程的溫度落入約750℃至1050℃的範圍內。
  8. 如申請專利範圍第1項所述的方法，其中，經執行以形成該第一材料層、該第一覆蓋層、該第二材料層以及該第二覆蓋層的該多個磊晶沉積製程都在單個製程工具中執行而不暴露於空氣。
  9. 如申請專利範圍第1項所述的方法，其中，在形成該第一覆蓋層以後以及在執行該退火製程之前，該方法還包括執行離子植入製程。
  10. 如申請專利範圍第9項所述的方法，其中，該離子植入製程係通過使用矽、鍺、硼、磷、砷、氟、氬、氪和/或氙的至少其中一種所執行。
  11. 如申請專利範圍第9項所述的方法，其中，執行該離子植入製程所使用的植入能量經選擇以使具有原始植入種類峰值濃度的原始植入種類區域位於該基板與該第 一材料層之間的介面約15奈米內。
  12. 如申請專利範圍第9項所述的方法，其中，執行該離子植入製程所使用的植入劑量超過5×1011原子/平方釐米並低於該第一材料層的材料的非晶化閾值。
  13. 如申請專利範圍第2項所述的方法，其中，在該所得結構的該上表面上形成該額外的磊晶半導體材料包括形成拉伸應變磊晶矽材料或鍺成分大於該第二材料層的鍺成分的壓縮應變磊晶矽鍺材料的至少其中一種。
  14. 一種方法，包括：執行多個磊晶沉積製程，以順序形成位於矽或絕緣體上矽基板上的第一矽鍺層、位於該第一矽鍺層上的第一覆蓋層、位於該第一覆蓋層上的第二矽鍺層、以及位於該第二矽鍺層上的第二覆蓋層，其中，該第一矽鍺層於沉積時應變，且該第一矽鍺層的厚度超過穩定及應變所需的臨界厚度；在形成該第二覆蓋層以後，執行退火製程，在該退火製程以後，通過基本上限於該矽基板、該第一矽鍺層、該第一覆蓋層以及該第二矽鍺層的晶體缺陷的形成，該第一矽鍺層中的該應變基本上鬆弛；以及在執行該退火製程以後，在所得結構的上表面上形成額外的磊晶半導體材料。
  15. 如申請專利範圍第14項所述的方法，其中，該第一覆蓋層由矽製成。
  16. 如申請專利範圍第14項所述的方法，其中，該第一及 第二矽鍺層具有基本上相同的鍺成分，以及其中，該鍺成分在約20原子百分比與約50原子百分比之間的範圍內。
  17. 如申請專利範圍第14項所述的方法，其中，該第一矽鍺層的厚度比該第二矽鍺層的厚度大至少25%。
  18. 如申請專利範圍第14項所述的方法，其中，該第一矽鍺層的鍺成分比該第二矽鍺層的鍺成分大至少5原子百分比。
  19. 如申請專利範圍第14項所述的方法，其中，該第一覆蓋層的厚度在該第一矽鍺層的厚度的2%與20%之間。
  20. 如申請專利範圍第14項所述的方法，其中，執行該退火製程的溫度落入約750℃至1050℃的範圍內。
  21. 如申請專利範圍第14項所述的方法，其中，經執行以形成該第一矽鍺層、該第一覆蓋層、該第二矽鍺層以及該第二覆蓋層的該多個磊晶沉積製程都在單個製程工具中執行而不暴露於空氣。
  22. 如申請專利範圍第14項所述的方法，其中，在形成該第一覆蓋層以後以及在執行該退火製程之前，該方法還包括執行離子植入製程。
  23. 如申請專利範圍第22項所述的方法，其中，該離子植入製程係通過使用矽、鍺、硼、磷、砷、氟、氬、氪和/或氙的至少其中一種所執行。
  24. 如申請專利範圍第22項所述的方法，其中，執行該離子植入製程所使用的植入能量經選擇以使具有原始植 入種類峰值濃度的原始植入種類區域位於該矽或絕緣體上矽基板與該第一矽鍺層之間的介面約15奈米內。
  25. 如申請專利範圍第22項所述的方法，其中，執行該離子植入製程所使用的植入劑量超過5×1011原子/平方釐米並低於該第一矽鍺層的材料的非晶化閾值。
  26. 如申請專利範圍第14項所述的方法，其中，在該所得結構的該上表面上形成該額外的磊晶半導體材料包括形成拉伸應變磊晶矽材料或鍺成分大於該第二矽鍺層的鍺成分的壓縮應變磊晶矽鍺材料的至少其中一者。
  27. 一種方法，包括：執行多個磊晶沉積製程，以順序形成位於矽或絕緣體上矽基板上的第一矽鍺層以及位於該第一矽鍺層上的第一矽覆蓋層，其中，該第一矽鍺層於沉積時應變，且該第一矽鍺層的厚度超過穩定及應變所需的臨界厚度；在形成該第一矽覆蓋層以後，執行離子植入製程，以至少在靠近該第一矽鍺層與該矽或絕緣體上矽基板之間的介面附近位置引入植入離子；在執行該離子植入製程以後，執行多個磊晶沉積製程，以順序形成位於該第一矽覆蓋層上的第二矽鍺層以及位於該第二矽鍺層上的第二矽覆蓋層；在形成該第二矽覆蓋層以後，執行退火製程，在該退火製程以後，通過基本上限於該矽基板、該第一矽鍺層、該第一矽覆蓋層以及該第二矽鍺層的晶體缺陷的形 成，該第一矽鍺層中的該應變基本上鬆弛；以及在執行該退火製程以後，在所得結構的上表面上形成額外的磊晶半導體材料。
  28. 如申請專利範圍第27項所述的方法，其中，該第一及第二矽鍺層具有基本上相同的鍺成分，以及其中，該鍺成分在約20原子百分比與約50原子百分比之間的範圍內。
  29. 如申請專利範圍第27項所述的方法，其中，該第一矽鍺層的厚度比該第二矽鍺層的厚度大至少25%。
  30. 如申請專利範圍第27項所述的方法，其中，該第一矽鍺層的鍺成分比該第二矽鍺層的鍺成分大至少5原子百分比。
  31. 如申請專利範圍第27項所述的方法，其中，該第一矽覆蓋層的厚度在該第一矽鍺層的厚度的2%與20%之間。
  32. 如申請專利範圍第27項所述的方法，其中，執行該退火製程的溫度落入約750℃至1050℃的範圍內。
  33. 如申請專利範圍第27項所述的方法，其中，該離子植入製程係通過使用矽、鍺、硼、磷、砷、氟、氬、氪和/或氙的至少其中一種所執行。
  34. 如申請專利範圍第27項所述的方法，其中，執行該離子植入製程所使用的植入能量經選擇以使具有原始植入種類峰值濃度的原始植入種類區域位於該矽或絕緣體上矽基板與該第一矽鍺層之間的介面約15奈米內。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9842900B2 (en) * 2016-03-30 2017-12-12 International Business Machines Corporation Graded buffer layers with lattice matched epitaxial oxide interlayers
TWI753297B (zh) * 2018-09-03 2022-01-21 美商應用材料股份有限公司 形成含矽層的方法
US10741387B1 (en) * 2019-02-07 2020-08-11 International Business Machines Corporation High percentage silicon germanium graded buffer layers with lattice matched Ga(As1-yPy) interlayers
CN113394295B (zh) * 2021-06-10 2023-12-19 上海集成电路制造创新中心有限公司 P型环栅器件堆叠结构及增强p型环栅器件沟道应力方法
TW202401821A (zh) * 2022-06-28 2024-01-01 美商應用材料股份有限公司 用於環繞式閘極裝置的漸變超晶格結構

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6060656A (en) * 1997-03-17 2000-05-09 Regents Of The University Of California Si/SiGe superlattice structures for use in thermoelectric devices
US6593625B2 (en) * 2001-06-12 2003-07-15 International Business Machines Corporation Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
US6841457B2 (en) * 2002-07-16 2005-01-11 International Business Machines Corporation Use of hydrogen implantation to improve material properties of silicon-germanium-on-insulator material made by thermal diffusion
EP1439570A1 (en) 2003-01-14 2004-07-21 Interuniversitair Microelektronica Centrum ( Imec) SiGe strain relaxed buffer for high mobility devices and a method of fabricating it
US20040235228A1 (en) * 2003-05-22 2004-11-25 Chidambaram Pr. System and method for depositing a graded carbon layer to enhance critical layer stability
JP2006080481A (ja) * 2004-08-11 2006-03-23 Canon Inc 半導体基板及びその製造方法
EP1763069B1 (en) * 2005-09-07 2016-04-13 Soitec Method for forming a semiconductor heterostructure
EP1933384B1 (en) * 2006-12-15 2013-02-13 Soitec Semiconductor heterostructure
DE102010030760B4 (de) * 2010-06-30 2014-07-24 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement mit Durchgangskontaktierungen mit einem Verspannungsrelaxationsmechanismus und Verfahren zur Herstellung eines solchen
US9048129B2 (en) 2011-05-25 2015-06-02 Globalfoundries Singapore Pte. Ltd. Method for forming fully relaxed silicon germanium on silicon

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