TW201621674A - 硬碟背板及其串列通用輸入輸出訊號的偵測方法 - Google Patents

Abstract

本發明提供一種硬碟背板及其串列通用輸入輸出訊號的偵測方法，所述串列通用輸入輸出訊號的偵測方法包括取得一串列通用輸入輸出訊號，其中串列通用輸入輸出訊號包括一載入訊號及一時脈訊號，以及依據載入訊號及時脈訊號，對初始值為零的一第一計數值進行累加，以及當第一計數值大於一第一預設值時，依據載入訊號的電壓準位狀態，於一時點擷取第一計數值，並依據被截取的第一計數值來判斷串列通用輸入輸出訊號的一訊框容量。

Description

硬碟背板及其串列通用輸入輸出訊號的偵測方法

本發明關於一種硬碟背板及其串列通用輸入輸出訊號的偵測方法，特別是指一種能判斷由一起始端傳送的一串列通用輸入輸出訊號之訊框容量的硬碟背板及其串列通用輸入輸出訊號的偵測方法。

在電腦領域中，伺服器可採用串列通用輸入輸出匯流排(Serial General Purpose Input/Output bus，簡稱SGPIO bus)，來實現主機板(Motherboard)與硬碟背板(Black plane)間的通訊。一般來說，主機板與硬碟背板間可連接SGPIO纜線，主機板通過所述SGPIO纜線傳送SGPIO訊號至硬碟背板，接著硬碟背板解碼所述SGPIO訊號，以控制多個指示元件(如發光二極體，Light-Emitting Diode，簡稱LED)來指示硬碟狀態。例如：每個硬碟對應三個發光二極體，所述發光二極體可分別指示硬碟的活動(activity)、確定(locate)及錯誤(error)等資訊。

進一步地說，主機板上可插設有硬碟控制元件(如主機匯流排配接器(host bus adapter，簡稱HBA)卡、獨立磁碟冗餘陣列(Redundant Array of Independent Disks，簡稱RAID)卡或平台控制器(Platform Controller Hub，簡稱PCH)等)，所述硬碟控制元件用以傳送符合SFF-8485規格書規範的SGPIO訊號至硬碟背板，故所 述硬碟控制元件可視為一起始端(initiator)，而硬碟背板可視為一目標端(target)。值得注意的是，因不同硬碟控制元件所支援的硬碟數目並不相同，故不同硬碟控制元件所傳送的SGPIO訊號之訊框容量(Frame size)亦不相同。

因此，當使用者欲更換主機板上既有的硬碟控制元件時，若欲設置的硬碟控制元件與既有的硬碟控制元件提供的SGPIO訊號之訊框容量不相同，則使用者須以人工跳線(Jump)的方式，來切換硬碟背板讀取SGPIO訊號的方式，讓硬碟背板知悉SGPIO訊號的訊框容量，以正確解碼SGPIO訊號。否則，硬碟背板將無法控制指示元件來顯示硬碟狀態。然而，所述跳線的方式雖然簡單且成本低廉，但卻會浪費通用輸入輸出(General Purpose Input/Output，簡稱GPIO)資源，且當有多個主機板之硬碟控制元件需同時進行更換時，則容易因人為疏失，造成硬碟背板無法正確解碼SGPIO訊號。

另一方面，除了上述跳線的方式外，亦可在伺服器開機時，藉由基本輸入輸出系統(Basic Input/Output System，簡稱BIOS)收集相關資訊後，利用內部整合電路匯流排(Integrated Circuit bus，簡稱I₂C-bus)達成主機板與硬碟背板之間的資料傳輸，但此種方式除了依舊會浪費GPIO資源外，更增加了韌體開發時間及硬體的實現成本。

本發明提供一種硬碟背板及其串列通用輸入輸出訊號的偵測方法，所述硬碟背板可經由執行所述串列通用輸入輸出訊號的偵測方法，來辨別主機板傳送的串列通用輸入輸出訊號之訊框容量。

本發明實施例提供一種串列通用輸入輸出訊號的偵測方法，所述串列通用輸入輸出訊號的偵測方法包括由一主機板取得一串列通用輸入輸出訊號，其中串列通用輸入輸出訊號包括一載入訊號及一時脈訊號，以及依據載入訊號及時脈訊號，對初始值為零 的一第一計數值進行累加，以及當第一計數值大於一第一預設值時，依據載入訊號的電壓準位狀態，於一時點擷取第一計數值，並依據被截取的第一計數值來判斷串列通用輸入輸出訊號的一訊框容量。

本發明實施例提供一種硬碟背板，包括通訊接口及處理模組。通訊接口耦接一起始端，以接收一串列通用輸入輸出訊號。處理模組耦接通訊接口，以接收串列通用輸入輸出訊號，並且處理模組可執行如請求項1所述之串列通用輸入輸出訊號的偵測方法，以判斷串列通用輸入輸出訊號的訊框容量。

綜上所述，本發明實施例所提供的硬碟背板及其串列通用輸入輸出訊號的偵測方法，依據串列通用輸入輸出訊號中的載入訊號及時脈訊號，即可判斷出串列通用輸入輸出訊號之訊框容量，藉此硬碟背板可有效地解碼起始端傳送的串列通用輸入輸出訊號，並對應控制指示元件來顯示硬碟狀態。

為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，但是此等說明與所附圖式僅係用來說明本發明，而非對本發明的權利範圍作任何的限制。

1‧‧‧硬碟系統

11‧‧‧主機板

12‧‧‧硬碟背板

13‧‧‧SGPIO纜線

14‧‧‧指示元件

111、121‧‧‧通訊接口

122‧‧‧處理模組

1221‧‧‧偵測電路

1222‧‧‧控制電路

sclock‧‧‧時脈訊號

sload‧‧‧載入訊號

sdataout‧‧‧資料輸出訊號

sdatain‧‧‧資料輸入訊號

S111、S113、S115、S117、S119‧‧‧步驟

圖1為根據本發明實施例之硬碟系統的架構示意圖。

圖2為根據本發明實施例之硬體背板的訊號波形時序圖。

圖3為根據本發明另一實施例之硬體背板的訊號波形時序圖。

圖4為根據本發明實施例之串列通用輸入輸出訊號的偵測方法之流程圖。

在下文將參看隨附圖式更充分地描述各種例示性實施例，在隨附圖式中展示一些例示性實施例。然而，本發明概念可能以許 多不同形式來體現，且不應解釋為限於本文中所闡述之例示性實施例。確切而言，提供此等例示性實施例使得本發明將為詳盡且完整，且將向熟習此項技術者充分傳達本發明概念的範疇。在諸圖式中，可為了清楚而誇示層及區之大小及相對大小。類似數字始終指示類似元件。

應理解，雖然本文中可能使用術語第一、第二、第三等來描述各種元件，但此等元件不應受此等術語限制。此等術語乃用以區分一元件與另一元件。因此，下文論述之第一元件可稱為第二元件而不偏離本發明概念之教示。如本文中所使用，術語「及/或」包括相關聯之列出項目中之任一者及一或多者之所有組合。

〔硬碟背板及其串列通用輸入輸出訊號的偵測方法的實施例〕

請參照圖1，圖1為根據本發明實施例之硬碟系統的架構示意圖。硬碟系統1包括主機板11、硬碟背板12及複數個指示元件14(未繪示)。主機板11通過SGPIO纜線13與硬碟背板12耦接，且硬碟背板12耦接複數個指示元件14，其中複數個指示元件14可為LED燈或其他具有指示功能的發光元件。

主機板11包括通訊接口111及硬碟控制元件(未繪示)，且通訊接口111耦接硬碟控制元件。通訊接口111可為SGPIO匯流排插槽，且硬碟控制元件可為HBA卡、RAID卡、PCH或其他支援SGPIO通訊的擴展器(Expander)或介面卡。硬碟控制元件可視為一起始端，且其可選擇性的插設在主機板11上，藉此主機板11通過所述硬碟控制元件可傳送符合SFF-8485規格書規範的SGPIO訊號至硬碟背板12。

硬碟背板12可視為一目標端，其例如為硬碟驅動器(Hard Disk Drive，簡稱HDD)，其包括通訊接口121及處理模組122，且通訊接口121耦接處理模組122。通訊接口121可為SGPIO匯流排插槽，用以通過SGPIO纜線13接收所述SGPIO訊號。處理模組122可為複雜可程式邏輯裝置(Complex Programmable Logic Device，簡稱 CPLD)、現場可編輯邏輯閘陣列(Field Programmable Gate Array，簡稱FPGA)或由其他微控制器(Microcontroller，簡稱MCU)搭配適當的韌體來實現。處理模組122依據主機板11傳送的SGPIO訊號可控制複數個指示元件14是否發光。

在本實施例中，主機板11可產生符合SFF-8485規格書的規範的SGPIO訊號，且所述SGPIO訊號包括有時脈訊號sclock、載入訊號sload與帶有硬碟狀態資訊的資料輸出訊號sdataout。處理模組122通過SGPIO纜線13接收所述SGPIO訊號，並依據SGPIO訊號中的時脈訊號sclock與載入訊號sload來判斷SGPIO訊號的訊框容量。接著，處理模組122依據訊框容量來對資料輸出訊號sdataout進行解碼，以控制複數個指示元件14發光，並對應產生資料輸入訊號sdatain至主機板11。

詳細地說，硬碟系統中的起始端與目標端間的SGPIO通訊需符合SGPIO協議(即SFF-8485規格書之規範)，因此，於一硬碟系統被重置(reset)的期間內，起始端會將時脈訊號sclock與載入訊號sload轉為高電壓準位狀態(即邏輯狀態為1)。而當起始端欲傳送SGPIO訊號至目標端時，起始端所提供之SGPIO訊號中的載入訊號sload會被轉為低電壓準位狀態(即邏輯狀態由1轉變為0)，接著目標端便會開始依據時脈訊號sclock的每一下降緣來閂鎖每一位元的資料。另外，於載入訊號sload初次由高電壓準位轉變為低電壓準位後，在前四位元資料的傳送期間內，載入訊號sload可以是供應商特定的模式(vendor-specific pattern)。

在此，本發明係利用SFF-8485規格書之規範特性，提供一種可判斷SGPIO訊號之訊框容量之串列通用輸入輸出訊號的偵測方法，並將所述方法應用於硬碟背板12，使硬碟背板12能判斷所接收之SGPIO訊號的訊框容量，以正確解碼SGPIO訊號，並據以控制複數個指示元件14發光。

更詳細地說，在本實施例中，處理模組122包括偵測電路1221 及控制電路1222，且偵測電路1221耦接控制電路1222。偵測電路1221可依據時脈訊號sclock與載入訊號sload，來對初始值為零的一計數值進行累加。當計數值大於一預設值時，偵測電路1221依據載入訊號sload的電壓準位狀態，於一時點擷取所述計數值。接下來，偵測電路1221依據被截取的計數值，來判斷SGPIO訊號的一訊框容量，並據以產生一訊框容量指示訊號F。控制電路1222依據訊框容量指示訊號F，可解碼所接收的SGPIO訊號，以控制複數個指示元件14是否發光。

為了更詳細地說明本發明所述之硬碟背板及其串列通用輸入輸出訊號的偵測方法的工作原理，以下將舉多個實施例中至少之一來作更進一步的說明。請同時參照圖1、圖2與圖3，圖2為根據本發明實施例之硬體背板的訊號波形時序圖。圖3為根據本發明另一實施例之硬體背板的訊號波形時序圖。在此須說明的是，圖2與圖3所示之時脈訊號sclock與載入訊號sload，係分別由支援4個與7個硬碟之硬體控制元件所提供。在本實施例中，當偵測電路1221偵測到載入訊號sload由高電壓準位轉變為低電壓準位時，偵測電路1221會開始偵測時脈訊號sclock的下降緣次數，以對初始值為0的計數值count進行累加，並且偵測電路1221會將初始值為0的計數值start加1。接下來，當計數值count大於4(即所述預設值)時，若偵測電路1221偵測到載入訊號sload再次由高電壓準位轉變為低電壓準位，則偵測電路1221會再次將計數值start加1。接下來，當計數值start為2時，偵測電路1221便會停止對計數值count進行累加，並依據當前的計數值count來決定SGPIO訊號之訊框容量。

換言之，若主機板11之硬體控制元件係支援4個硬碟，則當計數值count大於4且載入訊號sload由高電壓準位轉變為低電壓準位時，偵測電路1221會擷取數值為12的計數值count，以告知控制電路1222所述SGPIO訊號之訊框容量為12位元。另一方面，若主機板11之硬體控制元件係支援7個硬碟時，則當計數值count大於4且載 入訊號sload由高電壓準位轉變為低電壓準位時，偵測電路1221會擷取數值為21的計數值count，以告知控制電路1222所述SGPIO訊號之訊框容量為21位元。藉此，控制電路1222可據以產生控制訊號至複數個指示元件14，以控制複數個指示元件14的發光狀態(例如長亮或閃爍)。

值得一提的是，於另一實施中，當計數值count大於所述預設值時，若偵測電路1221偵測到載入訊號sload為高電壓準位，則偵測電路1221會擷取當前的計數值count，接著將所擷取的計數值count加一，並據以決定SGPIO訊號之訊框容量。舉例來說，以圖2為例，當計數值count大於4且載入訊號sload為高電壓準位時，偵測電路1221會擷取數值為11的計數值count，接著將之加一，以決定SGPIO訊號之訊框容量為12位元。另一方面，以圖3為例，當計數值count大於4且載入訊號sload為高電壓準位時，偵測電路1221會擷取數值為20的計數值count，接著將之加一，以決定SGPIO訊號之訊框容量為21位元。藉此，偵測電路1221可在下一個訊框被傳送至硬碟背板12之前，即讓控制電路1222依據所述SGPIO訊號之訊框容量，即時地解碼所述SGPIO訊號，以控制所述複數個指示元件14是否發光。

簡言之，當硬碟背板12由主機板11獲得SGPIO訊號時，硬碟背板12可依據時脈訊號sclock與載入訊號sload來產生一計數值，且當計數值大於一預設值時，硬碟背板12依據載入訊號sload的電壓準位狀態，會於一時點擷取所述計數值，並據以判斷SGPIO訊號的一訊框容量。

請參照圖4，圖4為根據本發明實施例之串列通用輸入輸出訊號的偵測方法之流程圖。所述偵測方法係可以執行於圖1所示的硬碟背板12，因此請一併照圖1至圖4以利理解，而所述偵測方法包括以下步驟。

在步驟S111中，硬碟背板12通過主機板11可接收到符合 SFF-8485規格書之規範的SGPIO訊號，接著硬碟背板12可由所述SGPIO訊號中取得一載入訊號sload及一時脈訊號sclock。

在步驟S113中，硬碟背板12會判斷載入訊號sload是否由高電壓準位轉變為低電準位壓。若硬碟背板12判斷載入訊號sload是由高電壓準位轉變為低電準位壓，則執行步驟S115。反之，若硬碟背板12判斷載入訊號sload非由高電壓準位轉變為低電準位壓，則再次執行步驟S113。

在步驟S115中，硬碟背板12依據時脈訊號sclock的下降緣次數，開始對初始值為零的計數值count進行累加。

在步驟S117中，當計數值count大於一預設值時，硬碟背板12會判斷載入訊號sload是否為高電壓準位。若硬碟背板12判斷載入訊號sload為高電壓準位，則執行步驟S119。反之，若硬碟背板12判斷載入訊號sload非為高電壓準位，則再次執行步驟S117。

在步驟S119中，硬碟背板12會擷取當前的計數值count，並將其加一，以決定所述SGPIO訊號之框架容量。藉此，硬碟背板12可正確解析由主機板11傳送的SGPIO訊號，並對應控制後端複數個指示元件14是否發光，以即時顯示硬碟之狀態。

關於硬碟背板12之串列通用輸入輸出訊號的偵測方法之各步驟的相關細節在上述圖1實施例已詳細說明，在此恕不贅述。

在此須說明的是，圖4實施例之各步驟僅為方便說明之須要，本發明實施例並不以各步驟彼此間的順序作為實施本發明各個實施例的限制條件。

另，尚須須注意的是，上述串列通用輸入輸出訊號的偵測方法的各步驟可以透過至少一段程式碼來實現，且各步驟所對應的至少一段程式碼可以記錄於電腦可讀取媒體(computer-readable media)中。

〔實施例可能之功效〕

綜合以上所述，本發明實施例所提供的硬碟背板及其串列通 用輸入輸出訊號的偵測方法，依據串列通用輸入輸出訊號中的載入訊號及時脈訊號，即可判斷出所述串列通用輸入輸出訊號的訊框容量，從而硬碟背板能正確解碼所述串列通用輸入輸出訊號，以有效控制複數個指示元件的發光狀態。因此，相較於習知技術，本發明所提出之硬碟背板及其串列通用輸入輸出訊號的偵測方法，不會額外增加硬體成本，且可避免人為疏失及浪費通用輸入輸出資源。

以上所述，僅為本發明最佳之具體實施例，惟本發明之特徵並不侷限於此，任何熟悉該項技藝者在本發明之領域內，可輕易思及之變化或修飾，皆可涵蓋在本發明專利範圍。

S111、S113、S115、S117、S119‧‧‧步驟

Claims (10)

1. 一種串列通用輸入輸出訊號的偵測方法，包括：取得一串列通用輸入輸出訊號，其中該串列通用輸入輸出訊號包括一載入訊號及一時脈訊號；依據該載入訊號及該時脈訊號，對初始值為零的一第一計數值進行累加；以及當該第一計數值大於一第一預設值時，依據該載入訊號的電壓準位狀態，於一時點擷取該第一計數值，並依據被截取的該第一計數值判斷該串列通用輸入輸出訊號的一訊框容量。
2. 如請求項1所述之串列通用輸入輸出訊號的偵測方法，更包括：當該載入訊號第一次由高電壓準位轉變為低電準位壓時，依據該時脈訊號的下降緣次數，開始對初始值為零的該第一計數值進行累加。
3. 如請求項1所述之串列通用輸入輸出訊號的偵測方法，更包括：當該第一計數值大於一第一預設值且該載入訊號為高電壓準位時，擷取當前的該第一計數值，並將被截取的該第一計數值加一，以決定該串列通用輸入輸出訊號的該訊框容量。
4. 如請求項1所述之串列通用輸入輸出訊號的偵測方法，更包括：當該第一計數值大於一第一預設值且該載入訊號由高電壓準位轉為低電壓準位時，擷取當前的該第一計數值，以決定該串列通用輸入輸出訊號的該訊框容量。
5. 如請求項1所述之串列通用輸入輸出訊號的偵測方法，更包括： 當該第一計數值大於一第一預設值且該載入訊號由高電壓準位轉為低電壓準位時，停止對該第一計數值進行累加，並依據停止累加後的該第一計數值，以決定該串列通用輸入輸出訊號的該訊框容量。
6. 如請求項1所述之串列通用輸入輸出訊號的偵測方法，更包括：當該載入訊號第一次由高電壓準位轉變為低電準位壓時，將初始值為零的一第二計數值加一；當該第一計數值大於一第一預設值且該載入訊號由高電壓準位轉為低電壓準位時，再次將該第二計數值加一；以及當該第二計數值等於二時，停止對該第一計數值進行累加，並依據停止累加後的該第一計數值，以決定該串列通用輸入輸出訊號的該訊框容量。
7. 一種硬碟背板，包括：一通訊接口，耦接一起始端，以接收一串列通用輸入輸出訊號；以及一處理模組，耦接該通訊接口，以接收該串列通用輸入輸出訊號，並執行如請求項1所述之串列通用輸入輸出訊號的偵測方法，以判斷該串列通用輸入輸出訊號的該訊框容量。
8. 如請求項7所述之硬碟背板，其中該處理模組包括：一偵測電路，偵測該載入訊號及第一計數值的狀態，以於該載入訊號第一次由高電壓準位轉變為低電準位壓時，依據該時脈訊號的下降緣次數對應產生該第一計數值。
9. 如請求項8所述之硬碟背板，其中該偵測電路於該第一計數值大於一第一預設值後，當該載入訊號由高電壓準位轉變為 低電準位壓時，該偵測電路會依據當前的該第一計數值，產生一訊框容量指示訊號，抑或當該載入訊號為高電壓準位時，該偵測電路會擷取當前的該第一計數值，並將被截取的該第一計數值加一，據以產生該訊框容量指示訊號。
10. 如請求項9所述之硬碟背板，其中該處理模組包括：一控制電路，耦接該偵測電路及至少一指示元件，該控制電路依據該訊框容量指示訊號，解碼該串列通用輸入輸出訊號，以控制該至少一指示元件。