CN109800186A - 控制系统及其控制方法 - Google Patents

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Abstract

本发明公开一种控制系统及其控制方法，所述控制系统包含当一时脉讯号由一第一位准转为一第二位准时，根据一暂存指标将该输出资料储存于一记忆体；当该时脉讯号由该第二位准转为该第一位准时，根据该暂存指标将该输入资料储存于该记忆体；及更新该暂存指标。

Description

控制系统及其控制方法
技术领域
本发明关于一种控制系统及其控制方法，尤指对应于时脉讯号的变化而储存资料的控制系统及其控制方法。
背景技术
于伺服器控制领域，目前常使用微处理器(MCU)、可程序化系统单晶片(PSoC)等功能单元作为串列通用型输入输出(serial general purpose input/output，SGPIO)的介面的解码器单元。所述的串列通用型输入输出介面的讯号来源或资料来源常为平台路径控制器(Platform Controller Hub，PCH)或容错式磁碟阵列(Redundant Array ofIndependent Disks，RAID)。
由于各种平台路径控制器及各种容错式磁碟阵列，其串列通用型输入输出的频率可能相异，故实用上须先侦测所使用的平台路径控制器及容错式磁碟阵列的组态(configuration)，再据以手动设定所使用的解码器单元，后续解码器单元才可控制显示灯号，从而显示正确的操作灯号，以利工程人员判读。
上述作法因涉及手动设定，故会导致额外的工作流程及操作成本，且易于发生人为操作的疏失，此外，所使用的平台路径控制器、容错式磁碟阵列、解码器单元等，必须相互配合设计，从而导致更高的设计需求，也不易扩充元件的数量。
发明内容
实施例提供一种控制系统的控制方法，包含当一时脉讯号由一第一位准转为一第二位准时，根据一暂存指标将一输出资料储存于一程序单元的一记忆体；当该时脉讯号由该第二位准转为该第一位准时，根据该暂存指标将一输入资料储存于该记忆体；及在该输出资料及该输入资料储存于该记忆体后，更新该暂存指标；其中该输出资料经由一串列通用型输入输出汇流排传至该程序单元，且该输入资料经由该串列通用型输入输出汇流排传至一主单元。
另一实施例提供一种控制系统，包含一主单元、一串列通用型输入输出汇流排及一程序单元。该主单元用以输出一时脉讯号，一输入资料及接收一输出资料。该串列通用型输入输出汇流排耦接于该主单元，用以传输该时脉讯号、该输入资料及该输出资料。该程序单元耦接于该串列通用型输入输出汇流排，用以接收该时脉讯号、该输入资料及输出该输出资料，该主单元包含一记忆体，用以储存该输入资料及该输出资料。其中，当该时脉讯号由一第一位准转为一第二位准时，该输出资料根据一暂存指标储存于该记忆体；当该时脉讯号由该第二位准转为该第一位准时，该输入资料根据该暂存指标储存于该记忆体；且当该输出资料及该输入资料储存于该记忆体后，该暂存指标会被更新。
附图说明
图1是实施例中，控制系统的示意图。
图2是图1的控制系统的各讯号及资料的协定波形图。
图3是图1的控制系统的控制方法的流程图。
符号说明：
100 控制系统
110 主单元
120 串列通用型输入输出汇流排
130 程序单元
135 记忆体
140 发光二极体灯号
SCK 时脉讯号
SL 载入讯号
DO、DO1、DO2 输出讯号
DI、DI1、DI2 输入讯号
BP 暂存指标
L1 第一位准
L2 第二位准
FE 下降缘
RE、E1、E2 上升缘
LE 致能位准
LD 失能位准
300 控制方法
320至360 步骤
具体实施方式
图1是实施例中，控制系统100的示意图。图2是控制系统100的各讯号及资料的协定(protocol)波形图。
控制系统100包含主单元110、串列通用型输入输出汇流排120及程序单元130。控制系统100可为伺服器系统的一部分，用以控制串列通用型输入输出的介面。主单元110可用以输出时脉讯号SCK、载入讯号SL及输出资料DO，及接收输入资料DI。串列通用型输入输出汇流排120可耦接于主单元110，用以传输时脉讯号SCK、输入资料DI、载入讯号SL及输出资料DO。程序单元130可耦接于串列通用型输入输出汇流排120，用以接收时脉讯号SCK、载入讯号SL及输出资料DO，及输出输入资料DI。程序单元130可包含记忆体135，用以根据暂存指标(buffer pointer)BP，储存输入资料DI及输出资料DO，以使程序单元130可解码输入资料DI及输出资料DO。记忆体135可由程序单元130中的逻辑闸构成，程序单元130可被设定，以调整记忆体135的组态。
控制系统100还可包含一组发光二极体灯号140，发光二极体灯号140可包含复数个发光二极体，可嵌入适宜的壳体，发光二极体灯号140可耦接于程序单元130，程序单元130另可用以解码输入资料DI以控制发光二极体灯号140，及解码输出资料DO以控制发光二极体灯号140，从而使发光二极体灯号140可对应于输出资料DO及输入资料DI显示适宜的内容，以便使用者判读伺服器系统的状态。
如图2所示，每笔输出资料DO及输入资料DI可包含不同的数值，例如输出资料DO1可包含0.0，输出资料DO2可包含0.1，输入资料DI1可包含0.0，输入资料DI2可包含0.1…等，程序单元130可解码每笔输出资料DO及输入资料DI，从而驱动发光二极体灯号140对应发光。
图1的主单元110可包含平台路径控制器(PCH)及容错式磁碟阵列(RAID)的至少一者，程序单元130可包含复杂可程序逻辑装置(Complex Programmable Logic Device；CPLD)。主单元110及程序单元130可为主从式结构，其中主单元110可为主端(host)，程序单元130可为从端(slave)。
如图2所示，当时脉讯号SCK由第一位准L1转为第二位准L2时，输出资料DO可根据暂存指标BP储存于记忆体135，当时脉讯号SCK由第二位准L2转为第一位准L1时，输入资料DI可根据暂存指标BP储存于记忆体135。
图2的实施例中，时脉讯号SCK的第一位准L1可例如为高位准，且第二位准L2可例如为低位准。因此，当时脉讯号SCK由第一位准L1转为第二位准L2时，位于下降缘(fallingedge)，如图2所示，时脉讯号SCK的下降缘FE可对应于一笔输出资料DO1，此时可将输出资料DO1储存于记忆体135。又，当时脉讯号SCK由第二位准L2转为第一位准L1时位于上升缘(rising edge)，故如图2所示，时脉讯号SCK的上升缘RE可对应于一笔输入资料DI1，此时可将输入资料DI1储存于记忆体135。
当输出资料DO及输入资料DI储存于记忆体135后，暂存指标BP可被更新，举例而言，暂存指标BP可被加1从而移到下一指标，又或者暂存指标BP可用预定的算式予以计算，以求得更新后的暂存指标BP。
如图2所示，载入讯号SL可于失能位准LD及致能位准LE间变化，当载入讯号SL由失能位准LD进入致能位准LE时，例如当载入讯号SL位于上升缘E1、E2时，可将暂存指标BP设定为初始值。举例而言，失能位准LD可为0位准，致能位准LE可为1位准，暂存指标BP的初始值可为0。根据实施例，载入讯号SL可为周期性变化，于图2的示例中，载入讯号SL的两相邻上升缘(如E1、E2)的间，可为12个时脉讯号SCK的时脉周期。图2所示的周期安排仅为举例，本发明的实施态样不限于此。
图3是控制系统100的控制方法300的流程图。如图1至图3所示，控制方法300可包含以下步骤：
步骤320：载入讯号SL是否由失能位准LD进入致能位准LE？若是，进入步骤330，若否，进入步骤340；
步骤330：将暂存指标BP设定为初始值；
步骤340：当时脉讯号SCK由第一位准L1转为第二位准L2时，根据暂存指标BP将输出资料DO储存于记忆体135；
步骤350：当时脉讯号SCK由第二位准L2转为第一位准L1时，根据暂存指标BP将输入资料DI储存于记忆体135；
步骤360：更新暂存指标BP；进入步骤320。
其中，步骤320可例如对应于图2的载入讯号SL的上升缘E1，步骤340可例如对应于图2的时脉讯号SCK的下降缘FE，步骤350可例如对应于图2的时脉讯号SCK的上升缘RE，其细节可如上文，不另赘述。
根据实施例提供的控制系统及控制方法，主单元及程序单元可透过串列通用型输入输出汇流排，根据载入讯号及时脉讯号的讯号缘(signal edge)执行输入讯号及输出讯号的储存及解码，故可免除人工设定的不便，亦可降低人工设定造成的误失，此外，可降低伺服器系统的设计需求，当欲扩充主单元(如PCH或RAID)及程序单元(如CPLD)等串列通用型输入输出控制元件的数量时，使用实施例提供的控制系统及控制方法，亦可降低工程难度。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的权利要求书的涵盖范围。

Claims (10)

1.一种控制系统的控制方法，其特征在于，包含：
当一时脉讯号由一第一位准转为一第二位准时，根据一暂存指标将一输出资料储存于一程序单元的一记忆体；
当该时脉讯号由该第二位准转为该第一位准时，根据该暂存指标将一输入资料储存于该记忆体；及
在该输出资料及该输入资料储存于该记忆体后，更新该暂存指标；
其中该输出资料经由一串列通用型输入输出汇流排传至该程序单元，且该输入资料经由该串列通用型输入输出汇流排传至一主单元。
2.如权利要求1所述的控制方法，其特征在于，另包含：
当一载入讯号由一失能位准进入一致能位准时，将该暂存指标设定为一初始值。
3.如权利要求2所述的控制方法，其特征在于，其中该失能位准是一0位准，该致能位准是一1位准，且该初始值为0。
4.如权利要求1所述的控制方法，其特征在于，其中该第一位准是一高位准，且该第二位准是一低位准。
5.如权利要求1所述的控制方法，其特征在于，另包含：
解码该输入资料以控制一组发光二极体灯号；及
解码该输出资料以控制该组发光二极体灯号。
6.一种控制系统，其特征在于，包含：
一主单元，用以输出一时脉讯号，一输出资料及接收一输入资料；
一串列通用型输入输出汇流排，耦接于该主单元，用以传输该时脉讯号、该输入资料及该输出资料；及
一程序单元，耦接于该串列通用型输入输出汇流排，用以接收该时脉讯号、该输出资料及输出该输入资料，该程序单元包含一记忆体，用以储存该输入资料及该输出资料；
其中当该时脉讯号由一第一位准转为一第二位准时，该输出资料根据一暂存指标储存于该记忆体；当该时脉讯号由该第二位准转为该第一位准时，该输入资料根据该暂存指标储存于该记忆体；且当该输出资料及该输入资料储存于该记忆体后，该暂存指标会被更新。
7.如权利要求6所述的控制系统，其特征在于，其中：
该主单元另用以输出一载入讯号；
该串列通用型输入输出汇流排另用以传输该载入讯号；及
该程序单元另用以接收该载入讯号，及当该载入讯号由一失能位准进入一致能位准时，将该暂存指标设定为一初始值。
8.如权利要求7所述的控制系统，其特征在于，其中该失能位准是一0位准，该致能位准是一1位准，该初始值为0，该第一位准系是一高位准，且该第二位准是一低位准。
9.如权利要求6所述的控制系统，其特征在于，另包含：
一组发光二极体灯号，耦接于该程序单元；
其中该程序单元另用以：
解码该输入资料以控制该组发光二极体灯号，及
解码该输出资料以控制该组发光二极体灯号。
10.如权利要求6所述的控制系统，其特征在于，其中：
该主单元包含一平台路径控制器及一容错式磁碟阵列的至少一个；及
该程序单元包含一复杂可程序逻辑装置。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6223279B1 (en) * 1991-04-30 2001-04-24 Kabushiki Kaisha Toshiba Single chip microcomputer having a dedicated address bus and dedicated data bus for transferring register bank data to and from an on-line RAM
CN102023953A (zh) * 2009-09-17 2011-04-20 研祥智能科技股份有限公司 具有多路i2c总线的系统的控制方法
CN102207922A (zh) * 2010-03-30 2011-10-05 新唐科技股份有限公司 总线接口以及总线接口的时钟频率控制方法
TW201504651A (zh) * 2013-07-30 2015-02-01 Ind Tech Res Inst 積體電路裝置及串列式壓縮掃描訊號產生裝置之測試存取埠狀態機的控制方法
TW201621674A (zh) * 2014-12-12 2016-06-16 環鴻科技股份有限公司 硬碟背板及其串列通用輸入輸出訊號的偵測方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6522188B1 (en) * 1998-04-10 2003-02-18 Top Layer Networks, Inc. High-speed data bus for network switching
US7519788B2 (en) * 2004-06-04 2009-04-14 Micron Technology, Inc. System and method for an asynchronous data buffer having buffer write and read pointers
DE102006017768A1 (de) * 2006-04-15 2007-10-18 Infineon Technologies Ag Integrierter Speicherbaustein sowie Verfahren zum Betrieb eines integrierten Speicherbausteins
US7872937B2 (en) * 2008-03-31 2011-01-18 Globalfoundries Inc. Data driver circuit for a dynamic random access memory (DRAM) controller or the like and method therefor
US8521979B2 (en) * 2008-05-29 2013-08-27 Micron Technology, Inc. Memory systems and methods for controlling the timing of receiving read data
US8737162B2 (en) * 2009-01-12 2014-05-27 Rambus Inc. Clock-forwarding low-power signaling system

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6223279B1 (en) * 1991-04-30 2001-04-24 Kabushiki Kaisha Toshiba Single chip microcomputer having a dedicated address bus and dedicated data bus for transferring register bank data to and from an on-line RAM
CN102023953A (zh) * 2009-09-17 2011-04-20 研祥智能科技股份有限公司 具有多路i2c总线的系统的控制方法
CN102207922A (zh) * 2010-03-30 2011-10-05 新唐科技股份有限公司 总线接口以及总线接口的时钟频率控制方法
TW201504651A (zh) * 2013-07-30 2015-02-01 Ind Tech Res Inst 積體電路裝置及串列式壓縮掃描訊號產生裝置之測試存取埠狀態機的控制方法
TW201621674A (zh) * 2014-12-12 2016-06-16 環鴻科技股份有限公司 硬碟背板及其串列通用輸入輸出訊號的偵測方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
CHUNG-PING YOUNG等: ""Universal serial bus enhances virtual instrument-based distributed power monitoring"", 《IEEE TRANSACTIONS ON INSTRUMENTATION AND MEASUREMENT》 *
常红等: ""USB3.0中新型弹性缓冲器的设计与实现"", 《计算机工程与科学》 *

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Publication number Publication date
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