TWI682282B

TWI682282B - 硬碟控制介面裝置

Info

Publication number: TWI682282B
Application number: TW106141326A
Authority: TW
Inventors: 盧俊傑
Original assignee: 英業達股份有限公司
Priority date: 2017-11-28
Filing date: 2017-11-28
Publication date: 2020-01-11
Also published as: TW201926057A

Abstract

一種硬碟控制介面裝置，具有序列通用輸入輸出(serial general purpose input/output, SGPIO)轉換器、控制器與解碼器。SGPIO轉換器用以依據SGPIO時脈信號與SGPIO負載信號將SGPIO資料信號轉換得到待解碼信號。控制器用以依據SGPIO負載信號與內部時脈信號判斷SGPIO負載信號的來源，以產生選擇信號。解碼器分別電性連接SGPIO轉換器與控制器，具有多個解碼規則，用以依據選擇信號選擇解碼規則其中之一以將待解碼信號解碼為控制信號。

Description

硬碟控制介面裝置

本發明係關於一種硬碟控制介面裝置，特別關於一種能自動辨識序列通用輸入輸出信號來源種類的硬碟控制介面裝置。

在許多電腦系統或伺服器中都具有序列通用輸入輸出(serial general purpose input/output,SGPIO)解碼器，以在系統中控制硬碟的發光二極體發光，來方便操作者監控硬碟的狀態。然而，有時電腦系統/伺服器使用多種不同的硬碟控制卡或南橋晶片來控制硬碟，而不同的控制器對於每個硬碟的發光二極體的控制信號設定在SGPIO信號的格式通常不同。因此，現在常見的作法是用跳線(jumper)來讓SGPIO解碼器知道目前是用哪種硬碟控制器，進而切換不同的解碼規則。

然而這種做法有一些缺點：使用跳線就必須設置有對應的針腳陣列，而這樣的針腳陣列或者佔用了主板的面積，或者會影響信號線的配置。並且隨著目前系統的元件密度越來越高，主板不一定有空間可以設置針腳陣列。當使用者或組裝者更換硬碟控制器時，除了換排線外也必須更動跳線設定，從而增加了人為疏失的風險。此外，許多的儲存器都有不只一個伺服器節點來管理硬碟，當系統不允許為各伺服器節點分別給一個針腳陣列，這表示所有的伺服器節點都必須使用同一種硬碟控制器，這僵化了硬碟控制器的使用。

鑒於上述問題，本發明旨在提供一種硬碟控制介面裝置，以自動地辨識所收到的SGPIO硬碟控制信號的來源種類。

依據本發明一實施例的硬碟控制介面裝置，具有序列通用輸入輸出(serial general purpose input/output,SGPIO)轉換器、控制器與解碼器。SGPIO轉換器用以依據SGPIO時脈信號與SGPIO負載信號將SGPIO資料信號轉換得到待解碼信號。控制器用以依據SGPIO負載信號與內部時脈信號判斷SGPIO負載信號的來源，以產生選擇信號。解碼器分別電性連接SGPIO轉換器與控制器，具有多個解碼規則，用以依據選擇信號選擇解碼規則其中之一以將待解碼信號解碼為控制信號。

綜上所述，依據本發明一實施例的硬碟控制介面裝置，藉由SGPIO負載信號與內部時脈信號來判斷SGPIO負載信號的來源種類，並據以選擇正確的SGPIO資料信號解碼規則，以實現自動辨識、正確解碼的目的。

以上之關於本揭露內容之說明及以下之實施方式之說明係用以示範與解釋本發明之精神與原理，並且提供本發明之專利申請範圍更進一步之解釋。

1000‧‧‧硬碟控制介面裝置

1100‧‧‧序列通用輸入輸出轉換器

1200、1200A、1200B‧‧‧解碼器

1210、1220‧‧‧解碼電路

1230‧‧‧選擇電路

1240‧‧‧邏輯電路

1300、1300A~1300D‧‧‧控制器

1310、1321~1326、1330‧‧‧暫存器

1320、1340‧‧‧移位暫存器

1350、1370、1380‧‧‧邏輯電路

1360‧‧‧計數器

1400‧‧‧時脈產生器

count‧‧‧計數值

CTRL‧‧‧控制信號

CTRL1、CTRL2‧‧‧輸出信號

DATA_P‧‧‧待解碼信號

iCLK‧‧‧內部時脈信號

MEM‧‧‧儲存媒介

Q_INT‧‧‧內部信號

SEL‧‧‧選擇信號

SGPIOCLK‧‧‧序列通用輸入輸出時脈信號

SGPIOLOAD‧‧‧序列通用輸入輸出負載信號

SGPIODATA‧‧‧序列通用輸入輸出資料信號

T1~T9‧‧‧時間點

VDD‧‧‧系統供電電壓

VH‧‧‧高電壓

VL‧‧‧低電壓

Vs、Vst‧‧‧狀態信號

圖1係依據本發明一實施例的硬碟控制介面裝置功能方塊圖。

圖2A係依據本發明一實施例的解碼器電路示意圖。

圖2B係依據本發明另一實施例的解碼器電路示意圖。

圖3A係依據本發明一實施例的控制器電路架構示意圖。

圖3B與圖3C係對應於圖3A的控制器在兩種不同狀態下的信號時序圖。

圖4係依據本發明另一實施例的控制器電路架構示意圖。

圖5係依據本發明又一實施例的控制器電路架構示意圖。

圖6係依據本發明再一實施例的控制器電路架構示意圖。

以下在實施方式中詳細敘述本發明之詳細特徵以及優點，其內容足以使任何熟習相關技藝者了解本發明之技術內容並據以實施，且依據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。以下之實施例係進一步詳細說明本發明之觀點，但非以任何觀點限制本發明之範疇。

請參照圖1，其係依據本發明一實施例的硬碟控制介面裝置功能方塊圖。如圖1所示，依據本發明一實施例的硬碟控制介面裝置1000具有序列通用輸入輸出(serial general purpose input/output,SGPIO)轉換器1100、解碼器1200與控制器1300。

序列通用輸入輸出轉換器1100，用以依據序列通用輸入輸出時脈信號SGPIOCLK與序列通用輸入輸出負載信號SGPIOLOAD將序列通用輸入輸出資料信號SGPIODATA轉換得到待解碼信號DATA_P。具體來說，序列通用輸入輸出轉換器1100將序列信號形式的序列通用輸入輸出資料信號SGPIODATA轉換成並列信號形式的待解碼信號DATA_P。序列通用輸入輸出轉換器1100可用積體電路實作而成。

解碼器1200分別電性連接序列通用輸入輸出轉換器1100與控制器1300，解碼器1200具有多個解碼規則，用以依據控制器1300輸出的選擇信號SEL來選擇前述多個解碼規則其中之一以將待解碼信號DATA_P解碼為控制信號CTRL。以下舉兩個實施例來解釋解碼器1200的運作方式，然而解碼器1200並非僅限於下列兩個實施例。

於第一種實施方式中，請參照圖2A，其係依據本發明一實施例的解碼器電路示意圖。本實施例中的解碼器1200A具有第一解碼電路1210、第二解碼電路1220與選擇電路1230。第一解碼電路1210用於以第一解碼規則將待解碼信號DATA_P轉換為第一輸出信號CTRL1。第二解碼電路1220用於以第二解碼規則將待解碼信號DATA_P轉換為第二輸出信號CTRL2。選擇電路1230電性連接第一解碼電路1210與第二解碼電路1220，選擇電路1230用以依據選擇信號SEL選擇第一輸出信號CTRL1 與第二輸出信號CTRL2其中之一作為控制信號CTRL。具體來說，第一解碼電路1210與第二解碼電路1220均是把其所具有的解碼規則以硬體電路的方式實做完成。本實施例中的第一解碼電路1210、第二解碼電路1220與選擇電路1230例如以積體電路實現。

於第二種實施方式中，請參照圖2B，其係依據本發明另一實施例的解碼器電路示意圖。本實施例中的解碼器1200B具有儲存媒介MEM與邏輯電路1240。儲存媒介MEM儲存有多個解碼規則。邏輯電路1240電性連接儲存媒介MEM。邏輯電路1240用以依據選擇信號SEL從儲存媒介MEM讀取解碼規則其中之一。邏輯電路1240並依據被讀取的解碼規則將待解碼信號DATA_P轉換為控制信號CTRL。本實施例中的儲存媒介MEM與邏輯電路1240例如以積體電路實現。更進一步地，邏輯電路1240例如為現場可程式邏輯陣列(field programmable gate array,FPGA)、複雜可程式邏輯器件(complex programmable logic device,CPLD)、微控制器(micro controller unit,MCU)、單晶片處理器或其他適合的數位電路。儲存媒介MEM例如為揮發性儲存媒介或非揮發性儲存媒介，其中，若儲存媒介MEM為揮發性儲存媒介，則每次斷電重開後需要重新寫入解碼規則。

控制器1300用以依據序列通用輸入輸出負載信號SGPIOLOAD與內部時脈信號iCLK判斷序列通用輸入輸出負載信號SGPIOLOAD的來源，以產生選擇信號SEL。於一實施例中，內部時脈信號iCLK的頻率高於序列通用輸入輸出時脈信號SGPIOCLK的頻率，並且於一實施例中，內部時脈信號iCLK係由硬碟控制介面裝置1000內的時脈產生器1400產生，時脈產生器1400例如為具有石英震盪器的時脈產生器。於另一實施例中，內部時脈信號iCLK係由硬碟控制介面裝置1000所在的伺服器所提供的系統時脈信號，並且不同於序列通用輸入輸出時脈信號SGPIOCLK。以下舉一些實施例來解釋控制器1300的運作方式，然而控制器1300並非僅限於下列實施例。

於一實施例中，請參照圖3A，其係依據本發明一實施例的控制器電路架構示意圖。如圖3A所示，本實施例中的控制器1300A具有第一暫存器1310、由暫存器1321~1326構成的6位元移位暫存器1320與第二暫存器1330。第一暫存器1310用以受內部時脈信號iCLK負緣觸發而將收到的序列通用輸入輸出負載信號SGPIOLOAD輸出為內部信號Q_INT。移位暫存器1320中，暫存器1321的輸入端電性連接至高電壓(例如為系統供電電壓VDD)，移位暫存器1320受內部時脈信號iCLK正緣觸發而進行移位暫存運作。所謂正緣觸發，指的是當觸發信號由低電壓VL轉換至高電壓VH時，進行指定的動作。反之，所謂負緣觸發，指的是當觸發信號由高電壓VH轉換至低電壓VL時，進行指定的動作。舉例來說，當內部時脈信號iCLK的由低電壓VL轉換至高電壓VH時，暫存器1322會將暫存器1321所輸出的電壓傳送給暫存器1323。當內部時脈信號iCLK由高電壓VH轉換至低電壓VL時，第一暫存器1310會將序列通用輸入輸出負載信號SGPIOLOAD輸出為內部信號Q_INT。

而6位元移位暫存器1320的第6級(暫存器1326)的輸出定義為狀態信號Vs。其中，當內部信號Q_INT為低電壓VL(例如為接地電壓，0伏特)時6位元移位暫存器1320會被重置，也就是說暫存器1321~1326的輸出端所輸出的電壓均為0伏特。第二暫存器1330受序列通用輸入輸出負載信號SGPIOLOAD負緣觸發而將狀態信號Vs輸出為選擇信號SEL。

為了進一步理解圖3A的電路的作動方式，請參照圖3B與圖3C，其係對應於圖3A的控制器在兩種不同狀態下的信號時序圖。

首先請參照圖3B，於此狀態中，序列通用輸入輸出負載信號SGPIOLOAD為高電壓VH的時間長度大於內部時脈信號iCLK的六個週期。首先於第一時間點T1，內部時脈信號iCLK的負緣而此時序列通用輸入輸出負載信號SGPIOLOAD才剛剛從低電壓VL轉變為高電壓VH，因此使得內部信號Q_INT由低電壓VL轉變成高電壓VH。如此，6位元移位暫存器1320不再被重置。緊接著自第二時間點T2開始，暫存器1321~1326都開始在內部時脈信號iCLK的每一次正緣將輸入端的電壓傳送到輸出端，因此從第二時間點T2開始計算，內部時脈信號iCLK的第六個正緣，正好就是第三時間點T3，此時狀態信號Vs會從低電壓VL轉換為高電壓VH。接下來，第四時間點T4時，序列通用輸入輸出負載信號SGPIOLOAD從高電壓VH轉變成低電壓VL(負緣)，從而使得第二暫存器1330被觸發而將此時狀態信號Vs的電壓(高電壓VH)輸出為選擇信號SEL。接下來第五時間點T5時，內部時脈信號iCLK的負緣使得第一暫存器1310將序列通用輸入輸出負載信號SGPIOLOAD的電壓(低電壓VL)輸出為內部信號Q_INT，從而重置了6位元移位暫存器1320，其結果使得狀態信號Vs的電壓也被拉低。

再來請參照圖3C，於此狀態中，序列通用輸入輸出負載信號SGPIOLOAD為高電壓VH的時間長度小於內部時脈信號iCLK的六個週期。首先於第六時間點T6，內部時脈信號iCLK的負緣而此時序列通用輸入輸出負載信號SGPIOLOAD才剛剛從低電壓VL轉變為高電壓VH，因此使得內部信號Q_INT由低電壓VL轉變成高電壓VH。如此，6位元移位暫存器1320不再被重置。緊接著自第七時間點T7開始，暫存器1321~1326都開始在內部時脈信號iCLK的每一次正緣將輸入端的電壓傳送到輸出端。接下來，第八時間點T8時，序列通用輸入輸出負載信號SGPIOLOAD從高電壓VH轉變成低電壓VL(負緣)，從而使得第二暫存器1330被觸發而將此時狀態信號Vs的電壓輸出為選擇信號SEL，然而，此時由於距離第七時間點T7才經歷了五次內部時脈信號iCLK的正緣，因此狀態信號Vs仍為低電壓VL，從而第二暫存器1330所輸出的選擇信號SEL也維持在低電壓VL。接下來第九時間點T9時，內部時脈信號iCLK的負緣使得第一暫存器1310將序列通用輸入輸出負載信號SGPIOLOAD的電壓(低電壓VL)輸出為內部信號Q_INT，從而重置了6位元移位暫存器1320。從上述圖3B與圖3C的信號時序圖，可以得知圖3A的控制器1300A的架構可以分辨序列通用輸入輸出負載信號SGPIOLOAD為高電壓VH的時間長度是否小於內部時脈信號iCLK的六個週期。具體來說，只要適當地設計此控制器中的移位暫存器的長度，就可以調整判斷的規則。例如將移位暫存器的長度設計為8位元(由八個暫存器串接)，則可以分辨序列通用輸入輸出負載信號SGPIOLOAD為高電壓VH的時間長度是否小於內部時脈信號iCLK的八個週期。

於另一實施例中，請參照圖4，其係依據本發明另一實施例的控制器電路架構示意圖。如圖4所示，本實施例中的控制器1300B具有第一暫存器1310、N位元移位暫存器1340與邏輯電路1350。其中N為大於一的正整數。本實施例的控制器1300B與圖3A的控制器1300A的差異在於，本實施例的控制器1300B中的N位元移位暫存器1340所輸出的並非只有第N級的輸出電壓(一位元)，而是從N級中挑選部分(多位元)的輸出電壓做為一組狀態信號Vst。而邏輯電路1350受序列通用輸入輸出負載信號SGPIOLOAD負緣觸發而依據該組狀態信號Vst輸出選擇信號SEL。舉例來說，若N等於6，且該組狀態信號Vst共六位元，則邏輯電路1350最多能辨認6種不同(週期長度)的序列通用輸入輸出負載信號SGPIOLOAD。

於又一實施例中，請參照圖5，其係依據本發明又一實施例的控制器電路架構示意圖。如圖5所示，本實施例中的控制器1300C具有彼此電性連接的計數器1360與邏輯電路1370。計數器1360受序列通用輸入輸出負載信號SGPIOLOAD正緣觸發而開始依據內部時脈信號iCLK計數以累加計數值count。於一實施例中，內部時脈信號iCLK每經過一個週期，則計數值count會加一。當計數值count等於邏輯電路1370內部設定的一個門檻值時，邏輯電路1370依據該序列通用輸入輸出負載信號 SGPIOLOAD的電壓，產生對應的選擇信號SEL並重置計數值count，此時，邏輯電路1370並使計數器1360停止計數。

於再一實施例中，請參照圖6，其係依據本發明再一實施例的控制器電路架構示意圖。如圖6所示，本實施例中的控制器1300D具有彼此電性連接的計數器1360與邏輯電路1380。此實施例與圖5的實施例的差異在於邏輯電路1380受序列通用輸入輸出負載信號SGPIOLOAD負緣觸發而讀取計數值count並使計數器1360停止累加計數值count，邏輯電路1380並依據讀取的計數值count產生選擇信號SEL。其中邏輯電路1380於使計數器1360停止累加計數值count後使計數器1360重置計數值count。具體來說，此實施例中的控制器1300D可以適用於分辨兩種甚或更多種不同的序列通用輸入輸出負載信號SGPIOLOAD。

雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。在不脫離本發明之精神和範圍內，所為之更動與潤飾，均屬本發明之專利保護範圍。關於本發明所界定之保護範圍請參考所附之申請專利範圍。