TW201618280A - Ｃｍｏｓ中之ｎ＋＋及ｐ＋＋電晶體汲極區的通用接點 - Google Patents

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Abstract

本揭示案的實施例關於半導體裝置(例如用於放大或切換電子訊號的電晶體)。在一個實施例中，係提供一集成電路。該集成電路包括具有一第一傳導性類型的一第一電晶體及具有一第二傳導性類型的一第二電晶體，該第一電晶體包括一第一閘極、安置於該第一閘極之相反側上的一第一源極區域及一第一汲極區域，該第二傳導性類型相反於該第一電晶體的該第一傳導性類型，該第二電晶體包括一第二閘極、安置於該第二閘極之相反側上的一第二源極區域及一第二汲極區域，其中該第二電晶體的該第二汲極區域係對接該第一電晶體的該第一汲極區域。

Description

CMOS中之N ++ 及P ++ 電晶體汲極區域的通用接點
本揭示案的實施例大致關於電路裝置及電路裝置的製造。
微電子裝置係在半導體基板上製造為集成電路，在該等集成電路中，各種傳導層係彼此互連，以允許電子訊號在該裝置內傳播。如此裝置的示例是互補性金屬氧化半導體(CMOS)場效電晶體(FET)或MOSFET。取決於摻雜物傳導性類型，一般的MOSFET電晶體可包括p通道(PMOS)電晶體及n通道MOS(NMOS)電晶體，而PMOS具有p型通道(也就是孔洞負責在通道中進行傳導)，且NMOS具有n型通道(也就是電子負責在通道中進行傳導)。在CMOS電晶體中，例如，半導體材料係經設計，以產生安置於源極區域及汲極區域之間的閘極結構，該等源極區域及汲極區域係形成於該半導體材料中。閘極結構可包括閘極電極及閘極介電質。閘極電極係安置於閘極介電質上，以在一通道區域中控制電荷載體的流動，該通道區域係形成於該閘極介電質之下的汲極及源極區域之間。閘極介電質充當絕緣體，以防止大的漏電流流進閘極電極及通道區域之間的通道區域。
半導體工業係處於從2D電晶體(其通半是平面的)轉換到使用3度閘極結構之3D電晶體的年代。在3D閘極結構中，通道、源極及汲極係產生於矽基板外，且閘極係在三側上包覆在通道周圍。一個如此類型的3D電晶體係稱為FinFET(Fin場效電晶體)，其中連接源極及汲極的通道是伸出基板的薄「鰭片」。閘極在通道中更強地控制電荷載體的流動，因為其延伸在鰭型通道的三側上，而不是僅橫跨更傳統之平面通道的頂部。這造成流動被限制於升起的通道，藉此防止電子漏溢。
然而，先前技術中存在著提供電晶體製造技術以改進對於通道之閘極控制容量的需要。
本揭示案的實施例提供了用於製造半導體裝置(例如用於放大或切換電子訊號的電晶體)的方法。在一個實施例中，係提供一集成電路。該集成電路包括具有一第一傳導性類型的一第一電晶體及具有一第二傳導性類型的一第二電晶體，該第一電晶體包括一第一閘極、安置於該第一閘極之相反側上的一第一源極區域及一第一汲極區域，該第二傳導性類型相反於該第一電晶體的該第一傳導性類型，該第二電晶體包括一第二閘極、安置於該第二閘極之相反側上的一第二源極區域及一第二汲極區域，其中該第二電晶體的該第二汲極區域係對接該第一電晶體的該第一汲極區域。
在另一實施例中，該集成電路包括具有一第一傳導性類型的一第一電晶體、具有一第二傳導性類型的一第二電晶體及一輸出接點，該第一電晶體包括一第一閘極、安置於該第一閘極之相反側上的一第一源極區域及一第一汲極區域，該第二傳導性類型係相反於該第一電晶體的該第一傳導性類型，該第二電晶體包括一第二閘極、安置於該第二閘極之相反側上的一第二源極區域及一第二汲極區域，其中該第二電晶體的該p型汲極區域係對接該第一電晶體的該n型汲極區域，該輸出接點係與該第一電晶體的該第一汲極區域及該第二電晶體的該第二汲極區域電性連接，其中該第一電晶體的該第一汲極區域及該第二電晶體的該第二汲極區域各包括一重度摻雜區域。
又在另一實施例中，係提供一種形成一集成電路的方法。該方法包括以下步驟：在一基板上形成具有一第傳導性類型的一第一電晶體，該第一電晶體包括一第一閘極、安置於該第一閘極之相反側上的一第一源極區域及一第一汲極區域；形成具有一第二傳導性類型的一第二電晶體，該第二傳導性類型係相反於該第一電晶體的該第一傳導性類型，該第二電晶體包括一第二閘極、安置於該第二閘極之相反側上的一第二源極區域及一第二汲極區域，其中該第二電晶體的該第二汲極區域係對接該第一電晶體的該第一汲極區域；藉由以一角度傾斜該基板來覆蓋該第二電晶體及將摻雜物植進該第一電晶體的該第一汲極區域；活化該第一汲極區域中的經植入摻雜物，其中該 第一汲極區域係以具有該第一傳導性類型的摻雜物重度摻雜；藉由以一角度傾斜該基板來覆蓋該第一電晶體及將摻雜物植進該第二電晶體的該第二汲極區域；活化該第二汲極區域中的經植入摻雜物，其中該第二汲極區域係以具有該第二傳導性類型的摻雜物重度摻雜；及在該第一電晶體的該第一汲極區域及該第二電晶體的該第二汲極區域上形成一輸出接點層，其中該輸出接點係與該第一電晶體的該第一汲極區域及該第二電晶體的該第二汲極區域電性通訊。
102‧‧‧步驟
104‧‧‧步驟
106‧‧‧步驟
108‧‧‧步驟
110‧‧‧步驟
112‧‧‧步驟
114‧‧‧步驟
116‧‧‧步驟
118‧‧‧步驟
120‧‧‧步驟
122‧‧‧步驟
124‧‧‧步驟
126‧‧‧步驟
128‧‧‧步驟
130‧‧‧步驟
132‧‧‧步驟
134‧‧‧步驟
136‧‧‧步驟
138‧‧‧步驟
140‧‧‧步驟
142‧‧‧步驟
144‧‧‧步驟
146‧‧‧步驟
200‧‧‧基板
202‧‧‧通道部分
204‧‧‧犧牲閘極
204a‧‧‧剩餘犧牲閘極
204b‧‧‧剩餘犧牲閘極
206‧‧‧PMOS電晶體
208‧‧‧NMOS電晶體
210‧‧‧空腔
212‧‧‧分隔層
214‧‧‧硬罩
216a‧‧‧n型汲極區域
216b‧‧‧n型源極區域
218‧‧‧硬罩
220a‧‧‧p型源極區域
220b‧‧‧p型汲極區域
222‧‧‧閘極溝槽
224‧‧‧閘極溝槽
226‧‧‧p型金屬閘極
228‧‧‧n型金屬閘極
230‧‧‧氮化分隔物
232‧‧‧氧化層
234‧‧‧接點開口
236‧‧‧接點開口
238‧‧‧氧化分隔物
240a‧‧‧金屬接點層
240b‧‧‧金屬接點層
240c‧‧‧金屬接點層
302‧‧‧p型汲極
304‧‧‧p型電晶體
306‧‧‧n型汲極
308‧‧‧n型電晶體
310‧‧‧n型源極
312‧‧‧p型源極
402‧‧‧p型汲極
404‧‧‧第一p型電晶體
406‧‧‧n型汲極
407‧‧‧第一n型電晶體
408‧‧‧n型源極
410‧‧‧n型汲極
412‧‧‧第二n型電晶體
414‧‧‧第二p型電晶體
D‧‧‧箭頭
L‧‧‧長度
Tn1‧‧‧第一n型電晶體
Tp1‧‧‧第一p型電晶體
W‧‧‧寬度
本揭示案的實施例(於上所簡要概述且於以下更詳細討論的)可藉由參照描繪於附隨圖示中之本揭示案的說明性實施例來瞭解。然而，要注意的是，隨附的繪圖僅繪示此揭露的一般實施例且因此並不視為其範圍的限制，因為本揭露可容許其他等效的實施例。
圖1描繪用於依據本揭示案的實施例來製造集成電路的方法流程圖。
圖2A-2S描繪在依據圖1之流程圖的各種製造階段期間之簡化的、概念性的集成電路的透視圖。
圖3繪示概念性反相器，依據本揭示案的實施例，該反相器係經製造以具有與n型電晶體之n型汲極直接連接及實體接觸的p型電晶體的p型汲極。
圖4繪示依據本揭示案之實施例來製造的概念性NAND閘極。
為了促進瞭解，已使用了相同參考標號(於可能處)以指定普遍用於該等圖式之相同構件。並非按比例繪示該等圖示且可為了明確起見而簡化該等圖示。可預期的是，可有益地將一個實施例的構件及特徵併入其他實施例而不進一步的重述。
本揭示案的實施例提供了用於製造半導體裝置(例如電晶體)的方法，該等半導體裝置用於放大或切換電子訊號。例如，所揭露的方法可用於製造CMOS(互補金屬氧化半導體)電晶體。雖然此揭示案中所述的實施例將一般用語「集成電路」用作示例，應瞭解的是，本揭示案的實施例或概念係可同等施用於任何集成電路技術，例如雙極、N型或P型金屬氧化半導體(NMOS或PMOS)或CMOS等等。特定而言，本揭示案的實施例可益於製造NMOS/PMOS反相器或閘極、CMOS反相器或閘極、任何合併閘極結構的積體電路裝置或任何具有電晶體(2D或3D)或多閘結構的積體電路裝置的程序。
圖1描繪用於依據本揭示案的實施例來製造集成電路之方法100的流程圖。係參照圖2A-2S來說明性地描述圖1，圖2A-2S圖示在依據圖1之流程圖的各種製造階段期間之簡化的、概念性的集成電路的透視圖。本領域中具技藝的該等人將辨識的是，圖2A-2S的結構雖然大致經繪製以繪示估計的相對尺寸或尺度以易於瞭解，但並非依比例繪製。本領域中具技藝的該等人將進一 步辨識的是，用於形成電晶體電路的全部程序及相關聯的結構並未繪示在繪圖中或在本文中描述。寧可，為了簡化及明確的目的，僅描繪及描述對於本揭示案是獨特的或對於瞭解本揭示案是必要之用於形成電晶體電路的程序及相關聯的結構。此外，雖然各種步驟係繪示於繪圖中且描述於本文中，並不暗示著關於如此步驟之順序的限制或中介步驟的存在或不存在。除非明確指定，描繪或描述為是順序的步驟僅在不排除以下可能性的情況下為了解釋的目的而如此完成：各別的步驟實際上(若非完全至少是部分地)以並行或重疊的方式來執行。
方法100藉由在基板200上形成通道部分202(如圖2A中所示)而開始於方塊102。在一個實施例中，通道部分202可以一單塊矽主體形成，該單塊矽主體係圖係圖樣化自提供於基板200上的矽層。通道部分202可形成自與基板200相同的材料。替代性地，通道部分202可以III-V族半導體化合物來形成，例如InAs、InGaAs、InGaSb、InP、InAlSb、GaSb或類似物。在某些實施例中，通道部分202可為或包括Ge或SiGe。亦可使用其他材料，例如II-VI族半導體化合物、來自II-VI族或III-V族的二元化合物、來自II-VI族或III-V族的三元化合物、來自II-VI族或III-V族的四元化合物或其混合或組合。在任一情況下，通道部分202係形成為從基板200的表面垂直凸出。通道部分202可具有約1奈米(nm)至約20nm的厚度，例如約5nm。
本文中所使用的用語「基板」係欲廣泛地涵蓋可在處理腔室中處理的任何物件。基板200可為能夠使材料沈積於其上的任何基板，例如矽基板(例如矽(經摻雜或未經摻雜)、結晶矽(例如Si<100>或Si<111>)、氧化矽、應變矽(strained silicon)、經摻雜或未經摻雜的多晶矽或類似物)、鍺、III-V化合物基板、矽鍺(SiGe)基板、外延基板(epi substrate)、絕緣體上矽(SOI)基板、碳摻雜氧化物、氮化矽、顯示器基板(例如液晶顯示器(LCD)、電漿顯示器、電致發光(EL)燈顯示器)、太陽能電池陣列、太陽能板、發光二極體(LED)基板、經圖樣化或非經圖樣化半導體晶元、玻璃、藍寶石或任何其他材料(例如金屬、金屬合金及其他傳導性材料)。
雖然未圖示，關注的是，基板200可包括至少部分地形成於其中的其他結構或特徵。例如，在某些實施例中，特徵(例如穿孔、溝槽、雙鑲嵌特徵、高的長寬比特徵或類似物)可通過任何合適的處理或多個處理(例如蝕刻處理)來形成於基板內。
在某些實施例中，閘極介電層(未圖示)(例如二氧化矽、碳摻雜氧化矽或氧化矽鍺)可形成於通道部分202的暴露表面上。替代性地，閘極介電層可包括具有大於約3.9之介電值的高k介電材料。閘極介電層的合適材料可包括(但不限於)氧化鉿、氧化鉿矽、氮氧化鉿矽、氧化鉿鋁、氧化鋁、五氧化鉭、二氧化鈦、氧化鋯、氧化 鉿鋯、氧化鑭、氧化釔及它們的鋁酸鹽類及矽酸鹽類。閘極介電層可為其他合適的材料，例如鈦鋁合金、鉭鋁合金、氮化鈦、氮化鈦矽、氮化鈦鋁、氧化鉭、氮化鉭矽、氮化鉿、氮化鉿矽、二氧化鉿鋁合金、氮化鋁或其組合。閘極介電層可具有約0.5nm至約5nm的厚度，例如2nm。取決於要形成之層的材料，可使用合適的處理來形成該閘極介電層，例如原子層沈積(ALD)技術、濕或乾的熱氧化處理、化學氣相沈積(CVD)技術、電漿強化化學氣相沈積(PECVD)技術、物理氣相沈積(PVD)技術或其組合。
於方塊104處，犧牲閘極204係形成於通道部分202上，如圖2A中所示。犧牲閘極204可藉由以下步驟來形成：使用合適的光刻及蝕刻步驟來沈積及圖樣化閘極材料的層(或層堆疊)，直到達成預定尺寸的犧牲閘極204為止。閘極材料可包括傳導性材料，例如多晶矽。犧牲閘極204可製造為大於最終閘極的所欲尺寸。在一個實施例中，犧牲閘極204可具有約1奈米(nm)至約20nm的長度「L」(例如約2nm至約10nm，例如3nm)、約2nm至約80nm的寬度「W」(例如約5nm至約40nm，例如7nm)及約1nm至約10nm的厚度(例如5nm)。
於方塊106處，犧牲閘極204係經圖樣化及蝕刻，以形成由空腔210所分離的PMOS電晶體206及NMOS電晶體208，如圖2B中所示。如將在以下的後續方塊中所討論的，離子或雜質將植進不被犧牲閘極204所 阻擋之通道部分202的區域，以形成PMOS電晶體206及NMOS電晶體208兩者的源極/汲極區域。在完成方法100後，PMOS電晶體206及NMOS電晶體208各將具有源極區域及汲極區域，其中PMOS電晶體206的源極區域係緊鄰或對接NMOS電晶體208的汲極區域，舉例而言。雖然僅繪示單一的NMOS及PMOS電晶體對偶，本領域中具技藝的該等人將瞭解的是，係對於集成電路模具上及在晶元(基板)內的許多不同模具上的許多不同電晶體對偶使用相同的處理來並行地形成相同的結構。
在方塊108處，分隔層212係以保形方式形成在剩餘犧牲閘極204a、204b及通道部分202的暴露表面上，包括形成於剩餘犧牲閘極204a、204b間之空腔210的側壁，如圖2C中所示。分隔層212可包括氮化物材料，例如氮化矽。在一個實施例中，分隔層212可具有約0.5nm至約3nm的厚度，例如1nm。分隔層212可藉由任何合適的沈積技術來形成，例如化學氣相沈積(CVD)、物理氣相沈積(PVD)、原子層沈積(ALD)或高密度電漿CVD。
於方塊110處，硬罩214的保形保護層沈積係提供至基板200上，以覆蓋分隔層212的暴露表面且填充形成於剩餘犧牲閘極204a、204b之間的空腔，如圖2D中所示。硬罩214可形成為約2nm至約25nm的厚度，例如約7nm，可取決於犧牲閘極而變化該厚度。過剩的硬罩214可可選地使用平面化處理來移除，例如化學機械拋光 (CMP)。硬罩214可包括氧化物、氮化物或其組合。在一個實施例中，硬罩係氧化物(例如SiO2)。硬罩214可使用任何合適的技術來沈積，例如CVD、電漿強化CVD(PECVD)、原子或分子層沈積(ALD或MLD)、介電質上螺旋(SOD)或這些技術的某些組合。
於方塊112處，NMOS電晶體208的n型源極/汲極區域係藉由光刻處理而暴露。具體而言，光刻處理選擇性地移除硬罩214的部分，以僅暴露緊鄰剩餘犧牲閘極(例如剩餘犧牲閘極204b)之相反側的分隔層212，源極/汲極區域係要形成於該處，如圖2E中所示。也就是說，覆蓋剩餘犧牲閘極204b之暴露表面的分隔層212及緊鄰剩餘犧牲閘極204b的通道部分202被暴露，同時覆蓋PMOS電晶體206的硬罩214在光刻處理完成之後維持實質完整。NMOS電晶體208的n型源極/汲極區域可藉由以下步驟來暴露：圖樣化遮罩層(未圖示)，且使用遮罩層各向異性地蝕刻硬罩214，使得緊鄰剩餘犧牲閘極204b之相反側的分隔層212被暴露。遮罩層可具有遮罩窗口，該遮罩窗口係經充分調整尺寸以遮罩PMOS電晶體206。可選擇一蝕刻劑，該蝕刻劑相對於氮化物(也就是分隔層212)而言對於氧化物(也就是硬罩214)具有高蝕刻選擇性，這允許分隔層212充當蝕刻停止物。關注的是，蝕刻過硬罩214的步驟可通過各種濕蝕刻(例如在氫氟酸(例如包含在標準緩衝氧化蝕刻中)或正磷酸中進行)或乾蝕刻(例如反應離子蝕刻(RIE))技術來完成。
雖然在本文中討論NMOS優先方案(也就是首先暴露NMOS電晶體208)，亦關注PMOS優先方案。NMOS優先方案可有益於某些應用，因為較容易達到n型接點低阻抗，且處理將僅被後續之p型摻雜步驟的熱預算極小地影響。亦可在以下情況下使用PMOS優先方案：通道材料使用純鍺，或矽中的鍺濃度在約30%以上，例如約45%或更多，或通道材料使用III-V族半導體化合物。
於方塊114處，在NMOS電晶體208被暴露之後，係執行離子植入處理(由箭頭「D」所表示的離子摻雜物束)，以形成NMOS電晶體208的n型源極/汲極區域，如圖2F中所示。用語「源極/汲極區域」在本文中係用以描述可充當源極或汲極的區域。源極/汲極區域可包括重度摻雜的源極/汲極區域及輕度摻雜的源極/汲極延伸區域，該等輕度摻雜的源極/汲極延伸區域垂直地或水平地延伸於該等重度摻雜的源極/汲極區域之外。源極/汲極區域及源極/汲極延伸區域可以有限的程度延伸進犧牲閘極204b的表面及緊鄰剩餘犧牲閘極204b之相反側的區域表面。瞭解的是，源極/汲極區域取決於其如何與後續的敷金屬互連，可充當源極或汲極。因此，n型源極區域(例如n型源極區域216b(圖2G))可連接至接地接點以完成簡單的反相器。源極/汲極區域係形成自一傳導性類型(例如與基板之傳導性類型相反的n型或p型)的雜質或摻雜物。
可使用各種類型的摻雜物以形成源極區域、汲極區域及延伸區域。對於NMOS電晶體而言，可使用n型摻雜物。例如，包含V族元素(例如磷(P))的原子或分子離子可提供在離子植入器的離子源中，且植進未被硬罩214覆蓋的NMOS電晶體208。替代性地，可使用包含砷、硒或碲的其他類型的n型摻雜物或任何其他原子或分子的n型摻雜物。對於PMOS電晶體而言，可使用p型摻雜物。p型摻雜物的示例可包括包含III族元素(例如硼)的原子或分子離子。
在各種實施例中，可在約-220℃至約550℃的溫度範圍(例如約-200℃至約250℃)下執行離子植入處理。低溫離子植入導致結構的高度非晶化，且在後續的退火期間形成較少的缺陷或殘餘損偒。因此，可活化植進基板之較高濃度的摻雜物。在離子植入處理之後，n型源極區域216b及n型汲極區域216a(以及源極/汲極延伸區域)可被輕度摻雜(n+)或高度摻雜(n++)。在一個實施例中，n型源極區域216b及n型汲極區域216a係被重度摻雜。此揭示案中所述的用語「重度摻雜」指的是約1x1019/cm3以上的摻雜物或雜質濃度，同時此揭示案中所述的用語「輕度摻雜」指的是小於約1x1015/cm3的摻雜物或雜質濃度。然而，本領域中一個具技藝的工匠將辨識的是，重度摻雜是一技術用語，其取決於特定裝置類型、技術世代、最小特徵尺寸及類似物。因此，所欲的是， 係依據被評估的技術來解譯該用語，且不限於所述的實施例。
可以約1keV至約200keV的能量來植入摻雜物。離子植入處理可垂直地執行，或以約5°至約45°的角度朝剩餘犧牲閘極204b的垂直側壁傾斜，以在犧牲閘極204b之下提供較大的橫向穿透。在某些實施例中，為了從要緊鄰n++汲極區域216a而形成之PMOS電晶體206的p++汲極區域物理性分離NMOS電晶體208的n++汲極區域216a，可傾斜基板200，以便雷射入射向量遠離硬罩214的邊緣偏離正向入射約5°。在一個實施例中，NMOS電晶體208的源極/汲極區域係以相對於閘極(例如犧牲閘極204b)的垂直側壁約45°的傾角，以約-100℃的溫度及約2keV的磷離子植入物能量使用磷離子來植入。造成的磷離子植入物劑量是重度摻雜的。
NMOS電晶體208中之n型摻雜物離子植入物的相對高劑量及能量造成剩餘犧牲閘極204b及緊鄰剩餘犧牲閘極204b之相反側的區域在表面處或在表面附近包含了n型摻雜物離子，且在NMOS電晶體208的表面處或在該表面附近亦造成了非晶化(或至少部分非晶化)的犧牲閘極204b及緊鄰剩餘犧牲閘極204b之相反側的非晶化區域。非晶植入物區域允許源極/汲極區域及源極/汲極延伸區域中的摻雜物在較低的溫度下(例如低於約600℃)被活化。在某些實施例中，III、IV、V、VI族摻雜物的離子可與磷離子共同植入，以造成具有較高固 體溶度濃度的非晶層。例如，矽或鍺摻雜物離子可與n型摻雜物離子共同植入。在一個實施例中，鍺離子係與磷離子共同植入。
雖然NMOS電晶體及PMOS電晶體的源極/汲極區域係描述為被摻雜的(輕度或重度摻雜)，在本揭示案的某些實施例中，源極/汲極區域、源極/汲極區域的部分或接點區域的部分亦可是未經摻雜的，或一開始是未經摻雜的。在這樣的情況下，淺的摻雜材料塗層可施用於源極/汲極區域，且不需要延伸源極/汲極區域的整個深度。例如，淺的摻雜材料塗層可延伸源極/汲極區域之整個深度的約1%至約25%(例如約2%至約10%)。淺塗層僅需要充足延伸，以對於閘極確保低的接點電阻率及整體電阻率，允許載體被注進閘極區域。淺的摻雜材料塗層相較於NMOS電晶體或PMOS電晶體而言可具有相同或不同的傳導類型。層可藉由以下步驟來形成：非晶化各種原子的植入、摻雜或非摻雜(非晶區域)、與摻雜原子的植入物結合(非非晶區域)。與其針對非晶化進行植入，亦可能是的，將相同成分不同成分的非晶材料(但從能帶排列的角度來看是有利的，意指對於各別的載體(孔洞的電子)不展現阻礙)沈積在源極/汲極區域或接點區域頂部上的基板材料上，該基板材料可經摻雜或未經摻雜，或由植入物所摻雜但相較於非晶層具有較淺的範圍。此方法係允許無接面的FET且包括了沈積的非晶層。
於方塊116處，退火處理係經執行，以再結晶以摻雜物植入之NMOS電晶體208的非晶化區域(也就是NMOS電晶體208的犧牲閘極204b、n型源極區域216b及n型汲極區域216a)，如圖2G中所示。因為以摻雜物植入的區域係處於非晶狀態，非晶區域的熔點相較於非植入區域(其處於結晶狀態)的熔點是相對低的。例如，若非晶化區域係以矽(熔點約1410℃)或基於矽的材料(例如矽鍺(熔點約1300℃))製造，1200℃或更高的溫度可足以熔化經植入區域之表面處或該表面附近的非晶化部分，因為非晶矽在低於結晶矽的溫度下熔化，同時下層結構的主體維持晶狀且並不熔化。熔化非晶化區域的步驟因此採用了較低的雷射能量，例如低於熔化結晶區域所需的雷射能量約10%或20%，這可取決於化學計量而變化。使用正確的退火溫度，退火處理可選擇性地或優先地熔化及再結晶非植入區域上之非晶化、經植入的區域。在再結晶之後，係恢復結晶晶格結構，且植入區域中的摻雜物被適當地分佈及電性活化，形成NMOS電晶體208之重度摻雜的源極/汲極區域。需要用於輸出接點的表面係超活性的，且緊鄰的p型區域、閘極等等不被影響。雖然在本文中係討論雷射能量，關注的是，熔化非晶化區域的步驟可藉由熱退火處理(例如快速熱退火或尖峰退火處理)或任何其他合適的處理來完成。
瞭解的是，源極/汲極區域取決於其如何與後續的敷金屬互連，可充當源極或汲極。某些n型源極/汲極 區域可連接至某些n型源極/汲極區域，某些p型源極/汲極區域可連接至某些p型源極/汲極區域，及/或某些n型源極/汲極區域可連接至某些p型源極/汲極區域，其中某些源極/汲極區域最後沒有連接。此外，NMOS或PMOS電晶體的任何源極/汲極區域可電性連接至接地接點或電源電壓接點。例如，在某些實施例中，n型源極區域(例如n型源極區域216b)可電性連接至接地接點，同時p型源極區域(例如p型源極區域220a(圖2K))可電性連接至電源電壓(VDD)接點。
在各種實施例中，退火處理可使用雷射退火處理、尖峰退火處理、快速熱退火處理及/或火爐退火處理來實現。在本揭示案的一個實施例中，非晶化植入物區域內的n型摻雜物係使用雷射退火處理來活化。雷射退火處理可為動態表面退火(DSA)處理。雷射退火處理可從能量源向基板之目標表面上的小區域(也就是NMOS電晶體208)供應恆定的能量通量，同時基板相對於供應至該小區域的能量(反之亦然)被位移(或掃瞄)。能量源可供應電磁輻射能量，以在基板的所需區域處執行退火處理。一般的電磁輻射能量源可包括(但不限於)光學輻射源、電子束源、離子束源及/或微波能量源，其中之任何者可為出現一次的(monochronistic)或出現多次的(polychronistic)且可具有任何所需的同調性。在一個實施例中，能量源係使用一或更多個雷射源的光學輻射源。雷射可為任何類型的雷射，例如氣體雷射、激元雷射、 固態雷射、光纖雷射、半導體雷射等等，其可經配置以使用單一波長或同時使用二或更多個波長來發射光。
在某些實施例中，雷射退火處理可使用具有約10nm及約2000nm間之波長的雷射，例如從190nm至1064nm，例如365nm至536nm。雷射可以短脈衝(例如納秒或甚至毫秒的數量級)供應於NMOS電晶體208所需區域上。係相信納秒或毫秒退火處理允許精確控制結晶晶格結構中之摻雜物(例如磷)的放置，同時將摻雜物的擴散限於超過製造容忍度且因此去活化摻雜物的程度。非常快速地加熱非晶化、植入的區域在某些應用中是有益的，因為其最小化肇因於熱應力的基板損傷，同時達成在非晶化區域結晶之前熔化該非晶化區域。在某些實施例中，可使用具有從數納秒至約200納秒(例如在10nsec及100nsec之間，例如20nsec)之脈衝期的納秒脈衝雷射來熔化植入區域。各脈衝中所供應的能量可在約10mJ/cm2及1.0J/cm2之間，例如約100mJ/cm2及約500mJ/cm2之間，例如約300mJ/cm2。能量脈衝的重複率可在約1kHz及約1MHz之間，例如在約10kHz及約250kHz之間，例如約50kHz至約100kHz。雷射退火處理可被重複約20次至約100次，例如約50次。雷射脈衝允許透過熔化進行完全再結晶且如單一脈衝退火以較低的熱預算進行超活化。
於方塊118處，係將硬罩218的保形保護層沈積提供至基板200上，以覆蓋NMOS電晶體208，如圖2H 中所示。硬罩218可形成為約2nm至約25nm的厚度，例如約7nm，可取決於犧牲閘極204b而變化該厚度。沈積的硬罩218係接著使用合適的技術來平面化，例如化學機械平面化(CMP)，以便沈積的硬罩218係大約與覆蓋PMOS電晶體206之硬罩214的高度相同。硬罩218可包括氧化物、氮化物或其組合。在一個實施例中，硬罩係氧化物(例如SiO2)。硬罩218可使用任何合適的技術來沈積，例如CVD、電漿強化CVD(PECVD)、原子或分子層沈積(ALD或MLD)、介電質上螺旋(SOD)或這些技術的某些組合。
於方塊120處，覆蓋PMOS電晶體206的先前沈積硬罩214係使用光刻處理來移除，以暴露PMOS電晶體206的源極/汲極區域，如圖2I中所示。類似於上述的方塊112，光刻處理選擇性地移除硬罩214的部分，以僅暴露緊鄰犧牲閘極(例如剩餘犧牲閘極204a)之相反側的分隔層212，源極/汲極區域係要形成於該處。也就是說，覆蓋剩餘犧牲閘極204a之暴露表面的分隔層212及緊鄰剩餘犧牲閘極204a的通道部分202被暴露，同時覆蓋NMOS電晶體208的硬罩218在光刻處理完成之後維持實質完整。PMOS電晶體206的p型源極/汲極區域可藉由以下步驟來暴露：圖樣化遮罩層(未圖示)，且使用遮罩層各向異性地蝕刻硬罩214，使得緊鄰剩餘犧牲閘極204a之相反側的分隔層212被暴露。遮罩層可具有遮罩窗口，該遮罩窗口係經充分調整尺寸以遮罩NMOS電晶 體208。可選擇一蝕刻劑，該蝕刻劑相對於氮化物(也就是分隔層212)而言對於氧化物(也就是硬罩218)具有高蝕刻選擇性，這允許分隔層212充當蝕刻停止物。關注的是，蝕刻過硬罩214的步驟可通過各種濕蝕刻(例如在氫氟酸(例如包含在標準緩衝氧化蝕刻中)或正磷酸中進行)或乾蝕刻(例如反應離子蝕刻(RIE))技術來完成。
於方塊122處，在PMOS電晶體206被暴露之後，係執行離子植入處理(由箭頭「D」所表示的離子摻雜物束)，以形成PMOS電晶體206的p型源極/汲極區域，如圖2J中所示。類似於NMOS電晶體208，源極/汲極區域可包括重度摻雜的源極/汲極區域及輕度摻雜的源極/汲極延伸區域，該等輕度摻雜的源極/汲極延伸區域垂直地或水平地延伸於該等重度摻雜的源極/汲極區域之外。源極/汲極區域及源極/汲極延伸區域可以有限的程度延伸進剩餘犧牲閘極204a的表面及緊鄰犧牲閘極204a之相反側的區域表面。瞭解的是，源極/汲極區域取決於其如何與後續的敷金屬互連，可充當源極或汲極。源極/汲極區域係形成自一傳導性類型(例如與基板之傳導性類型相反的n型或p型)的雜質或摻雜物。可使用各種類型的摻雜物以形成源極區域、汲極區域及延伸區域。對於PMOS電晶體而言，可使用p型摻雜物。p型摻雜物的示例可包括包含III族元素(例如硼)的原子或分子離子。
在各種實施例中，可以約-220℃至約550℃的溫度範圍執行離子植入處理，例如約-200℃至約 250℃。低溫離子植入導致結構的高度非晶化，且在後續的退火期間形成較少的缺陷或殘餘損偒。因此，可活化植進基板之較高濃度的摻雜物。在離子植入處理之後，p型源極區域220a及p型汲極區域220b(以及源極/汲極延伸區域)可被輕度摻雜(p+)或高度摻雜(p++)。在一個實施例中，p型源極區域220a及p型汲極區域220b係被重度摻雜。可以約1keV至約200keV的能量來植入摻雜物。
離子植入處理可垂直地執行，或以約5°至約45°的角度朝犧牲閘極204a的垂直側壁傾斜，以在犧牲閘極204a之下提供較大的橫向穿透。在某些實施例中，基板200可在離子植入期間傾斜，以防止與NMOS電晶體208之先前所形成的n型源極區域混合PMOS電晶體206的p型汲極區域。例如，雷射入射向量可遠離硬罩218邊緣徧離正向入射約5°，以留下p型汲極區域220b及緊鄰p型汲極區域220b之先前所形成n++汲極區域216a之間的最小間隙。在一個實施例中，PMOS電晶體206的源極/汲極區域係以相對於閘極(例如犧牲閘極204a)的垂直側壁約45°的傾角，以約-100℃的溫度及約0.3keV的硼離子植入物能量使用硼離子來植入。造成的磷離子植入物劑量是重度摻雜的。
PMOS電晶體206中之p型摻雜物離子植入物的相對高劑量及能量造成剩餘犧牲閘極204a及緊鄰剩餘犧牲閘極204a之相反側的區域在表面處或在表面附近 包含了p型摻雜物離子，且在PMOS電晶體206的表面處或在該表面附近亦造成了非晶化(或至少部分非晶化)的犧牲閘極204a及緊鄰剩餘犧牲閘極204a之相反側的非晶化區域。非晶植入物區域允許源極/汲極區域及源極/汲極延伸區域中的摻雜物在較低的溫度下(例如低於約600℃)被活化。在某些實施例中，III、IV、V、VI族摻雜物的離子可與硼離子共同植入，以造成具有較高固體溶度濃度的非晶層。例如，矽或鍺摻雜物離子可與p型摻雜物離子共同植入。在一個實施例中，鍺離子係與硼離子共同植入。
於方塊124處，退火處理係經執行，以再結晶以摻雜物植入之PMOS電晶體206的非晶化區域(也就是PMOS電晶體206的犧牲閘極204a、p型源極區域220a及p型汲極區域220b)，如圖2K中所示。因為以摻雜物植入的區域係處於非晶狀態，非晶區域的熔點相較於非植入區域(其處於結晶狀態)的熔點是相對低的。如先前所討論的，使用正確的退火溫度，退火處理可選擇性地或優先地熔化及再結晶非植入區域上之非晶化、經植入的區域。特定而言，對於結晶區域之熔化溫度上的差異可防止n++到p++區域的介面處進行任何混合。在再結晶之後，係恢復結晶晶格結構，且植入區域中的摻雜物被適當地分佈及電性活化，形成PMOS電晶體206之重度摻雜的源極/汲極區域。需要用於輸出接點的表面係超活性的，且緊鄰的n型區域、閘極等等不被影響。如可見的，PMOS電 晶體206的p型汲區域220b係與NMOS電晶體208的n型源極區域216b直接連接、對接或實體接觸。
退火處理可為以上對於方塊116所討論之任何合適的退火處理。在本揭示案的一個實施例中，非晶化植入物區域內的p型摻雜物係使用雷射退火處理來活化。在某些實施例中，雷射退火處理可使用具有約10nm及約2000nm間之波長的雷射，例如從190nm至1064nm，例如365nm至536nm。雷射可以短脈衝(例如納秒或甚至毫秒的數量級)供應於PMOS電晶體206所需區域上。納秒或毫秒退火處理允許精確控制結晶晶格結構中之摻雜物(例如硼)的放置，同時將摻雜物的擴散限於超過製造容忍度且因此去活化摻雜物的程度。在某些實施例中，可使用具有從數納秒至約200納秒(例如在10nsec及100nsec之間，例如20nsec)之脈衝期的納秒脈衝雷射來熔化植入區域。各脈衝中所供應的能量可在約10mJ/cm2及1.0J/cm2之間，例如約100mJ/cm2及約500mJ/cm2之間，例如約300mJ/cm2。能量脈衝的重複率可在約1kHz及約1MHz之間，例如在約10kHz及約250kHz之間，例如約50kHz至約100kHz。雷射退火處理可被重複約20次至約100次，例如約50次。雷射脈衝允許透過熔化進行完全再結晶且如單一脈衝退火以較低的熱預算進行超活化。
於方塊126處，覆蓋NMOS電晶體208的硬罩218係經移除，以暴露PMOS電晶體206及NMOS電晶體 208兩者，其中PMOS電晶體206的p型汲極區域220b與NMOS電晶體208的n型源極區域216b直接連接、對接或實體接觸，如圖2L中所示。可選擇一蝕刻劑，該蝕刻劑相對於氮化物(也就是分隔層212)而言對於氧化物(也就是硬罩218)具有高蝕刻選擇性，這允許分隔層212充當蝕刻停止物。關注的是，蝕刻過硬罩218的步驟可通過任何合適的蝕刻技術來完成，例如濕蝕刻(例如在氫氟酸(例如包含在標準緩衝氧化蝕刻中)或正磷酸中進行)或乾蝕刻(例如反應離子蝕刻(RIE))技術。
於方塊128處，在PMOS電晶體206及NMOS電晶體208兩者被暴露之後，介電材料(例如氧化矽(氧化物)、氮化矽(氮化物)或類似物)的保形保護層沈積可形成至基板200上，以填充PMOS電晶體206及NMOS電晶體208之間及緊鄰該等電晶體的空腔或溝槽，直到達到所需的厚度為止，如圖2L中所示。以介電材料填充空腔或溝槽的步驟抑制漏電流或在相反類型的鄰近裝置(也就是PMOS及NMOS電晶體206、208)之間提供電性隔離。介電材料可藉由任何合適的沈積技術來沈積，例如化學氣相沈積(CVD)、物理氣相沈積(PVD)、原子層沈積(ALD)或高密度電漿CVD。
於方塊130處，係執行平面化處理(例如CMP)，以拋光基板以從活性區域(也就是PMOS電晶體206及NMOS電晶體208)移除介電材料，藉此暴露犧牲閘極204a、204b的頂面，如圖2M中所示。
於方塊132處，係使用選擇性蝕刻處理來分別移除PMOS電晶體206及NMOS電晶體208的犧牲閘極204a、204b，在犧牲閘極204a、204b所在的PMOS電晶體206及NMOS電晶體208中形成閘極溝槽222、224，如圖2N中所示。在犧牲閘極204a、204b是以多晶矽製造的情況下，選擇性蝕刻處理僅移除多晶矽，使得通道部分202在選擇性蝕刻處理之後維持實質完整的。選擇性蝕刻處理可使用任何合適的濕蝕刻物或乾蝕刻物，取決於應用及要移除的閘極材料。在任一情況下，蝕刻物應在犧牲閘極204a、204b上展現高蝕刻率(例如100：1或以上)，該等蝕刻物在通道部分202及PMOS電晶體206及NMOS電晶體208的其他特徵上具有非常低或零的蝕刻率。
於方塊134處，PMOS電晶體206中的閘極溝槽及NMOS電晶體208中的閘極溝槽係分別各以p型金屬閘極226及n型金屬閘極228填充，如圖2O中所示。可形成p型金屬閘極226及n型金屬閘極228以至少覆蓋閘極溝槽222、224中之分隔層212的經暴露表面。也就是說，被移除的犧牲閘極204a、204b的部分係分別以p型金屬閘極226及n型金屬閘極228替換。
在某些實施例中，p型金屬閘極226及n型金屬閘極228可分別形成在暴露於閘極溝槽222、224內之通道部分202的頂面、底面及兩個相反側面周圍。利用環繞式金屬閘極結構的電晶體裝置有益地對於通道部分 202的給定尺寸及長度調整接觸區域的比例。藉由圍繞分隔層212(且因此圍繞通道部分202)，即使鍳於短通道效應，除其他事物外，金屬閘極226、228可在通道部分202上進行更多控制，且更佳地控制NMOS及PMOS電晶體206、208的開及/或關狀態。
造成的p型源極/汲極區域220a、220b及n型源極/汲極區域216b、216a係分別形成於p型金屬閘極226及n型金屬閘極228的相反側上。NMOS及PMOS電晶體206、208的金屬閘極藉由控制施用於金屬閘極的電壓，來容許或關閉從源極區域向汲極區域流動的電流。p型金屬閘極226及n型金屬閘極228可具有適於對被處理之半導體裝置提供適當工作函數的厚度。例如，p型金屬閘極226及n型金屬閘極228可各具有約10埃(Å)至數百Å的厚度，例如約20Å至約100Å。
在各種實施例中，p型金屬閘極226及n型金屬閘極228可包括金屬、金屬合金、金屬氮化物、金屬矽化物或金屬氧化物。在某些實施例中，p型金屬閘極226及n型金屬閘極228可包含鈦、鈦鋁合金、鉭、鉭鋁合金、氮化鈦、氮化鈦矽、氮化鈦鋁、氮化鉭、氮化鉭矽、氮化鉿、氮化鉿矽、氮化鋁、氧化鋁、鎢、鉑、鋁、釕、鉬、其他傳導性材料或其組合。應理解的是，p型金屬閘極226及n型金屬閘極228不一定要是單一材料，而可包括使用本文中所討論之材料之薄膜的複合堆疊。在某些實施例中，p型金屬閘極及n型金屬閘極的複合堆疊可更包括多 晶矽。取決於要形成之層的材料，可使用合適的處理來形成p型金屬閘極226及n型金屬閘極228，例如原子層沈積(ALD)技術、化學氣相沈積(CVD)技術、電漿強化化學氣相沈積(PECVD)技術、物理氣相沈積(PVD)技術或其組合。
於方塊136處，氮化分隔物230(例如SixNy)的層可沈積至p型金屬閘極226及n型金屬閘極228上，以分別回填閘極溝槽222、224，如圖2P中所示。氮化分隔物230可具有相較於分隔層212相對較厚的厚度。在一個實施例中，氮化分隔物230可具有約1nm至約10nm的厚度，例如3nm至約5nm。氮化分隔物230可藉由任何合適的沈積技術來形成，例如化學氣相沈積(CVD)、物理氣相沈積(PVD)、原子層沈積(ALD)或高密度電漿CVD。
於方塊138處，氧化層232(例如氧化矽(氧化物)或類似物)的保形保護層沈積可形成至基板200上，以填充PMOS電晶體206及NMOS電晶體208及分隔層212之經暴露表面之間的空腔或溝槽，直到達到所需厚度為止，如圖2Q中所示。可藉由任何合適的沈積技術來沈積氧化層232，例如熱、快速熱氧化(RTO)、化學氣相沈積(CVD)或其他先進的氧化物生長技術。此後，可執行平面化處理(例如CMP)以拋光及移除過量的氧化層232。造成的氧化層232可具有約5nm至約20nm的厚度，例如8nm至約10nm。
於方塊140處，係執行光刻法及蝕刻步驟以移除氧化層232的部分，以選擇性地暴露覆蓋p型金屬閘極226及n型金屬閘極228之氮化分隔物230的頂面，藉此形成PMOS電晶體206及NMOS電晶體208的接點開口234、236，如圖2Q中所示。接點開口234、236係藉由氮化分隔物230來自我對準。
於方塊142處，氧化分隔物238係形成於接點開口234、236的側壁上，如圖2R中所示。可藉由通過包括(但不限於)熱、快速熱氧化(RTO)、化學氣相沈積(CVD)或其他先進氧化物生長技術的方法，在基板200的經暴露表面上沈積保形氧化層，來形成氧化分隔物238。係接著回蝕氧化層，以暴露覆蓋p型金屬閘極226及n型金屬閘極228的氮化分隔物230，僅在接點開口234、236的側壁上留下氧化分隔物238。回蝕處理可使用各異向性蝕刻處理，例如乾蝕刻、RIE(反應性離子蝕刻)或其他電漿蝕刻處理。氧化分隔物238可具有約0.5nm至約2nm的厚度，例如約1nm。
於方塊144處，係執行選擇性蝕刻處理以移除暴露於接點開口234、236內的氮化分隔物230。選擇性蝕刻處理僅移除氮化分隔物230，使得氧化分隔物238在選擇性蝕刻處理之後維持實質完整。選擇性蝕刻處理可使用任何合適的濕蝕刻物或乾蝕刻物，取決於應用及要移除的材料。在任一情況下，蝕刻物應在氮化分隔物230上展現高蝕刻率(例如100：1或以上)，該等蝕刻物在氧化分 隔物238及PMOS電晶體206及NMOS電晶體208的其他特徵上具有非常低或零的蝕刻率。
於方塊146處，係執行接點金屬化以將金屬接點層240a、240b、240c安置於氧化層232上，如圖2S中所示。接點層240a、240b、240c形成PMOS電晶體206及NMOS電晶體208的互連件。例如，金屬接點層204b係至少與PMOS電晶體的p型汲極區域及NMOS電晶體的n型源極區域進行電性通訊，以至少充當PMOS電晶體206及NMOS電晶體208的通用輸出接點，且因此充當裝置之輸出接點中的一者。在某些實施例中，金屬接點層(例如金屬接點層240b)可間接與PMOS電晶體的p型汲極區域220b及NMOS電晶體的n型源極區域216b進行接觸。金屬接點層240a、240b、240c的邊界係部分地由形成於接點開口234、236之側壁上的氧化分隔物238所定義。可使用鎢、鈦或鉬或其他合適的電傳導材料來形成金屬接點層240a-c。
圖3繪示概念性反相器，依據本揭示案的實施例，該反相器係經製造以具有與n型電晶體308之n型汲極306直接串接、對接或實體接觸的p型電晶體304的p型汲極302。分別地，p型汲極302及n型汲極306充當輸出接點，同時n型源極310及p型源極312充當VDD接點及接地接點。圖4繪示依據本揭示案之實施例來製造的概念性NAND閘極。在如所示的一個實施例中，第一p型電晶體404(Tp1)的p型汲極402係與第一n型電晶體407 (Tn1)的n型汲極406直接串接、對接或實體接觸，該第一n型電晶體407具有其與第二n型電晶體412的n型汲極410直接接觸的n型源極408。在此實施例中，第一p型電晶體404(Tp1)亦與第二p型電晶體414並聯連接。
本揭示案的實施例提供以同下物製造的CMOS裝置：FIN電晶體且具體而言是節點N7、N5的奈米線電晶體、反相器中的n型及p型電晶體、具有藉由直接連接p型及n型汲極區域且藉由對於這兩個區域具有通用接點來整合之通用輸出接點的NAND及NOR閘。本揭示案的實施例可解決整合的問題，像是光刻法限制、自我對準、防止在超活化期間進行x擴散及小的通用接點區域中之不同的MIS/MS接點方案需求。此外，相較於n型及p型電晶體汲極區域係在它們周圍有或沒有n井及p井的情況下完全分離的慣用CMOS方法，本揭示案的實施例可顯著節省空間。
雖然以上所述係針對本揭示案的實施例，可設計本揭示案的其他及進一步實施例而不脫離其基本範圍。
302‧‧‧p型汲極
304‧‧‧p型電晶體
306‧‧‧n型汲極
308‧‧‧n型電晶體
310‧‧‧n型源極
312‧‧‧p型源極

Claims (20)

  1. 一種集成電路，包括：一第一電晶體，具有一第一傳導性類型，該第一電晶體包括一第一閘極、安置於該第一閘極之相反側上的一第源極區域及一第一汲極區域；及一第二電晶體，具有相反於該第一電晶體之該第一傳導性類型的一第二傳導性類型，該第二電晶體包括一第二閘極、安置於該第二閘極之相反側上的一第二源極區域及一第二汲極區域，其中該第二電晶體的該第二汲極區域係對接該第一電晶體的該第一汲極區域。
  2. 如請求項1所述之集成電路，更包括：一通用輸出接點，係與該第一電晶體的該第一汲極區域及該第二電晶體的該第二汲極區域電性通訊。
  3. 如請求項1所述之集成電路，其中該第一電晶體的該第一汲極區域及該第二電晶體的該第二汲極區域係經重度摻雜。
  4. 如請求項1所述之集成電路，其中該第一電晶體的該第一汲極區域包括一淺摻雜材料塗覆層，且該第二電晶體的該第二汲極區域包括一淺摻雜材料塗覆層，各淺塗覆層延伸該第一電晶體之該第一汲極區域及該第二電晶體之該第二汲極區域的一深度，且各淺塗覆層對於該各別第一閘極及第二閘極具有低接點電阻率。
  5. 如請求項1所述之集成電路，其中該淺摻雜材料塗覆層包括非晶區域及非非晶區域，且該非非晶區域包括一摻雜原子植入物。
  6. 如請求項5所述之集成電路，其中非非晶區域係相對地安置於該非晶區域之上。
  7. 如請求項1所述之集成電路，其中該第一電晶體的該第一源極區域係電性連接至一電源電壓接點，且該第二電晶體的該第二源極區域係電性連接至一接地接點。
  8. 一種集成電路，包括：一第一電晶體，具有一第一傳導性類型，該第一電晶體包括一第一閘極、安置於該第一閘極之相反側上的一第源極區域及一第一汲極區域；一第二電晶體，具有相反於該第一電晶體之該第一傳導性類型的一第二傳導性類型，該第二電晶體包括一第二閘極、安置於該第二閘極之相反側上的一第二源極區域及一第二汲極區域，其中該第二電晶體的該p型汲極區域係對接該第一電晶體的該n型汲極區域；及一輸出接點，係與該第一電晶體的該第一汲極區域及該第二電晶體的該第二汲極區域電性通訊，其中該第一電晶體的該第一汲極區域及該第二電晶體的該第二汲極區域各包括一重度摻雜區域。
  9. 如請求項8所述之集成電路，其中該第一電晶體的該第一源極區域係電性連接至一接地接點，且該 第二電晶體的該第二源極區域係電性連接至一電源電壓接點。
  10. 如請求項8所述之集成電路，其中該重度摻雜區域具有約1x1019/cm3以上的一摻雜物濃度。
  11. 如請求項8所述之集成電路，其中該第一電晶體的該第一汲極區域及該第二電晶體的該第二汲極區域各包括一輕度摻雜區域，該輕度摻雜區域垂直或水平地延伸出該重度摻雜區域，且該輕度摻雜區域具有小於約1x1015/cm3的一摻雜物濃度。
  12. 如請求項8所述之集成電路，其中該輸出接點係藉由一氧化層來從該第一電晶體的該第一汲極區域及該第二電晶體的該第二汲極區域分離。
  13. 一種形成一集成電路的方法，包括以下步驟：在一基板上形成一第一電晶體，該第一電晶體具有一第一傳導性類型，該第一電晶體包括一第一閘極、安置於該第一閘極之相反側上的一第源極區域及一第一汲極區域；形成一第二電晶體，該第二電晶體具有相反於該第一電晶體之該第一傳導性類型的一第二傳導性類型，該第二電晶體包括一第二閘極、安置於該第二閘極之相反側上的一第二源極區域及一第二汲極區域，其中該第二電晶體的該第二汲極區域係對接該第一電晶體的該第一汲極區域； 藉由以一角度傾斜該基板，來覆蓋該第二電晶體及將摻雜物植進該第一電晶體的該第一汲極區域；活化該第一汲極區域中的經植入摻雜物，其中該第一汲極區域係以具有該第一傳導性類型的摻雜物來重度摻雜；藉由以一角度傾斜該基板，來覆蓋該第一電晶體及將摻雜物植進該第二電晶體的該第一汲極區域；活化該第二汲極區域中的經植入摻雜物，其中該第二汲極區域係以具有該第二傳導性類型的摻雜物來重度摻雜；及在該第一電晶體的該第一汲極區域及該第二電晶體的該第二汲極區域上形成一輸出接點層，其中該輸出接點係與該第一電晶體的該第一汲極區域及該第二電晶體的該第二汲極區域電性通訊。
  14. 如請求項13所述之方法，其中該第一汲極區域及該第二汲極區域係藉由使用一雷射能量的一退火處理來活化，該雷射能量具有納秒或毫秒之數量級的一脈衝期。
  15. 如請求項13所述之方法，其中該第一汲極區域及該第二汲極區域係藉由一熱退火處理來活化。
  16. 如請求項13所述之方法，其中該第一汲極區域及該第二汲極區域各具有約1x1019/cm3以上的一摻雜物濃度。
  17. 如請求項13所述之方法，其中該等摻雜物係分別藉由相對於該等第一及第二閘極的垂直側壁以約45°的一角度傾斜該基板來植進該等第一及第二汲極區域。
  18. 如請求項13所述之方法，更包括下列步驟：將一淺摻雜材料塗覆層分別形成至該第一汲極區域及該第二汲極區域上，其中該淺塗覆層對於該各別第一閘極及第二閘極具有低接點電阻率。
  19. 如請求項18所述之方法，其中該淺摻雜材料塗覆層包括非晶區域及非非晶區域。
  20. 如請求項18所述之方法，其中該淺摻雜材料塗覆層相較於該第一電晶體或該第二電晶體的該傳導性類型而言具有相同或不同的傳導性類型。
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