TWI531059B - 半導體結構 - Google Patents

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Description

半導體結構
本發明是有關於一種半導體結構，且特別是有關於一種可應用於鍺立體半導體元件的半導體結構。
在奈米世代的半導體製程中，一方面需要縮小半導體元件尺寸且避免產生短通道效應，另一方面需要提高半導體元件的反應速度且減少消耗功率。為了符合上述種種需要，選用高載子遷移率的半導體材料來製造立體式半導體元件是一種解決方案，例如：使用鍺來製造鰭式閘極場效應電晶體。然而，若要在同一晶圓上製造具有不同載子形式的鍺立體半導體元件，一方面必須考慮如何提升電子載子與電洞載子在鍺立體半導體元件的傳導速度，另一方面必須考慮如何增加控制開啟/關閉電子載子與電洞載子在鍺立體半導體元件中傳導的能力。因此，如何解決上述種種問題，製造出符合奈米世代的半導體元件，即是發展本發明之目的。
本發明的目的就是在提供一種半導體結構包含一基底、至少一第一N型鍺結構以及至少一第一P型鍺結構。第一N型鍺結構形成於基底上。第一N型鍺結構具有兩端部以及分別接合兩端部之至少一第一中央部，其中第一中央部懸浮於基底上，第一中央部側壁表面為鍺{111}晶面，第一N型鍺結構之多數載子為電子。第一P型鍺結構形成於基底上。第一 P型鍺結構具有兩端部以及分別接合兩端部之一第二中央部，其中第二中央部側壁表面為鍺{110}晶面，第一P型鍺結構之多數載子為電洞。
本發明的另一目的就是在提供一種半導體結構包含一基底、至少一N型鍺結構以及至少一P型鍺結構。N型鍺結構具有一第一源極、一第一通道以及一第一汲極，其中第一源極接合於基底表面，第一通道接合於第一源極上方，第一通道側壁表面為鍺{111}晶面，第一汲極接合於第一通道上方。P型鍺結構具有一第二汲極、一第二通道以及一第二源極，其中第二汲極接合於第一汲極上方，第二通道接合於第二汲極上方，第二通道側壁表面為鍺{110}晶面，第二源極接合於第二通道上方。
本發明之半導體結構中因包含N型鍺結構及P型鍺結構，其中N型鍺結構中央部側表面為{111}晶面，P型鍺結構中央部之側表面為{110}晶面，因此應用本發明之半導體結構來製造鍺半導體元件能夠提升電子載子與電洞載子在鍺半導體元件的傳導速度。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
100、200、300‧‧‧基底
101、201、202‧‧‧鍺層
101a、201a、202a‧‧‧鍺{110}晶面
111、112、211、212‧‧‧第一鍺結構
1111、1113、1121、1123、2111、2113、2121、2123‧‧‧第一鍺結構兩端部
1112、1122、2112、2122‧‧‧第一鍺結構中央部
1112a、1122a‧‧‧第一鍺結構中央部側壁表面
1112b、1122b‧‧‧絕緣結構
1112c、1122c‧‧‧導電層
1112Θ、1122Θ‧‧‧第一鍺結構中央部橫截面之內角
221、222‧‧‧第二鍺結構
2211、2213、2221、2223‧‧‧第二鍺結構兩端部
d1、d2‧‧‧第一鍺結構中央部懸浮於基底表面上的距離
310‧‧‧N型鍺結構
311‧‧‧源極
312‧‧‧通道
312a‧‧‧通道側壁表面
313‧‧‧N型鍺結構汲極
320‧‧‧P型鍺結構
321‧‧‧汲極
322‧‧‧通道
322a‧‧‧通道側壁表面
323‧‧‧源極
圖1A至1C繪示為本發明之一實施例立體及剖面示意圖。
圖2繪示為本發明之一立體排列型式結構之實施例示意圖。
圖3繪示為本發明另一立體排列型式結構之實施例示意圖。
請參見圖1A，首先，提供基底100。在本發明中，基底100可為本體矽基底(bulk Si)、SOI(silicon on insulator)或表面具有絕緣層的基底，基底的摻雜形式可為P型摻質、N型摻質或為無摻雜之本質半導體， 本發明不做任何限定。在本實施例中，基底100表面為矽{100}晶面，於基底100的{100}晶面上磊晶生長鍺層101，形成鍺層101表面同樣為{100}晶面(圖中x-y平面)。接著，選擇鍺{110}晶面的平面(垂直或平行於切面101a面向，即圖中的y-z或x-z平面)，以非等向性蝕刻製程在鍺層101中形成至少一第一鍺結構。於本實施例中，圖1A-1C繪示出第一鍺結構111及112。
因為矽與鍺兩種材料的晶格尺寸不同而在基底與鍺層界面之間形成缺陷區域(圖未示)，利用上述缺陷區域中鍺結晶強度較弱易於被蝕刻去除之材料特性，在形成第一鍺結構111及112，使該等第一鍺結構兩端部1111、1113及1121、1123分別接合於基底100時，可於同一第一鍺結構中(例如是第一鍺結構111或112)，同時形成一個或多個第一鍺結構中央部1112、1122分別接合於第一鍺結構兩端部1111、1113或1121、1123。
在本實施例中，在進行非等向性蝕刻製程時，利用如：調整上述非等向性蝕刻製程之參數、形成不同尺寸的遮罩或於蝕刻過程中選擇性形成中央部側壁保護層等方法，即可控制非等向性蝕刻製程的垂直方向蝕刻速率與水平方向蝕刻速率，而使得第一鍺結構中央部1112懸浮於基底表面上的距離d1；第一鍺結構中央部1122懸浮於基底表面上的距離d2，其中距離d1與距離d2可為相同或不同。並且，還可進一步使第一鍺結構中央部1112及1122分別形成不同的截面形狀。
圖1B為圖1A中鍺結構中央部AA’段剖面俯視立體示意圖。
請參見圖1B，第一鍺結構中央部1112、1122之截面懸浮於基底100上方，而分別形成倒三角形、矩形。第一鍺結構中央部1112之截面形成倒三角形，而使第一鍺結構中央部側壁表面1112a為{111}晶面。第一鍺結構中央部1122截面形成矩形，而使第一鍺結構中央部側壁表面1122a為{110}晶面。接著，形成絕緣結構1112b、1122b分別包覆第一鍺結構中央部1112、1122，其中形成絕緣結構的方法可選用熱氧化法於鍺結構表面先形成氧化層，再以原子層沉積法沉積絕緣材料包覆鍺結構表面的氧化層來 組合成為絕緣結構。之後，導電層1112c、1122c分別包覆絕緣結構1112b、1122b。第一鍺結構中央部1112、1122可做為鍺立體半導體元件的通道。絕緣結構1112b、1122b組合導電層1112c、1122c可做為鍺立體半導體元件的閘極結構。
在形成鍺立體半導體元件的通道及閘極結構之後，分別對第一鍺結構111兩端(圖1A所示1111及1113)進行N型摻質的離子佈植製程或使用內摻雜化學氣相沉積或磊晶，使第一鍺結構111形成多數載子為電子的N型鍺結構。對第一鍺結構112兩端(圖1A所示1121及1123)進行P型摻質的離子佈植製程或使用內摻雜化學氣相沉積或磊晶，使第一鍺結構112形成多數載子為電洞的P型鍺結構。然後，組合N型鍺結構及P型鍺結構可進一步製造出互補式鍺金氧半場效應電晶體(Complementary Ge MOSFET)的主動區。
值得一提的是，以互補式鍺立體金氧半場效應電晶體為例，利用立體鍺通道的側表面來導通載子電流，其中電子載子在{111}晶面之鍺通道的遷移率最高；電洞載子在{110}晶面之鍺通道的遷移率最佳。在本實施例中，做為N型全包覆式閘極鍺場效應電晶體通道的第一鍺結構中央部側壁表面1112a為{111}晶面；做為P型全包覆式閘極鍺場效應電晶體通道的第一鍺結構中央部側壁表面1122a為{110}晶面。因此，組合第一鍺結構111、112所形成的閘極全包覆鍺互補式金氧半場效應電晶體(Gate-All-Around Ge CMOS)具有較佳的控制開啟/關閉載子傳導能力，相較於鰭式閘極鍺金氧半場效應電晶體(Fin-Gate Ge MOSFET)，除了可獲得更好的次臨界電性表現減少元件的電能消耗，更能進一步縮減半導體元件尺寸達到奈米世代半導體元件的設計需求。
於此特別說明的是，在密勒指數(Miller Index)中所定義之{hkl}晶面是表示包含所有與向量(±h,±k,±l)垂直的平面集合，例如：{111}晶面係指所有與向量(±1,±1,±1)垂直的平面集合；{110}晶面係指所有與向量 (±1,±1,0)垂直的平面集合。於製造半導體元件時，實際應用本發明之技術方案所形成{111}晶面以及{110}晶面之±10度範圍內之平面組合皆屬本發明所指之{111}晶面以及{110}晶面。
圖1C繪示圖1B中鍺結構中央部BB’段剖面側視平面示意圖。
請參見圖1C，在半導體元件主動區之結構中，載子容易集中在具有尖角(sharp corner)形狀的區域，此種載子集中現象會導致產生漏電流(leakage current)進而降低臨限電壓(threshold voltage)。因此，為了避免此一現象，於形成具有倒三角形截面之第一鍺結構中央部1112以及具有矩形截面之第一鍺結構中央部1122後，可選擇性地對第一鍺結構中央部1112、1122進行一鈍化製程(passivation process)，例如是以具有氧化力的化學溶液，如：稀硫酸溶液，來修飾第一鍺結構中央部1112、1122之倒三角形截面、矩形截面之尖角形狀，使第一鍺結構中央部1112、1122之倒三角形、矩形之截面中至少一內角呈弧形角，用以避免發生載子集中於尖角的現象。
圖2繪示為本發明之一立體排列型式結構之實施例示意圖。請參見圖2，提供基底200，基底200可為本體矽基底(bulk si)、SOI(silicon on insulator)或表面具有絕緣層的基底，基底的摻雜形式可為P型摻質、N型摻質或為無摻雜之本質半導體。基底200表面為{100}晶面。如同圖1A所揭露的方法，於基底200的{100}晶面上磊晶生長鍺層201，形成鍺層201表面同樣為{100}晶面(圖中x-y平面)。選擇鍺{110}晶面的平面(垂直或平行於切面201a面向，即圖中的y-z或x-z平面)，先以非等向性蝕刻製程在鍺層201中形成複數個第一鍺結構(圖2中僅繪示第一鍺結構211、212)，其中第一鍺結構211、212之兩端部2111、2121及2113、2123分別接合於基底200表面，第一鍺結構中央部2112、2122懸浮於基底表面上的距離為d1。第一鍺結構之中央部之一橫截面(即位於圖2中之y-z平面上之截面)垂直於第一中央部連接第一鍺結構兩端之一軸向(即位於圖2中之x軸向)，該橫截 面懸浮於基底200上方，該橫截面平行於基底表面之寬度可大致相同(例如是正方形或矩形等)，或由上至下逐漸減縮(例如是梯形或倒三角形等)。
然後，在相對應於該等第一鍺結構211、212的上方形成第二鍺結構221、222。形成該等第二鍺結構221、222的方法例如是：於另一基底的鍺層202上形成第二鍺結構221、222，再以聰明切(smart cut)的方法將形成有該等第二鍺結構221、222的鍺層202切下，再校準對位黏合於矽基底200上。又，可以是利用多次薄膜長晶技術，於該等第一鍺結構211、212上方形成包含鍺層、隔離層以及用以傳導載子電流的導孔等結構之後，再蝕刻鍺層202形成該等第二鍺結構221、222。
該等第二鍺結構兩端部2211、2213及2221、2223分別接合於第一鍺結構之兩端部2111、2113及2121、2123上方。在本實施例中，以鍺層201中之該等第一鍺結構211、212來製造場效應電晶體，可以是N型組合P型、均為N型或均為P型。於完成以該等第一鍺結構來製造場效應電晶體後，以鍺層202之該等第二鍺結構221、222來製造場效應電晶體，可以是N型組合P型、均為P型或均為N型。
組合第一鍺結構及第二鍺結構進而可製造出立體排列型式的全包覆式閘極鍺CMOS結構。鍺CMOS結構之立體排列型式可以是：第一鍺結構及第二鍺結構分別均形成為N型組合P型；第一鍺結構均形成N型而第二鍺結構均形成P型；或第一鍺結構均形成P形而第二鍺結構均形成N型，本發明對此不做限制。立體排列型式之結構更能增加半導體元件的積體密度。
除了圖2中所例示的立體排列型式結構，本發明更提供另一種立體排列型式的N型鍺結構以及P型鍺結構。圖3繪示為本發明另一立體排列型式結構之實施例示意圖。
請參見圖3，提供基底300，基底300可為矽基底或鍺基底，本發明對基底300的摻雜型式不做任何限定。首先，在基底300上形成N 型鍺結構310，其中形成N型鍺結構的方法包含：利用多次薄膜長晶技術，在矽基底上或鍺基底上多次磊晶生長鍺層，依序蝕刻各鍺層形成N型鍺結構。N型鍺結構310具有源極311、通道312以及汲極213，其中源極311接合於基底300表面，通道312接合於源極311上方，通道側壁表面312a為鍺{111}晶面，在由基底依序向上形成N型鍺結構的源極、通道及汲極時，可交替形成隔離層、閘極介電層、閘極以及用以導通載子電流的導孔等結構來完成N型鍺半導體元件。
接著，於N型鍺結構上方多次磊晶生長鍺層，依序蝕刻各鍺層形成P型鍺結構320。P型鍺結構320具有汲極321、通道322以及源極323，其中汲極321接合於N型鍺結構之汲極313上，通道322接合於汲極321上方，通道側壁表面322a為鍺{110}晶面，源極323接合於通道322上，並且，在形成P型鍺結構的汲極、通道及源極時，同樣可交替形成隔離層、閘極介電層、閘極以及用以導通載子電流的導孔等結構來完成P型鍺半導體元件。本實施例中所例示P型鍺結構堆疊於N型鍺結構上方之立體排列型式，應用於製造全包覆式閘極鍺CMOS結構，同樣可達到提高半導體元件電性表現以及增加半導體元件的積體密度的功效。
綜上所述，在本發明所提供之半導體結構中，其包含N型鍺結構及P型鍺結構，因N型鍺結構中央部側表面之晶面方向為{111}，P型鍺結構中央部之側表面之晶面方向為{110}，故能提升電子載子與電洞載子在鍺立體半導體元件的傳導速度，並且利用本發明之技術方案，可製造出全包覆式閘極鍺半導體元件更能增加控制電子載子與電洞載子在鍺立體半導體元件中傳導速度的能力，達到奈米世代半導體元件的設計需求。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧基底
1112、1122‧‧‧第一鍺結構中央部
1112a、1122a‧‧‧第一鍺結構中央部側壁表面
1112b、1122b‧‧‧絕緣結構
1112c、1122c‧‧‧導電層
d1、d2‧‧‧第一鍺結構中央部懸浮於基底表面上的距離

Claims (12)

  1. 一種半導體結構，包含：一基底；至少一第一N型鍺結構，形成於該基底上，該第一N型鍺結構具有兩端部以及分別接合兩端部之至少一第一中央部，其中該第一中央部懸浮於該基底上，該第一中央部側壁表面為鍺{111}晶面；以及至少一第一P型鍺結構，形成於該基底上，該第一P型鍺結構具有具有兩端部以及分別接合兩端部之至少一第二中央部，其中該第二中央部之一側壁表面為鍺{110}晶面。
  2. 如申請專利範圍第1項所述之半導體結構，其中{111}晶面係指所有與(±1,±1,±1)正負10度內之向量相垂直之平面集合，{110}晶面係指所有與(±1,±1,0)正負10度內之向量相垂直的平面集合。
  3. 如申請專利範圍第1項所述之半導體結構，其中該第一中央部之一橫截面垂直於該第一中央部接合該第一N型鍺結構兩端部之一軸向，該橫截面平行於該基底表面之寬度由上至下逐漸減縮。
  4. 如申請專利範圍第3項所述之半導體結構，其中該橫截面包含有至少一弧形內角。
  5. 如申請專利範圍第1項所述之半導體結構，其中該基底表面為矽{100}晶面，該第二中央部懸浮於該基底上。
  6. 如申請專利範圍第1項所述之半導體結構，其中該第二中央部之一橫截 面垂直於該第二中央部接合該第一P型鍺結構兩端之一軸向，該橫截面之內角範圍介於80度至100度。
  7. 如申請專利範圍第1項所述之半導體結構，其中該第一N型鍺結構兩端部以及該第一P型鍺結構兩端部分別接合於該基底表面。
  8. 如申請專利範圍第1項所述之半導體結構，其中該第一N型鍺結構兩端部接合於該基底表面上，該第一P型鍺結構兩端部接合於該第一N型鍺結構兩端上方。
  9. 如申請專利範圍第1項所述之半導體結構，其中該第一P型鍺結構兩端部接合於該基底表面上，該第一N型鍺結構兩端部接合於該第一P型鍺結構兩端上方。
  10. 如申請專利範圍第1項所述之半導體結構，其更包含：至少一第二N型鍺結構，配置於該第一N型鍺結構上；以及至少一第二P型鍺結構，配置於該第一P型鍺結構上。
  11. 如申請專利範圍第1項所述之半導體結構，其更包含一絕緣結構，包覆於該第一中央部及該第二中央部；以及一導電層，包覆於該絕緣結構，該絕緣結構與該導電層構成一閘極結構。
  12. 一種半導體結構，包含：一基底；至少一N型鍺結構，具有一第一源極、一第一通道以及一第一汲極， 其中該第一源極接合於該基底表面，該第一通道接合於該第一源極上方，該第一通道側壁表面為鍺{111}晶面，該第一汲極接合於該第一通道上方；以及至少一P型鍺結構，具有一第二汲極、一第二通道以及一第二源極，其中該第二汲極接合於該第一汲極上方，該第二通道接合於該第二汲極上方，該第二通道側壁表面為鍺{110}晶面，該第二源極接合於該第二通道上方。
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