TW201611007A - 半導體記憶裝置 - Google Patents

Abstract

本發明之實施形態提供一種高品質半導體記憶裝置。 實施形態之半導體記憶裝置包括：非揮發性記憶胞電晶體MT，相對於半導體基板沿垂直方向延伸且具備複數個記憶胞電晶體MT之複數個串單元SU，具備複數個串單元SU之複數個區塊BLK，具備複數個區塊之記憶胞陣列130，於同一區塊BLK內連接於複數個記憶胞電晶體MT之閘極電極之複數條字元線WL，對記憶胞電晶體MT進行資料之編程之控制電路122，以及設置於控制電路122內且儲存連接於記憶胞電晶體MT之每條字元線之編程條件資料之暫存器122c。

Description

半導體記憶裝置

[相關申請]

本申請享有以日本專利申請2014-187040號(申請日：2014年9月12日)作為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之所有內容。

本實施形態係有關於一種半導體記憶裝置。

近年來，作為用於提高NAND(反及)型快閃記憶體之位元密度之方法，提出有將記憶胞電晶體積層於半導體基板之上方之3維積層型NAND快閃記憶體，所謂BiCS(Bit-Cost Scalable，位元可變成本)快閃記憶體之記憶體。

本發明之實施形態提供一種高品質半導體記憶裝置。

實施形態之半導體記憶裝置包括：具備複數個記憶胞電晶體之記憶胞陣列，連接於複數個上述記憶胞電晶體之閘極電極之複數條字元線，對上述記憶胞電晶體進行資料之寫入之控制電路，以及儲存連接於上述記憶胞電晶體之每條字元線之編程條件資料之暫存器，上述控制電路於在接收第1指令前接收第2指令之情形時，使用儲存於上述暫存器之上述編程條件資料，決定編程電壓，基於上述第1指令，對特定上述字元線施加編程電壓。

100‧‧‧記憶體系統

110‧‧‧記憶體控制器

111‧‧‧主機介面

112‧‧‧RAM

113‧‧‧ECC電路

114‧‧‧CPU

115‧‧‧ROM

116‧‧‧快閃記憶體介面

120‧‧‧NAND快閃記憶體

121‧‧‧輸入輸出緩衝器

122‧‧‧控制電路

122a、122b、122c‧‧‧暫存器

123‧‧‧行解碼器

124‧‧‧失效位元計數器電路

125‧‧‧資料鎖存電路

125a‧‧‧第1快取

125b‧‧‧第2快取

125c‧‧‧第3快取

126‧‧‧感測放大器

127‧‧‧列位址緩衝器

128‧‧‧列解碼器

130‧‧‧記憶胞陣列

131‧‧‧NAND串

132‧‧‧下位頁面

132a‧‧‧正常資料區域

132b‧‧‧冗餘資料區域

133‧‧‧上位頁面

133a‧‧‧正常資料區域

133b‧‧‧冗餘資料區域

200‧‧‧主機設備

300‧‧‧記憶體系統

320‧‧‧NAND快閃記憶體

323‧‧‧行解碼器

324‧‧‧失效位元計數器電路

325‧‧‧資料鎖存電路

326‧‧‧感測放大器

330‧‧‧記憶胞陣列

圖1係表示第1實施形態之記憶體系統之方塊圖。

圖2係表示第1實施形態之記憶胞陣列之方塊圖。

圖3係表示第1實施形態之區塊BLK0之電路圖之一部分。

圖4係表示第1實施形態之NAND串之剖面圖。

圖5(a)係表示第1實施形態之記憶胞電晶體MT之臨限值分佈之初始狀態。圖5(b)係表示下位位元寫入完成後之第1實施形態之記憶胞電晶體MT之臨限值分佈。圖5(c)係表示第1編程之上位位元寫入、或者第2編程完成後之第1實施形態之記憶胞電晶體MT之臨限值分佈。

圖6係表示第1實施形態之頁面之一例之圖。

圖7係表示第1實施形態之半導體記憶裝置之編程動作之流程圖。

圖8係表示第1實施形態之指令順序之一例之圖。

圖9係表示第1實施形態之指令順序之一例之圖。

圖10係表示第1實施形態之半導體記憶裝置之編程動作之流程圖。

圖11係表示第1實施形態之擷取動作時之圖。

圖12係表示第1實施形態之半導體記憶裝置之編程動作之流程圖。

圖13係表示第1實施形態之上位頁面編程動作時之圖。

圖14(a)~(d)係表示決定第1實施形態之上位頁面編程用之初始編程電壓之方法之圖。

圖15(a)~(d)係表示決定第1實施形態之上位頁面編程用之初始編程電壓之方法之圖。

圖16係表示第1實施形態之半導體記憶裝置之編程動作之流程圖。

圖17係表示第1實施形態之下位頁面編程動作時之圖。

圖18(a)~(d)係表示決定第1實施形態之下位頁面編程用之初始編程電壓之方法之圖。

圖19(a)~(d)係表示決定第1實施形態之下位頁面編程用之初始編程電壓之方法之圖。

圖20係表示第1實施形態之半導體記憶裝置之編程動作之流程圖。

圖21係表示第1實施形態之具體例之串單元之概略圖。

圖22(a)、(b)係表示第1實施形態之具體例1及具體例2之編程動作所需之時間之圖。

圖23係表示第2實施形態之半導體記憶裝置之編程動作之流程圖。

圖24係表示第2實施形態之指令順序之一例之圖。

圖25係表示第2實施形態之指令順序之一例之圖。

圖26係表示第2實施形態之半導體記憶裝置之編程動作之流程圖。

圖27係表示第2實施形態之擷取動作時之圖。

圖28係表示第2實施形態之半導體記憶裝置之編程動作之流程圖。

圖29係表示第2實施形態之半導體記憶裝置之編程動作之流程圖。

圖30係表示第3實施形態之記憶體系統之方塊圖。

圖31係表示第3實施形態之指令順序之一例之圖。

圖32係表示第4實施形態之記憶體系統之方塊圖。

圖33係表示第4實施形態之編程動作之概要之圖。

圖34係表示第4實施形態之半導體記憶裝置之編程動作之流程圖。

圖35係表示第4實施形態之半導體記憶裝置之編程動作之流程圖。

圖36係表示第4實施形態之半導體記憶裝置之編程動作之流程圖。

圖37係表示第4實施形態之半導體記憶裝置之編程動作之流程圖。

圖38係表示第4實施形態之指令順序之一例的圖。

以下參照圖式對實施形態進行說明。另外，以下說明中，對具有大致相同之功能及構成之構成要素附上相同符號，僅於需要時進行重複說明。又，以下所示之各實施形態係例示用以將本實施形態之技術思想具體化之裝置或方法者，實施形態之技術思想並未將構成零件之材質、形狀、構造、配置等特定為下述內容。實施形態之技術思想可於專利申請範圍內添加各種變更。

又，以下，作為NAND快閃記憶體之一例，列舉3維積層型NAND快閃記憶體說明各實施形態。

(第1實施形態)

<記憶體系統>

使用圖1對第1實施形態之記憶體系統進行說明。

第1實施形態之記憶體系統100具有記憶體控制器(memory controller)110、及NAND快閃記憶體(非揮發性半導體記憶裝置)120。另外，記憶體系統100亦可包含主機設備200。

<記憶體控制器>

記憶體控制器110包含主機介面(Host interface)111、RAM(Random Access Memory，隨機存取記憶體)112、ECC(Error Correcting Code，錯誤校正碼)電路113、CPU(Central Processing unit，中央處理單元)114、ROM(Read Only Memory，唯讀記憶體)115、及快閃記憶體介面(Flash memory interface)116。

記憶體控制器110將NAND快閃記憶體120之動作所需之指令等輸出至NAND快閃記憶體120。記憶體控制器110藉由將該指令輸出至NAND快閃記憶體120而進行自NAND快閃記憶體120之資料讀出(讀取)、向NAND快閃記憶體120之資料之寫入(寫入動作包含複數個循環、1個循環包含編程動作與編程驗證動作)、或者NAND快閃記憶體120之資料之刪除等。

主機介面111經由資料匯流排而與個人電腦等主機設備(簡稱作主機等)200連接。經由該主機介面111，於主機設備200與記憶體系統100之間進行資料之收發等。

RAM112例如為揮發性記憶體，儲存用於例如CPU114進行動作之動作程式等。

ECC電路113於自主機設備200接收到資料之情形時，對接收資料附加錯誤校正碼。而且，ECC電路113將附加了錯誤校正碼之資料供給至例如快閃記憶體介面116。又，ECC電路113經由快閃記憶體介面116接收自NAND快閃記憶體120供給之資料。而且，ECC電路113使用錯誤校正碼對來自NAND快閃記憶體120之接收資料進行錯誤校正。而且，ECC電路113對主機介面111供給進行了錯誤校正之資料。

CPU114進行記憶體系統100整體之動作。CPU114基於儲存於RAM112及ROM115之資料控制NAND快閃記憶體120。另外，如上述般，於主機設備200包含於記憶體系統100之情形時，CPU114亦進行記憶體系統100整體之動作。

ROM115為非揮發性記憶體，儲存用於例如CPU114動作之動作程式等。

快閃記憶體介面116上經由資料匯流排而連接有NAND快閃記憶 體120。

<NAND快閃記憶體>

NAND快閃記憶體120包括輸入輸出緩衝器(Input/Output buffer)121、控制電路(Control Circuit)122、行位址緩衝器/行解碼器(Column address buffer/Column decoder)123、失效位元計數器電路(Fail bit counter circuit)124、資料鎖存電路(Data Latch Circuit)125、感測放大器(Sense Amplifier)126、列位址緩衝器(Row Address Buffer)127、列解碼器(Row Decoder)128及記憶胞陣列(Memory Cell Array)130。

記憶胞陣列130為複數個非揮發性記憶胞電晶體相對於半導體基板在垂直方向上積層而成之3維非揮發性半導體記憶裝置。關於記憶胞陣列130之詳細構成將於以後進行敍述。

感測放大器126於資料之讀出動作時，於SEN節點(未圖示)處感測自記憶胞電晶體讀出至位元線之資料。而且，感測放大器126於資料之寫入動作時，於感測放大器之SEN節點設定與編程資料相應之編程電壓。對記憶胞陣列130之資料之讀出及寫入係以複數個記憶胞電晶體單位(後述之頁面單位)進行。感測放大器126接收自行位址緩衝器/行解碼器123輸入之位元線選擇信號，並經由位元線選擇電晶體(未圖示)選擇並驅動位元線BL中之任一者。

另外，寫入動作包括：將電荷注入至記憶胞電晶體MT之電荷蓄積層而使臨限值上升之編程電壓施加動作(亦稱作編程動作等)，及確認作為該編程電壓施加動作之結果之臨限值分佈之變化之編程驗證動作。

資料鎖存電路125包括分別包含SRAM等之第1快取(cache)125a、第2快取125b及第3快取125c。第1快取125a、第2快取125b及第3快取125c分別儲存自記憶體控制器110供給之資料或由感測放大器126偵測 之驗證結果等。又，第1快取125a、第2快取125b及第3快取125c分別保持1頁面量之資料。關於頁面之定義將於以後進行敍述。

失效位元計數器電路124根據儲存於資料鎖存電路125之驗證之結果而對編程未完成之位元數進行計數。

行位址緩衝器/行解碼器123暫時地儲存自記憶體控制器110經由輸入輸出緩衝器121而輸入之行位址信號。而且，將依據行位址信號選擇位元線BL中之任一者之選擇信號輸出至感測放大器126。

列解碼器128對經由列位址緩衝器127輸入之列位址信號進行解碼，選擇並驅動記憶胞陣列之字元線WL及選擇閘極線SGD、SGS。又，該列解碼器128具有選擇記憶胞陣列130之區塊之部分與選擇頁面之部分。

再者，第1實施形態之NAND快閃記憶體120具有未圖示之外部輸入輸出端子I/O，經由該外部輸入輸出端子I/O進行輸入輸出緩衝器121與記憶體控制器110之資料之授受。經由外部輸入輸出端子I/O而輸入之位址信號經由列位址緩衝器127輸出至列解碼器128及行位址緩衝器/行解碼器123。

控制電路122基於經由記憶體控制器110而供給之各種外部控制信號(晶片賦能信號CEn、寫入賦能信號WEn、讀出賦能信號REn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE等)與指令CMD，控制資料之編程及刪除之順序及讀取動作。

又，控制電路122具備暫存器122a、122b及122c，儲存後述之編程條件資料、及與由失效位元計數器電路124計數之值相關之值等控制電路122進行運算所需的值。

暫存器122a儲存後述之規定值NCHK_PV等，暫存器122b儲存規定值NML2V_PV等。又，暫存器122c儲存自後述之樣品串、或者下位頁面讀取之資訊(例如8位元資訊)等。

而且，控制電路122基於儲存於暫存器122c之編程條件資料，決定編程動作時使用之初始編程電壓。

又，控制電路122將編程未完成之位元數與所設定之容許失效位元數進行比較，判斷編程動作通過(pass)還是失效(fail)。又，控制電路122於內部具備對編程脈衝施加次數進行計數之循環計數器。

<記憶胞陣列>

其次，使用圖2~圖4對第1實施形態之記憶胞陣列130之構成之詳情進行說明。

如圖2所示，記憶胞陣列130具備複數個非揮發性記憶胞電晶體，分別與字元線及位元線相關聯。又，記憶胞陣列130具備複數個非揮發性記憶胞電晶體之集合即複數個(圖2中圖示3個)區塊BLK(BLK0，BLK1，BLK2，...)。

區塊BLK之各者具備串聯連接有記憶胞電晶體之NAND串131。又，記憶胞陣列130具備NAND串131之集合即複數個串單元SU(SU0，SU1，SU2，...)。當然，記憶胞陣列130內之區塊數或1區塊BLK內之串單元數為任意。

於區塊BLK0中，圖3所示之行之構成於紙面垂直方向上設置複數個。第1實施形態中，區塊BLK0包含例如4個串單元SU(SU0~SU3)。又，各個串單元SU於圖3之紙面垂直方向上包含複數個NAND串131。其他區塊BLK亦具有與區塊BLK0相同之構成。

NAND串131之各者包含例如48個之記憶胞電晶體MT(MT0~MT47)、及選擇電晶體ST1、ST2。記憶胞電晶體MT具備包含控制閘極及電荷蓄積層之積層閘極，將資料非揮發性地加以保持。再者，記憶胞電晶體MT之個數並不限定於48個，可為8個、16個、32個、64個、128個等，其數量未作限定。又，於未將記憶胞電晶體MT0~MT47加以區分之情形時，簡稱作記憶胞電晶體MT。

複數個記憶胞電晶體MT以串聯連接之方式配置於選擇電晶體ST1、ST2間。

串單元SU0~SU3之各自之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0~SGD3，選擇電晶體ST2之閘極分別連接於選擇閘極線SGS0~SGS3。與此相對，位於同一區塊BLK0內之記憶胞電晶體MT0~MT47之控制閘極分別共同地連接於字元線WL0~WL47。另外，於未對字元線WL0~WL47加以區分之情形時，簡稱作字元線WL。

即，字元線WL0~WL47共同地連接於同一區塊BLK0內之複數個串單元SU0~SU3間，與此相對，選擇閘極線SGD、SGS即便位於同一區塊BLK0內亦針對每個串單元SU0~SU3而獨立。

又，於記憶胞陣列130內矩陣狀地配置之NAND串131中的位於同一列之NAND串131之選擇電晶體ST1之另一端共同地連接於任一位元線BL(BL0~BL(L-1)，(L-1)為1以上之自然數)。即，位元線BL於複數個區塊BLK間將NAND串131共同地連接。又，選擇電晶體ST2之電流路徑之另一端共同地連接於源極線SL。源極線SL例如於複數個區塊間將NAND串131共同地連接。

如上述般，位於同一區塊BLK內之記憶胞電晶體MT之資料被一次性地刪除。與此相對，資料之讀取及編程係針對任一區塊BLK之任一串單元SU中的共同地連接於任一字元線WL之複數個記憶胞電晶體MT而一次性進行。如此，將一次性寫入之單位稱作「頁面」。

繼而，使用圖4，對記憶胞陣列130之剖面構造之一例進行簡單說明。圖4所示之構造係於記載圖4之紙面之深度方向(D2方向)上排列複數個，且該些共有字元線WL、選擇閘極線SGD及SGS，從而形成有1個串單元SU。

於未圖示之半導體基板上方形成有源極線SL10。而且，如圖4所 示，於源極線SL10之上方，形成有作為選擇閘極線SGS發揮功能之導電膜21a。又，於導電膜(例如多晶矽膜)21a上，形成有作為字元線WL發揮功能之複數個導電膜(例如多晶矽膜)25。進而，於導電膜25上方形成有作為選擇閘極線SGD發揮功能之導電膜(例如多晶矽膜)21b。而且，以將各導電膜21a、21b及25分別於D3方向上電性分離之方式，將電極間絕緣膜形成於各導電膜21a、21b及25間。更具體而言，導電膜25與電極間絕緣膜於D3方向上交替地積層。

而且，於上述導電膜21a、21b、25及電極間絕緣膜上，形成有沿相對於半導體基板表面垂直之方向(D3方向：與D2方向正交之方向)延伸之記憶體電洞。本說明書中，將與D1方向(與D2方向、及D3方向正交之方向)及D2方向平行之平面之記憶體電洞之直徑稱作MH徑。第1實施形態中，於導電膜21a、21b、25及電極間絕緣膜等多層膜上形成記憶體電洞。該情形時，多層膜之上層區域比下層區域更多地被蝕刻。因此，上層區域之記憶體電洞之MH徑大於下層區域之記憶體電洞之MH徑。記憶體電洞之蝕刻距離(D3方向)越長，該MH徑之差越顯著。

於形成於成為該選擇電晶體ST2之區域之記憶體電洞之內壁，依次形成有閘極絕緣膜22a、及半導體層20a，從而形成柱狀構造。

於形成於成為記憶胞電晶體之區域之記憶體電洞之內壁，依次形成有區塊絕緣膜24、電荷蓄積層(絕緣膜)23及閘極絕緣膜22b、半導體層20b，從而形成柱狀構造。

於形成於成為選擇電晶體ST1之區域之記憶體電洞之內壁，依次形成有閘極絕緣膜22c、及半導體層20c，從而形成柱狀構造。

半導體層20b係於記憶胞電晶體MT之動作時形成通道之區域。進而，於半導體層20c上形成有位元線層30。

關於記憶胞陣列130之構成，例如記載於題為“三維積層非揮發性 半導體記憶體”之2009年3月19日申請之美國專利申請案12/407,403號中。又，記載於題為“三維積層非揮發性半導體記憶體”之2009年3月18日申請之美國專利申請案12/406,524號、題為“非揮發性半導體記憶裝置及其製造方法”之2010年3月25日申請之美國專利申請案12/679,991號、以及題為“半導體記憶體及其製造方法”之2009年3月23日申請之美國專利申請案12/532,030號中。該些專利申請案之整體藉由參照而引用於本申請案說明書中。

<記憶胞電晶體之臨限值分佈>

其次，使用圖5(a)、圖5(b)及圖5(c)，對本實施形態之記憶胞電晶體MT之可採取之臨限值分佈進行說明。

圖5(a)、圖5(b)及圖5(c)所示記憶胞電晶體MT可根據其臨限值而保持例如2位元之資料。該2位元資料依據臨限值由低到高之順序，例如為“E”位準(level)、“A”位準、“B”位準、及“C”位準。又，各位準具有上位位元及下位位元之2位元之位址。例如“E”位準被賦予編號“11”，“A”位準被賦予編號“01”，“B”位準被賦予編號“00”，“C”位準被賦予編號“10”。“11”、“01”、“00”及“10”係左側之數字分配於上位位元，右側之數字分配於下位位元。此處，將下位位元之資料之寫入單位稱作「下位頁面」。又，將上位位元之資料之寫入單位稱作「上位頁面」。

“E”位準為資料被刪除之狀態下之臨限值，例如具有負值(亦可具有正值)，比刪除驗證電壓EV低。“A”~“C”位準為對電荷蓄積層內注入電荷之狀態之臨限值，“A”位準具有高於讀取位準“AR”且低於讀取位準“BR”之臨限值。“B”位準具有高於讀取位準“BR”且低於讀取位準“CR”之臨限值。“C”位準具有高於讀取位準“CR”之臨限值。

如此，各個記憶胞電晶體MT藉由採取4個臨限值位準而可記憶2位元之資料(4-level data)。

若進行下位頁面編程(lower page program)，則圖5(a)所示之刪除狀態(“E”位準)之臨限值分佈變化為圖5(b)所示之2值(Lower-level(較低位準)與Middle-level(中間位準))之臨限值分佈。藉由將電壓“MR”供給至選擇字元線而進行讀取動作，可判別記憶胞電晶體MT之臨限值電壓比電壓“MR”高還是低。其結果，可讀出2值(Lower-level與Middle-level)之資料。

若於下位頁面編程之後進行上位頁面編程(upper page program)，則圖5(b)所示之2值之臨限值分佈如圖5(c)所示，變為4值之臨限值分佈。如以上般，將藉由於進行下位頁面編程後進行上位頁面編程，而進行4值之資料之編程動作的方法稱作第1編程動作。

又，亦可藉由對於記憶胞電晶體MT將下位頁面之資料與上位頁面之資料一併編程，而將圖5(a)所示之1值之臨限值分佈變為如圖5(c)所示之4值之臨限值分佈。如此，將不分開進行下位頁面編程與上位頁面編程而自刪除狀態開始直接進行2位元(4值)以上之複數位元之編程之方法稱作第2編程動作。

第1實施形態中，說明於記憶胞電晶體MT保持4值之情形時，應用第1編程作為對記憶胞電晶體MT之編程動作之記憶體系統100。

另外，圖5(b)及圖5(c)中，電壓MR及後述之編程驗證電壓VCHK表示為相同之電壓，但電壓MR及電壓VCHK並非必須相同，各自之大小關係亦可適當變更。

<頁面>

其次，對頁面進行說明。第1實施形態之記憶胞電晶體MT保持4值。因此，如圖6所示，於第1實施形態之頁面存在下位頁面與上位頁面。

如圖6所示，下位頁面(lower page)132具有正常資料區域(normal data area)132a、及冗餘資料區域(redundancy area)132b。

上位頁面(upper page)133具有正常資料區域133a、及冗餘資料區域133b。

正常資料區域(normal data area)132a、及133a中儲存例如自主機200供給之資料。冗餘資料區域(redundancy area)132b、133b中儲存例如編程條件資料等。另外，關於編程條件資料，將於以後進行說明。

<第1實施形態之資料之寫入動作之概要>

且說，記憶胞陣列130具有3維積層型之構造，記憶胞電晶體MT之編程特性(條件)中存在由字元線WL之膜厚等之加工形狀引起之編程特性之差異、及由MH徑引起之編程特性之差異。

然而，認為若為同一區塊內之同一字元線，則串單元SU間之差異並不會很大。

因此，例如，將區塊內之1個串單元作為用以獲取(擷取)“記憶胞電晶體MT之編程特性之樣品串單元”。而且，將自樣品串單元獲取之編程特性應用於同一區塊內之樣品串單元以外之串單元。藉此，可提高樣品串單元以外之單元之編程速度。

樣品串單元之各自之字元線WL較理想為於各區塊中首先得到編程。

本實施形態中，串單元SU0之頁面位址係與串單元SU0以外之串單元之頁面位址相比而較小。因此，控制電路122相較串單元SU0以外之串單元之字元線WL而先對串單元SU0之記憶胞電晶體MT進行編程。而且，控制電路122於未特別指定之情形時，將串單元SU0作為樣品串單元進行處理。

控制電路122對樣品串單元進行特定編程動作，記憶胞電晶體MT不會被重複編程，並導出最大之初始編程電壓VPGM。將此種動作稱作擷取動作。第1編程動作中，該擷取動作係於進行樣品串單元之特定字元線WL之下位頁面編程時同時進行。又，第2編程動作中，該擷 取動作係於進行對樣品串單元之特定字元線WL之編程時進行。以後將對詳細之擷取動作進行敍述。

而且，控制電路122基於擷取動作之結果，不僅決定與樣品串單元之特定字元線WL為同一字元線之上位頁面之初始編程電壓，亦決定同一區塊內之其他串單元SU之同一字元線WL之下位頁面及上位頁面之初始編程電壓。控制電路122針對樣品串單元之每一字元線WL進行擷取動作。

控制電路122基於自記憶體控制器110接收之指令及位址進行擷取動作。關於控制電路122基於怎樣之指令及位址及是否進行擷取動作，將於後述之其他例中進行詳細說明。

<第1實施形態之資料之寫入動作之詳情>

以下，根據圖7所示之流程圖對第1實施形態之第1編程動作進行說明。另外，下述所示之處理主要藉由控制電路122之控制而執行。

[S1001]

控制電路122於自記憶體控制器110接收編程指令、區塊位址、頁面之位址(包含選擇串單元SUP(P：0以上之整數)之位址資訊)、編程開始指令前，判定是否接收樣品串單元指定指令。另外，以下，為了簡化，將編程指令、位址、資料及編程開始指令統一稱作「指令順序(command sequence)」等。

<<指令順序例1>>

此處，使用圖8，說明於接收編程開始指令前未接收樣品串單元指定指令之情形時之下位頁面編程的指令順序。

如圖8所示，於指令順序自記憶體控制器110輸入至NAND快閃記憶體120之前，晶片賦能信號CEn、位址鎖存賦能信號ALE、指令鎖存賦能信號CLE為“L(low)”位準。又，寫入賦能信號WEn、讀出賦能信號REn為“H(high)”位準。又，表示資料鎖存電路125之待命/忙碌狀 態之待命/忙碌信號(R/Bn)為“待命”狀態。

繼而，NAND快閃記憶體120於指令鎖存賦能信號CLE為“H”位準之期間，自記憶體控制器110輸入指令“80H”，寫入賦能信號WEn為“L”位準。

NAND快閃記憶體120於位址鎖存賦能信號ALE為“H”位準之期間，自記憶體控制器110接收位址。該位址為下位頁面之位址。

而且，NAND快閃記憶體120繼位址後接收資料。藉此，該資料被儲存於第1快取125a。

又，NAND快閃記憶體120於指令鎖存賦能信號CLE為“H”位準之期間，自記憶體控制器110輸入指令“10H”。藉此，執行下位頁面編程。於上位頁面編程時，以相同之指令順序進行動作。

<<指令順序例2>>

又，使用圖9，說明於接收編程開始指令前接收樣品串單元指定指令之情形時之下位頁面編程的指令順序。

如圖9所示，NAND快閃記憶體120於指令鎖存賦能信號CLE為“H”位準之期間，自記憶體控制器110輸入樣品串單元指定指令“ZZH”。

而且，NAND快閃記憶體120於位址鎖存賦能信號ALE為“H”位準之期間，自記憶體控制器110接收串單元之位址。該位址為所指定之串單元(稱作指定串單元SUQ(Q：0以上之整數)等)之位址。而且，與使用圖8說明之動作同樣地進行動作。藉此，執行下位頁面編程。上位頁面編程時亦以相同之指令順序進行動作。

[S1002]

控制電路122於步驟S1001中，判定為未接收樣品串單元指定指令之情形時(S1001，否)，將串單元SU0作為樣品串單元進行處理。而且，控制電路122判定所選擇之選擇串單元SUP是否為串單元SU0。另

外，選擇串單元SUP係進行編程動作之串單元。

[S1003]

控制電路122於步驟S1002中，判定為選擇串單元SUP為串單元SU0之情形時(S1002，是)，判定所接收之頁面之位址是否為下位頁面之位址。

[S1004]

控制電路122於步驟S1002中，判定為選擇串單元SUP並非為串單元SU0之情形時(S1002，否)，判定所接收之頁面之位址是否為下位頁面之位址。

[S1005]

控制電路122於步驟S1001中，判定為接收樣品串單元指定指令之情形時(S1001，是)，判定有效之串單元之位址是否已被指定。換言之，控制電路122將指定串單元SUQ與例如儲存於未圖示之暫存器之串資訊相比，判定是否為所存在之串。

[S1006]

控制電路122於步驟S1005中，判定為指定串單元SUQ並非為有效之位址指定之情形時(S1005，否)，判定所接收之頁面之位址是否為下位頁面之位址。

[S1007]

控制電路122於步驟S1005中，判定為指定串單元SUQ為有效之位址指定之情形時(S1005，是)，判定選擇串單元SUP是否與指定串單元SUQ相同。

[S1008]

控制電路122於步驟S1007中，判定為指定串單元SUQ與選擇串單元SUP相同之情形時(S1007，是)，判定所接收之頁面之位址是否為下位頁面之位址。

[S1009]

控制電路122於步驟S1007中，判定為指定串單元SUQ不與選擇串單元SUP相同之情形時(S1007，否)，判定所接收之頁面之位址是否為下位頁面之位址。

<步驟S1003中，為“是”之情形時>

其次，使用圖10，說明控制電路122於圖7之步驟S1003中，判定為所接收之頁面之位址為下位頁面之位址之情形(S1003，是)。

使用圖10之流程圖對第1實施形態之資料之編程動作例進行說明。以下表示作為下位頁面編程之一部分進行擷取動作之動作例。

[S1101]

首先，控制電路122將所接收之下位頁面之資料儲存於第3快取125c。而且，控制電路122進行擷取動作。

且說，控制電路122對儲存於第3快取125c之冗餘資料區域132b的儲存有編程條件資料之行位址設定非寫入資料，直至擷取動作結束為止。

[S1102]

其次，如圖11所示，控制電路122開始下位頁面之編程動作。具體而言，響應控制電路122之命令，列解碼器128一邊使所選擇之串單元之選擇電晶體導通，一邊對選擇字元線WLn(n：0以上之整數)施加編程電壓VPGMC。又，響應控制電路122之命令，感測放大器126對位元線BL施加與下位頁面資料相應之電壓。

藉此，控制電路122對記憶胞電晶體MT進行儲存於第3快取125c之下位頁面資料之編程。

[S1103]

其次，響應控制電路122之命令，列解碼器128將擷取動作時之驗證用之編程驗證電壓VCHK施加至選擇字元線WLn。

如此，控制電路122執行第1編程驗證動作。即，依據控制電路122之命令，感測放大器126自選擇頁面讀出資料。然後，控制電路122基於讀出資料確認記憶胞電晶體MT之臨限值是否上升至所期望之值。

[S1104]

控制電路122判定超過了擷取動作時之驗證用之編程驗證電壓VCHK之記憶胞電晶體數NCHK_PASS是否超過規定值NCHK_PV。另外，該規定值NCHK_PV儲存於未圖示之記憶胞陣列130之ROM熔絲區塊(ROM fuse block)，於記憶體系統100之起動時被讀出，且預先於暫存器122a中儲存規定值NCHK_PV。

[S1105]

步驟S1104中，於控制電路122判定記憶胞電晶體數CHK_PASS未超過規定值CHK_PV之情形時(S1104，否)，控制電路122將循環數NWLn_loop更新為NWLn_loop+1。另外，循環數NWLn_loop之初始值為“0”。

[S1106]

又，控制電路122於更新循環數NWLn_loop後，使編程電壓VPGM增加DVPGM_L。而且，控制電路122使用經更新之編程電壓VPGM重複步驟S1102之動作。另外，步驟S1105及步驟S1106之動作之順序亦可進行互換。

[S1107]

步驟S1104中，於控制電路122判定為記憶胞電晶體數NCHK_PASS超過規定值NCHK_PV之情形時(S1104，是)，控制電路122使信號SV_PASS自“L(Low)”位準上升為“H(High)”位準。若信號SV_PASS自“L”位準上升為“H”位準，則控制電路122為了進行超過電壓ML2V之記憶胞電晶體數NML2V_PASS是否超過規定值NML2V_PV 之判定，而進行編程驗證動作。

更具體而言，列解碼器128將驗證電壓ML2V施加至選擇字元線WLn，並執行編程驗證動作。

[S1108]

繼而，若控制電路122讀出步驟S1107中之編程驗證結果，則使信號DETECT_CHK自“L”位準上升至“H”位準。控制電路122於信號DETECT_CHK為“H”之期間，進行超過電壓ML2V之記憶胞電晶體數NML2V_PASS是否超過規定值NML2V_PV之判定。該規定值NML2V_PV儲存於記憶胞陣列130之未圖示之ROM熔絲區塊中，於記憶體系統100之起動時被讀出，控制電路122於暫存器122b中儲存規定值NML2V_PV。

且說，步驟S1102~S1106之動作之結果為，有時超過為middle level之驗證位準之電壓ML2V之記憶胞電晶體數NML2V_PASS會超過規定值NML2V_PV。此時之步驟S1104中，若將為“是”之編程電壓VPGM用作下位頁面編程之初始編程電壓，則有規定值以上之單元到達middle level之驗證位準而發生重複編程之可能性。為了抑制此種重複編程，控制電路122進行上述步驟S1107、S1108之動作，判定記憶胞電晶體數NML2V_PASS是否超過規定值NML2V_PV。藉由上述判定動作結束而擷取動作完成。

[S1109]

控制電路122於擷取動作完成後，將擷取動作之結果作為編程條件資料儲存於暫存器122c。具體而言，將控制電路122於步驟S1107、S1108中之編程驗證結果與直至通過步驟S1104所需之循環數作為編程條件資料而儲存於控制電路122之暫存器122c。該編程條件資料例如為8位元資料。第1實施形態中，該8位元之資料中之1位元量之資料分配於該判定結果(超過電壓ML2V之記憶胞電晶體數NML2V_PASS是否 超過規定值NML2V_PV)，7位元量之資料分配於循環數。

具體而言，於循環數NWLn_loop=4時，於記憶胞電晶體數NCHK_PASS為NCHK_PASS>NCHK_SV且NML2V_PASS<NML2V_PV之情形時，8位元之編程條件資料表示為{0_000_100}。又，於循環數NWLn_loop=4時，於記憶胞電晶體數NCHK_PASS為NCHK_PASS>NCHK_SV且NML2V_PASS>NML2V_PV之情形時，8位元之資料表示為{1_000_100}。本實施形態中，將編程條件資料之最上位位元定義為SV_OVER。即，編程條件資料之格式為{SV_OVER，NWLn_loop[6：0]}。於超過電壓ML2V之記憶胞電晶體數NML2V_PASS未超過規定值NML2V_PV之情形時，位元SV_OVER為“0”，於超過之情形時，位元SV_OVER為“1”。

控制電路122將儲存於暫存器122c之編程條件資料覆寫於儲存在第3快取125c之冗餘資料區域132b，而解除冗餘資料區域132b之編程條件資料之編程禁止狀態。自施加下一編程脈衝起，與正常資料區域132a一併開始進行編程條件資料之編程動作。另外，控制電路122此時對循環計數器進行重置。

[S1110]

繼而，控制電路122將循環數NWLn_loop更新為NWLn_loop+1。

[S1111]

又，控制電路122於更新循環數NWLn_loop後，使編程電壓VPGM增加DVPGM_L。

另外，步驟S1110及步驟S1111之動作之順序亦可進行互換。

[S1112]

如本例般，於擷取動作作為下位頁面編程之一部分進行之情形時，控制電路122繼擷取動作後繼續進行下位頁面之編程動作。

具體而言，響應控制電路122之命令，列解碼器128一邊使所選 擇之串單元之選擇電晶體導通，一邊對選擇字元線WLn施加編程電壓VPGM。而且，響應控制電路122之命令，感測放大器126對位元線BL施加與下位頁面資料相應之電壓。

藉此，對記憶胞陣列130進行儲存於第3快取125c之資料(正常資料區域132a及冗餘資料區域132b)之編程。

[S1113]

其次，響應控制電路122之命令，列解碼器128將編程驗證電壓ML2V施加至選擇字元線WLn。

藉此，控制電路122執行編程驗證動作。以下，將上升至所期望之值之情形稱作「通過」驗證，未上升至所期望之值之情形稱作「失效」。

[S1114]

控制電路122判定編程驗證是否通過。若通過選擇頁面之編程驗證(步驟S1114，是)，則對該頁面之編程動作結束。

[S1115]

控制電路122於判斷為未通過選擇頁面之編程驗證之情形時(步驟S1114，否)，判定對該頁面之編程動作之循環數是否達到最大值。於循環數達到最大值之情形時(步驟S1115，是)，對該頁面之編程動作結束。

[S1116]

步驟S1115中，控制電路122於循環數未達到最大值之情形時(步驟S1115，否)，控制電路122將循環數NWLn_loop更新為NWLn_loop+1。

[S1117]

又，控制電路122於更新循環數NWLn_loop後，使編程電壓VPGM增加DVPGM_L。然後，控制電路122使用經更新之編程電壓 VPGM重複步驟S1112之動作。另外，步驟S1116及步驟S1117之動作之順序亦可互換。

控制電路122重複進行步驟S1112~S1117之動作，直至判定為通過步驟S1114之驗證動作或者步驟S1115中判定為循環數為最大值為止。

<步驟S1003中，“否”之情形時>

其次，根據圖12所示之流程圖，說明控制電路122於步驟S1003中判定為所接收之頁面之位址並非為下位頁面之位址之情形(S1003，否)。

[S1201]

控制電路122自記憶胞陣列130，從與自記憶體控制器110接收之上位頁面之位址對應之下位頁面之位址讀取資料。

更具體而言，控制電路122如圖13所示對選擇字元線WLn施加例如電壓MR。

藉此，控制電路122可讀取儲存於選擇字元線WLn之資料。

[S1202]

而且，控制電路122自記憶胞陣列130讀取下位頁面之資料，將下位頁面之資料儲存於第1快取125a。控制電路122將寫入至下位頁面之冗餘資料區域之編程條件資料儲存於控制電路122之暫存器122c。

然後，控制電路122將上位頁面之資料儲存於第2快取125b。

控制電路122將所讀取之下位頁面132之冗餘資料區域132b之編程條件資料，作為上位頁面用之編程條件資料而儲存在第2快取125b中儲存之上位頁面用之冗餘資料區域133b。即，上位頁面之編程條件資料與下位頁面之編程條件資料相同。藉此，如圖5(c)所示，將上位頁面編程後之編程條件資料為“11(E)”資料或者“00(B)”資料。如此，2值之編程條件資料(“11(E)”資料或者“00(B)”資料)因各自之臨限值分 佈不鄰接，故可抑制由記憶胞電晶體MT之劣化等引起之臨限值分佈之變動所致之資料的變化。

[S1203]

其次，控制電路122基於儲存於暫存器122c之編程條件資料，決定上位頁面用之初始編程電壓VPGM(VPGM=VPGM_SVU)。

以下，使用圖14及圖15對上位頁面編程用之初始編程電壓進行說明。

(i)下位頁面之編程條件資料為{SV_OVER=0，NWLn_loop=m}之情形時

將對循環數(編程脈衝施加次數-1)乘以DVPGM_L所得之電壓加上初始編程電壓VPGMC而得的電壓(VPGMC+NWLn_loop×DVPGM_L)，作為編程電壓VPGM_BASE進行處理。

如圖14(a)及圖14(b)所示，本例中，編程條件資料為{SV_OVER=0，NWLn_loop=3}之編程電壓VPGM_BASE為VPGMC+3×DVPGM_L。

(ii)下位頁面之編程條件資料為{SV_OVER=1，NWLn_loop=m}之情形時

將對初始編程電壓VPGMC加上在循環數上乘以DVPGM_L所得之電壓，進而自整體中減去DVPGM_除以2所得之電壓而成的電壓(VPGMC+NWLN_LOOP * DVPGM_L-1/2*DVPGM_L)，作為編程電壓VPGM_BASE進行處理。

如圖15(a)及圖15(b)所示，本例中，編程條件資料為{SV_OVER=1，NWLn_loop=3}之編程電壓VPGM_BASE為VPGMC+2.5×DVPGM_L。

(iii)上位頁面編程用之初始編程電壓

控制電路122亦可將上述編程電壓VPGM_BASE設為上位頁面編程用之初始編程電壓VPGM_SVU。

又，如圖14(c)、圖15(c)所示，亦可將對編程電壓VPGM_BASE減去偏置電壓VPGM_OFFU所得之電壓，作為上位頁面編程用之初始編程電壓VPGM_SVU(=VPGM_BASE-VPGM_OFFU)。

又，如圖14(d)、圖15(d)所示，亦可將對編程電壓VPGM_BASE加上偏置電壓VPGM_OFFU所得之電壓，作為上位頁面編程用之初始編程電壓VPGM_SVU(=VPGM_BASE+VPGM_OFFU)。

如以上般，控制電路122使編程條件資料反映於上位頁面編程用之初始編程電壓。

[S1204]

控制電路122使用於步驟S1203中決定之上位頁面編程用之初始編程電壓VPGM_SVU，開始上位頁面之編程動作。具體而言，響應控制電路122之命令，列解碼器128一邊使所選擇之串單元之選擇電晶體導通，一邊對選擇字元線WLn施加經更新之編程電壓VPGM_SVU，感測放大器126對位元線BL施加與上位頁面資料相應之電壓。

藉此，對記憶胞陣列130進行儲存於第3快取125c之資料(正常資料區域132a及冗餘資料區域132b)之編程。

[S1205]

其次，如圖13所示，響應控制電路122之命令，列解碼器128將編程驗證電壓AVL、AV、BVL、BV、CV中之任一者適當施加至選擇字元線WLn，並執行編程驗證動作。

[S1206]

控制電路122判定編程驗證是否通過。若通過選擇頁面之編程驗證(步驟S1206，是)，則對該頁面之編程動作結束。

[S1207]

控制電路122於判斷為選擇頁面之編程驗證未通過之情形時(步驟S1206，否)，判定對該頁面之編程動作之循環數是否達到最大值。於循環數達到最大值之情形時，對該頁面之編程動作結束。

[S1208]

步驟S1207中，控制電路122於循環數未達到最大值之情形時(步驟S1207，否)，控制電路122將循環數NWLn_loop更新為NWLn_loop+1。

[S1209]

控制電路122使編程電壓VPGM_SVU增加DVPGM_U。而且，控制電路122使用經更新之編程電壓VPGM_SVU重複步驟S1204之動作。

控制電路122重複步驟S1204~S1209之動作，直至判定通過步驟S1206之驗證動作或者步驟S1207中判定循環數為最大值為止。

<步驟S1004中，為“是”之情形時>

其次，按照圖16之流程圖，說明控制電路122於步驟S1004中判定為所接收之頁面之位址為下位頁面之位址之情形(S1004，是)。

控制電路122於在接收指令順序前未接收樣品串單元指定指令，判定為選擇串單元SUP並非為串單元SU0之情形時，將串單元SU0用作樣品串單元。即，控制電路122雖進行下位頁面編程但不進行擷取動作，基於登錄於樣品串單元之同一字元線之編程條件資料，設定下位頁面之初始編程電壓。

[S1301]

首先，控制電路122將下位頁面之資料儲存於第1快取125a。然後，控制電路122自樣品串單元SU0中讀取編程條件資料。更具體而言，如圖17所示，對選擇字元線WLn施加B位準讀取電壓BR。此處， 亦可對選擇字元線WLn施加A位準讀取電壓AR而非B位準讀取電壓BR。本步驟S1301之讀取動作中，旨在讀取編程條件資料。於將編程條件資料之編程進行至下位頁面及上位頁面之情形時，如上述般，為“E”位準或者“B”位準之資料。因此，於自樣品串單元讀取編程條件資料之情形時，僅進行B位準讀取、或者A位準讀取中之其中一者即可。

藉此，可讀取儲存於選擇字元線WLn之資料。

[S1302]

控制電路122將與所讀取之樣品串單元SU0之下位頁面之冗餘資料區域132b之編程條件資料相同之資料，寫入至儲存於第1快取125a之冗餘資料區域132b。

又，控制電路122將所讀取之編程條件資料儲存於暫存器122c。

[S1303]

控制電路122基於儲存於暫存器122c之編程條件資料，決定下位頁面編程用之初始編程電壓VPGM(VPGM=VPGM_SVL)。

以下，對下位頁面編程用之初始編程電壓進行說明。

以下，使用圖18及圖19對下位頁面編程用之初始編程電壓進行說明。

(i)下位頁面之編程條件資料為{SV_OVER=0，NWLn_loop=m}之情形時

如使用圖14所說明，將VPGMC+NWLn_loop×DVPGM_L作為編程電壓VPGM_BASE進行處理。

如圖18(a)及圖18(b)所示，本例中，編程條件資料為{SV_OVER=0，NWLn_loop=3}之編程電壓VPGM_BASE為VPGMC+3×DVPGM_L。

(ii)下位頁面之編程條件資料為{SV_OVER=1，NWLn_loop= m}之情形時

如使用圖15所說明般，將VPGMC+NWLN_LOOP * DVPGM_L-1/2*DVPGM_L作為編程電壓VPGM_BASE進行處理。

如圖19(a)及圖19(b)所示，本例中，編程條件資料為{SV_OVER=1，NWLn_loop=3}之編程電壓VPGM_BASE為VPGMC+2.5×DVPGM_L。

(iii)下位頁面編程用之初始編程電壓

控制電路122亦可將上述編程電壓VPGM_BASE設為下位頁面編程用之初始編程電壓VPGM_SVL。

又，如圖18(c)、圖19(c)所示，亦可將對編程電壓VPGM_BASE減去偏置電壓VPGM_OFFL所得的電壓作為下位頁面編程用之初始編程電壓VPGM_SVL(=VPGM_BASE-VPGM_OFFL)。

又，如圖18(d)、圖19(d)所示，亦可將對編程電壓VPGM_BASE加上偏置電壓VPGM_OFFL所得的電壓作為下位頁面編程用之初始編程電壓VPGM_SVL(=VPGM_BASE+VPGM_OFFL)。

如以上般，控制電路122使編程條件資料反映於下位頁面用之初始編程電壓。

[S1304]

如圖17所示，控制電路122使用編程電壓VPGM_SVL進行下位頁面之編程動作。具體而言，響應控制電路122之命令，列解碼器128一邊使所選擇之串單元之選擇電晶體導通，一邊對選擇字元線WLn施加經更新之編程電壓VPGM_SVL。而且，感測放大器126對位元線BL施加與寫入資料相應之電壓。

藉此，對記憶胞陣列130進行儲存於第3快取125c之資料(正常資料區域132a及冗餘資料區域132b)之編程。

[S1305]

其次，如圖17所示，響應控制電路122之命令，列解碼器128將編程驗證電壓VML2V施加至選擇字元線WLn。

如此，控制電路122執行編程驗證動作。

[S1306]

控制電路122判定編程驗證是否通過。若通過選擇頁面之編程驗證(步驟S1306，是)，則對該頁面之編程動作結束。

[S1307]

控制電路122於判斷為選擇頁面之編程驗證未通過之情形時(步驟S1306，否)，判定對該頁面之編程動作之循環數是否達到最大值。於循環數達到最大值之情形時，對該頁面之編程動作結束。

[S1308]

步驟S1307中，控制電路122於循環數未達到最大值之情形時(步驟S1307，否)，控制電路122將循環數NWLn_loop更新為NWLn_loop+1。

[S1309]

控制電路122使編程電壓VPGM_SVL增加DVPGM_L。然後，控制電路122使用經更新之編程電壓VPGM_SVL重複步驟S1304之動作。

控制電路122重複步驟S1304~S1309之動作，直至判定通過步驟S1306之驗證動作或者於步驟S1307中判定為循環數為最大值為止。

<步驟S1004中，為“否”之情形時>

其次，控制電路122於步驟S1004中，判定所接收之頁面之位址並非為下位頁面之位址之情形時(S1004，否)，控制電路122對選擇串單元SU進行與步驟S1201~S1209中說明之動作相同之動作。

且說，將儲存於樣品串SU0之編程條件資料儲存於與選擇串單元SU之上位頁面對應之下位頁面之冗餘資料區域中。因此，等同於控 制電路122使用實質儲存於樣品串SU0之下位頁面之冗餘資料區域之編程條件資料，決定選擇串單元SU之上位頁面用之初始編程電壓。

<步驟S1006中，為“是”之情形時>

其次，按照圖20之流程圖，說明控制電路122於步驟S1006中判定所接收之頁面之位址為下位頁面之位址之情形(S1006，是)。

控制電路122於在接收指令順序前接收樣品串單元指定指令，且判定為指定串單元SUQ為不存在之串單元SU(於串單元僅存在於SU0~SU3之情形時，為指定串單元SUQ=SU4之情形)之情形時，使用儲存於暫存器122c之編程條件資料設定下位頁面之初始編程電壓。

[S1401]

首先，控制電路122於第3快取125c中儲存下位頁面之資料。而且，控制電路122將儲存於控制電路122之暫存器122c之編程條件資料覆寫至儲存於第3快取125c之冗餘資料區域132b。

[S1402]~[S1407]

步驟S1402~S1407之動作與步驟S1303~S1308中說明之動作相同。

<步驟S1006中，為“否”之情形時>

其次，說明控制電路122於步驟S1006中，判定為所接收之頁面之位址並非為下位頁面之位址之情形(S1006，是)。控制電路122對選擇串單元SU進行與步驟S1201~S1209中說明之動作相同之動作。

且說，將儲存於樣品串SU0之編程條件資料儲存於與選擇串單元SU之上位頁面對應之下位頁面之冗餘資料區域。因此，等同於控制電路122使用實質儲存於樣品串SU0之下位頁面之冗餘資料區域之編程條件資料，決定選擇串單元SU之上位頁面用之初始編程電壓。

<步驟S1008中，為“是”之情形時>

其次，說明控制電路122於步驟S1008中，判定所接收之頁面之 位址為下位頁面之位址之情形(S1008，是)。

控制電路122於在接收指令順序前接收樣品串單元指定指令，且判定存在由指定串單元SUQ指定之串單元SU，指定串單元SUQ與選擇串單元SUP一致且為下位頁面之編程動作之情形時，對指定串單元SUQ進行擷取動作。

有時樣品串單元SU0因不良而無法使用。於此情形時，由該指定串單元SUQ指定用作樣品串單元之串單元。

記憶體系統100對指定串單元SUQ進行與步驟S1101~S1117中說明之動作相同之動作。

<步驟S1008中，為“否”之情形時>

其次，記憶體系統100於步驟S1008中，判定為所接收之頁面之位址並非為下位頁面之位址之情形時(S1008，否)，對指定串單元SUQ進行與對樣品串SU0進行之步驟S1201~S1209之動作相同之動作。

<步驟S1009中，為“是”之情形時>

其次，說明控制電路122於步驟S1009中判定所接收之頁面之位址為下位頁面之位址之情形(S1009，是)。

控制電路122於在接收指令順序前接收樣品串單元指定指令，判定指定串單元SUQ為存在之串單元，指定串單元SUQ與選擇串單元SUP不一致且為下位頁面之編程動作之情形時，自指定串單元SUQ中讀取編程條件資料。

記憶體系統100對指定串單元SUQ進行與對樣品串SU0進行之步驟S1301~S1309之動作相同之動作。

<步驟S1009中，為“否”之情形時>

其次，記憶體系統100於步驟S1009中，判定所接收之頁面之位址並非為下位頁面之位址之情形時(S1009，否)，代替對串單元SU0， 而對指定串單元SUQ進行與步驟S1201~S1209中說明之動作相同之動作。

<關於第1實施形態之資料之寫入動作之作用效果>

根據上述第1實施形態，控制電路122判定於接收指令順序前，是否接收樣品串單元指定指令，又，存在之串是否被指定，藉此決定如下： (i)於進行下位頁面編程時進行擷取動作，還是 (ii)自樣品串SU0或者指定串SUQ讀取編程條件資料而決定下位頁面用之初始編程電壓，還是 (iii)讀取與上位頁面對應之下位頁面之編程條件資料而決定上位頁面用之初始編程電壓，或者 (iV)使用儲存於控制電路122之暫存器122c之編程條件資料決定下位頁面用之初始編程電壓。

於連續地進行編程時成為編程之對象之記憶胞電晶彼此為屬於同一區塊之不同串單元之同一字元線之情形時，擷取動作之結果儲存於控制電路122之暫存器122c。因此，於屬於同一區塊之不同串單元之同一字元線中所屬的記憶胞電晶體中連續地進行編程之情形時，擷取動作至少進行一次即可。

藉此，記憶體系統100於決定下位頁面用或者上位頁面用之初始編程電壓時，可一邊抑制擷取動作之次數，一邊決定最佳之該初始編程電壓。

又，記憶體系統100於使用儲存於控制電路122之暫存器122c之編程條件資料，決定下位頁面用之初始編程電壓之情形時，無需進行來自樣品串單元之編程條件資料之讀取動作。因此，與自樣品串單元讀取編程條件資料之情形相比，記憶體系統100能夠在更短時間內決定最佳之該初始編程電壓。

又，根據上述實施形態，控制電路122於接收指令順序前接收樣品串單元指定指令，藉此可適當選擇樣品串單元。因此，例如，於串單元SU0為不良串單元時，可將串單元SU0以外之串單元SUQ指定為樣品串單元。

如以上，根據第1實施形態，藉由使用樣品串單元指定指令，記憶體系統100可適當選擇上位頁面用之初始編程電壓之決定時所使用之編程條件資料之引用目的地。藉此，可獲得高品質之記憶體系統100。

<具體例>

然後，使用圖21、圖22，為了說明第1實施形態之作用效果之一部分而對本實施形態之具體例進行說明。

如圖21所示，為了簡化，說明對二個串單元與4條字元線WL進行第1編程動作之情形。此處，例如，將樣品串單元設為串單元SU0。 而且，本具體例中，控制電路122依序對圖中之I(SU0，WL0)~VIII(SU1，WL3)進行編程。

以下，對有效利用儲存於控制電路122之暫存器122c之編程條件資料之例、及未有效利用之例進行說明。

<具體例1>

如圖22(a)所示，本實施形態之具體例1中，控制電路122於進行樣品串單元SU0之下位頁面編程時，進行擷取動作，於進行樣品串單元SU0之上位頁面編程時，使用該擷取動作之結果進行上位頁面編程。

而且，控制電路122於串單元SU1之下位頁面編程中，讀取儲存於暫存器122c之編程條件資料，進行下位頁面編程。然後，於串單元SU1之上位頁面編程中，讀取對應之下位頁面之資料，利用該下位頁面之編程條件資料進行上位頁面編程。

更具體而言，如圖22(a)之I所示，於時刻T0，控制電路122於進行樣品串單元SU0之下位頁面編程時進行擷取動作(與圖10中說明之步驟S1101~S1108相同之動作)。

然後，於時刻T1，控制電路122基於編程條件資料進行下位頁面編程(與圖10中說明之步驟S1109~S1117相同之動作)。

繼而，於時刻T2，控制電路122為了進行上位頁面編程，讀取串單元SU0、字元線WL0之下位頁面之資料(與圖12中說明之步驟S1201、S1202相同之動作)。

然後，於時刻T3，控制電路122基於下位頁面中所含之編程條件資料決定上位頁面編程用之初始編程電壓。而且，控制電路122基於該初始編程電壓進行上位頁面編程(與圖12中說明之步驟S1203~S1209相同之動作)。

又，圖22(a)之II所示，於時刻T4，控制電路122於進行串單元SU1之字元線WL0之下位頁面編程時，自暫存器122c讀取編程條件資料(與圖20中說明之步驟S1401、S1402相同之動作)。另外，在與其他動作相比短的時間內進行本動作。繼而，控制電路122基於編程條件資料決定下位頁面編程用之初始編程電壓，進行下位頁面編程(與圖18中說明之步驟S1403~S1408相同之動作)。此處，將時刻T4至時刻T5所需之時間設為dT1。

又，於時刻T5，控制電路122為了進行上位頁面編程，讀取串單元SU1、字元線WL0之下位頁面之資料(與圖12中說明之步驟S1201、S1202相同之動作)。

將時刻T5至時刻T6所需之時間設為dT2。

而且，於時刻T6，控制電路122基於所讀取之下位頁面資料中之編程條件資料決定上位頁面編程用之初始編程電壓，進行上位頁面編程(與圖12中說明之步驟S1203~S1209相同之動作)。此處，將時刻T6 至上位頁面編程完成之時刻T7所需之時間設為dT3。

如以上，進行串單元SU0之字元線WL0、及串單元SU1之字元線WL0之下位頁面編程與上位頁面編程。本具體例1中，例如，對串單元SU0及串單元SU1之字元線WL1~字元線WL3(III~VIII)進行此種編程動作。

<具體例2>

如圖22(b)所示，本實施形態之具體例2中，控制電路122於進行串單元SU1之下位頁面編程時，自樣品串單元SU0中讀取編程條件資料。然後，控制電路122基於該編程條件資料，設定下位頁面編程或者上位頁面編程用之初始編程電壓，進行下位頁面編程或者上位頁面編程。

如圖22(b)之I所示，關於對串單元SU0之字元線WL0之編程動作，為與圖22(a)之I中說明之具體例1之各動作相同之動作。

如圖22(b)之II所示，於時刻T4，控制電路122於進行串單元SU1之字元線WL0之下位頁面編程時，自樣品串單元SU0之字元線WL0讀取編程條件資料(與圖16中說明之步驟S1301、S1302相同之動作)。此處，將時刻T4至時刻T8所需之時間設為dT2。

於時刻T8，控制電路122基於編程條件資料決定下位頁面編程用之初始編程電壓，進行下位頁面編程(與圖16中說明之步驟S1303~S1309相同之動作)。此處，將時刻T8至時刻T9所需之時間設為dT1。

又，於時刻T9，控制電路122為了進行串單元SU1之字元線WL0之上位頁面編程，而讀取串單元SU1之字元線WL0之下位頁面之資料(與圖12中說明之步驟S1201、S1202相同之動作)。此處，將時刻T11至時刻T12所需之時間設為dT3。

然後，於時刻T10，控制電路122基於所讀取之下位頁面資料中之編程條件資料，決定上位頁面編程用之初始編程電壓。控制電路 122進行上位頁面編程(與圖12中說明之步驟S1203~S1209相同之動作)。此處，將時刻T10至上位頁面編程完成之時刻T11所需之時間設為dT3。

如以上，進行串單元SU0之字元線WL0、及串單元SU0之字元線WL1之下位頁面編程、及上位頁面編程。本具體例2中，例如對串單元SU0及串單元SU1之字元線WL1~字元線WL3(III~VIII)進行此種編程動作。

如以上，具體例1中之串單元SU1之字元線WL0之記憶胞電晶體之編程時間dTA(dT1+dT2+dT3)比具體例2中之串單元SU1之字元線WL0之記憶胞電晶體之編程時間dTB(dT1+2×dT2+dT3)短了dT2。

如以上，具體例1將已儲存於控制電路122之暫存器122c之編程條件資料用於其他串單元之編程動作，藉此可抑制自樣品串單元之讀取動作之次數。

(第2實施形態)

繼而，對第2實施形態之記憶體系統100進行說明。第2實施形態中，控制電路122在對記憶胞陣列130之編程動作中，不應用上述第1編程而應用上述第2編程，就該方面而言與第1實施形態不同。另外，第2實施形態中，對具有與上述第1實施形態大致相同之功能及構成之構成要素附上相同符號，僅在必要時進行重複說明。

<關於第2實施形態之資料之寫入動作>

以下，按照圖23所示之流程圖，對第2實施形態之第2編程動作進行說明。另外，以下所示之處理主要藉由控制電路122之控制而執行。

[S2001]

控制電路122於應用第2編程進行編程之情形時，首先，NAND快閃記憶體120接收下位頁面之指令順序。然後，NAND快閃記憶體120 繼下位頁面之指令順序後，接收上位頁面之指令順序。控制電路122判定於自記憶體控制器110接收編程指令、區塊位址、頁面之位址(包含選擇串單元SUP之位址資訊)、資料及編程開始指令前，是否接收了樣品串單元指定指令。

<<指令順序例3>>

此處，使用圖24，說明於接收編程開始指令前未接收樣品串單元指定指令之情形時之第2編程之指令順序。

如圖24所示，於對NAND快閃記憶體120完成下位頁面之資料之輸入前，進行與使用圖8說明之動作相同之動作。然後，NAND快閃記憶體120於指令鎖存賦能信號CLE為“H”位準之期間，自記憶體控制器110輸入指令“YYH”。藉此，將儲存於第1快取425a之資料儲存於其他快取。藉此，待命/忙碌信號(R/Bn)為“忙碌”狀態。

繼而，對NAND快閃記憶體120輸入上位頁面編程之指令順序。進行與使用圖8說明之動作相同之動作直至上位頁面之資料之輸入完成為止。而且，NAND快閃記憶體120於指令鎖存賦能信號CLE為“H”位準之期間，自記憶體控制器110輸入指令“10H”。藉此，控制電路122使用下位頁面之資料及上位頁面之資料進行第2編程。

<<指令順序例4>>

又，使用圖25，說明於接收編程開始指令前接收樣品串單元指定指令之情形時之第2編程之指令順序。

如圖25所示，NAND快閃記憶體120於指令鎖存賦能信號CLE為“H”位準之期間，自記憶體控制器110輸入樣品串單元指定指令“ZZH”。

然後，NAND快閃記憶體120與使用圖24說明之動作同樣地進行動作。

[S2002]

控制電路122於步驟S2001中，判定未接收樣品串單元指定指令之情形時(S2001，否)，將串單元SU0作為樣品串單元進行處理。而且，控制電路122判定所選擇之選擇串單元SUP是否為串單元SU0。

[S2003]

控制電路122於步驟S2001中，判定為接收樣品串單元指定指令之情形時(S2001，是)，判定是否與樣品串單元指定指令一併指定有效之串單元之位址。此處，將所指定之串單元稱作指定串單元SUQ等。

[S2004]

控制電路122於步驟S2003中，判定指定串單元SUQ為有效之串單元之情形時(S2003，是)，判定選擇串單元SUP是否與指定串單元SUQ相同。

<步驟S2002中，為“是”之情形時>

其次，使用圖26，說明控制電路122於步驟S2002中判定選擇串單元SUP為串單元SU0之情形(S2002，是)。以下，對作為第2編程動作之一部分而進行擷取動作之動作例進行說明。

[S2101]

例如，控制電路122將下位頁面之資料儲存於第3快取125c。又，控制電路122將上位頁面之資料儲存於第2快取125b。而且，控制電路122進行擷取動作。

控制電路122對冗餘資料區域132b、及133b之儲存有編程條件資料之行位址設定非寫入資料，直至擷取動作結束為止。

[S2102]

其次，如圖27所示，控制電路122若接收編程開始指令，則開始進行第2編程動作。具體而言，響應控制電路122之命令，列解碼器128一邊使所選擇之串單元之選擇電晶體導通，一邊對選擇字元線 WLn施加編程電壓VPGMC。然後，感測放大器126對位元線BL施加與編程資料相應之電壓。

藉此，控制電路122對記憶胞電晶體MT進行儲存於第3快取125c之資料之編程。

[S2103]~[S2106]

步驟S2103~S2106之動作與步驟S1103~S1106之動作相同。

[S2107]

於步驟S2104中，控制電路122於判定記憶胞電晶體數NCHK_PASS超過規定值NCHK_PV之情形時(S2104，是)，控制電路122使信號SV_PASS自“L(Low)”位準上升至“H(High)”位準。若信號SV_PASS自“L”位準上升至“H”位準，則控制電路122為了判定超過電壓AV或者AVL之記憶胞電晶體數NAV_PASS是否超過規定值NAV_PV，而進行編程驗證動作。如上述步驟S1108中說明般，為了於將步驟S2104中為“是”之編程電壓設為初始編程電壓之情形時，判定是否有重複編程之虞而進行該編程驗證動作。更具體而言，列解碼器128將驗證電壓AV或者AVL施加至選擇字元線WLn而執行編程驗證動作。

另外，於該編程驗證動作時，對所選擇之選擇閘極線SGD_SEL與選擇閘極線SGS_SEL施加電壓VSG(VSGD<VSG)，對非選擇之選擇閘極線SGD_USEL與非選擇之選擇閘極線SGS_USEL施加接地電位VSS。進而，對非選擇之字元線WL_USEL施加電壓VREAD(VREAD<VPASS<VPGMC)。

[S2108]

控制電路122若讀出步驟S2107之編程驗證結果，則使信號DETECT_CHK自“L”位準上升至“H”位準。控制電路122於信號DETECT_CHK為“H”之期間，判定超過電壓AV或者AVL之記憶胞電晶 體數NAV_PASS是否超過規定值NAV_PV。該規定值NAV_PV儲存於記憶胞陣列130，於記憶體系統100之起動時被讀出，控制電路122將規定值NAV_PV儲存於暫存器122b。

[S2109]

控制電路122於擷取動作完成後，將擷取結果作為編程條件資料儲存於暫存器122c。該編程條件資料與第1實施形態中說明之情況同樣地為8位元資料。第2實施形態中，將該8位元之資料內的1位元量之資料分配於該判定結果(超過電壓AV之記憶胞電晶體數NAV_PASS是否超過規定值NAV_PV)，將7位元量之資料分配於循環數。

具體而言，於循環數NWLn_loop=4時，於記憶胞電晶體數NCHK_PASS為NCHK_PASS>NCHK_SV且NAV_PASS<NAV_PV之情形時，8位元之編程條件資料表示為{0_000_100}。又，於循環數NWLn_loop=4時，於記憶胞電晶體數NCHK_PASS為NCHK_PASS>NCHK_SV且NAV_PASS>NAV_PV之情形時，8位元之資料表示為{1_000_100}。本實施形態中，旗將標資料之最上位位元定義為SV_OVER。即，編程條件資料之格式為{SV_OVER，NWLn_loop[6：0]}。於超過電壓AV之記憶胞電晶體數NAV_PASS未超過規定值NAV_PV之情形時，位元SV_OVER為“0”，於超過之情形時，位元SV_OVER為“1”。

控制電路122將儲存於暫存器122c之編程條件資料覆寫至儲存於第3快取125c之冗餘資料區域132b，解除冗餘資料區域132b之編程條件資料之編程禁止狀態。自施加下一次編程脈衝起，與正常資料區域132a一併開始編程條件資料之編程動作。另外，控制電路122此時對循環計數器進行重置。

[S2110]、[S2111]

步驟S2110、S2111之動作為與上述步驟S1110及S1111相同之動 作。

[S2112]

如本例般，於進行擷取動作來作為第2編程之一部分之情形時，控制電路122繼擷取動作後繼續進行第2編程動作。

具體而言，響應控制電路122之命令，列解碼器128一邊使所選擇之串單元之選擇電晶體導通，一邊對選擇字元線WLn施加編程電壓VPGM(VPGM=VPGM_SVF)。然後，響應控制電路122之命令，感測放大器126對位元線BL施加與下位頁面資料及上位頁面資料相應之電壓。

藉此，對記憶胞陣列130進行儲存於第3快取125c及第2快取125b之資料之編程。

[S2113]~[S2116]

步驟S2113~S2116之動作與步驟S1205~S1208之動作相同。

[S2117]

控制電路122使編程電壓VPGM增加DVPGM_F。而且，控制電路122使用經更新之編程電壓VPGM重複步驟S2112之動作。

控制電路122重複步驟S2112~S2117之動作，直至判定通過步驟S2114之驗證動作或者步驟S2115中判定循環數為最大值為止。

<步驟S2002中，為“否”之情形時>

其次，使用圖28，說明控制電路122於步驟S2002中判定所選擇之選擇串單元SUP並非為串單元SU0之情形(S2002，否)。

控制電路122於在接收指令順序前未接收樣品串單元指定指令，且判定選擇串單元SUP並非為串單元SU0之情形時，將串單元SU0用作樣品串單元。即，控制電路122不進行快取動作，而基於登錄於樣品串單元之同一字元線之編程條件資料設定下位頁面之初始編程電壓。

[S2201]

控制電路122於步驟S2201中，進行與步驟S1301相同之動作。

【S2202]

控制電路122將與所讀取之樣品串單元SU0之冗餘資料區域之編程條件資料相同之資料，寫入至儲存於第1快取125a之下位頁面之冗餘資料區域132b及儲存於第2快取125b之上位頁面之冗餘資料區域133b。又，控制電路122將所讀取之編程條件資料儲存於暫存器122c。

【S2203]

其次，控制電路122基於儲存於暫存器122c之編程條件資料，決定第2編程用之初始編程電壓VPGM(VPGM=VPGM_SVF)。

以下，對第2編程用之初始編程電壓進行說明。

首先，控制電路122如第1實施形態中使用圖14及圖15所說明般，導出編程電壓VPGM_BASE。而且，控制電路122亦可將上述編程電壓VPGM_BASE作為第2頁面編程用之初始編程電壓VPGM_SVF。

又，亦可將對編程電壓VPGM_BASE減去了偏置電壓VPGM_OFFF所得的電壓作為第2編程用之初始編程電壓VPGM_SVF(=VPGM_BASE-VPGM_OFFF)。

又，亦可將對編程電壓VPGM_BASE加上偏置電壓VPGM_OFFF所得的電壓作為第2編程用之初始編程電壓VPGM_SVF(=VPGM_BASE+VPGM_OFFF)。

[S2204]~[S2209]

步驟S2204~S2209之動作與步驟S2112~S2117之動作相同。

<步驟S2003中，為“否”之情形時>

其次，使用圖29，說明控制電路122於步驟S2003中判定為指定 串單元SUQ並非為有效之串單元之情形(S2003，否)。

控制電路122使用儲存於暫存器122c之編程條件資料設定第2編程之初始編程電壓。

[S2301]

首先，控制電路122將下位頁面之資料儲存於第3快取125c，將上位頁面之資料儲存於第2快取125b。然後，控制電路122將儲存於控制電路122之暫存器122c之編程條件資料寫入至儲存於第3快取125c之冗餘資料區域132b、及儲存於第2快取125b之冗餘資料區域133b。

[S2302]~[S2308]

步驟S2302~S2308之動作與步驟S2203~S2209之動作相同。

<步驟S2004中，為是之情形時>

控制電路122於步驟S2004中，判定為指定串單元SUQ與選擇串單元SUP相同之情形時(S2004，是)，控制電路122將指定串單元SUQ置換為樣品串單元，並進行與使用圖26及圖27說明之動作相同之動作。

<步驟S2004中，為否之情形時>

控制電路122於步驟S2004中，判定為指定串單元SUQ不與選擇串單元SUP相同之情形時(S2004，否)，控制電路122將指定串單元SUQ置換為樣品串單元，並進行與使用圖28說明之動作相同之動作。

<關於第2實施形態之資料之寫入動作之作用效果>

根據上述第2實施形態，即便於使用第2編程動作之情形時，亦可獲得與第1實施形態相同之效果。

(第3實施形態)

繼而，對第3實施形態之記憶體系統100進行說明。第3實施形態中，關於記憶胞陣列存在複數個之多平面構造方面，與第1及第2實施形態不同。另外，第3實施形態中，對具有與上述第1及第2實施形態大致相同之功能及構成之構成要素，附上相同符號，僅在必要時進行 重複說明。

<第3實施形態之非揮發性半導體記憶裝置>

首先，使用圖30對多平面構造之記憶體系統300進行說明。使用圖30，對第3實施形態之3維積層型非揮發性半導體記憶裝置進行說明。

第3實施形態之記憶體系統300包括記憶體控制器110及NAND快閃記憶體320。

<NAND快閃記憶體>

NAND快閃記憶體320包括輸入輸出緩衝器121、控制電路122、行位址緩衝器/行解碼器123、323、失效位元計數器電路124、324、資料鎖存電路125、325、感測放大器126、326、列位址緩衝器127、列解碼器128、以及記憶胞陣列130及330。另外，本說明書中，分別將記憶胞陣列130、330稱作第1平面PB0、第2平面PB1。

行位址緩衝器/行解碼器323、失效位元計數器電路324、資料鎖存電路325、感測放大器326及記憶胞陣列330分別具有與行位址緩衝器/行解碼器123、失效位元計數器電路124、資料鎖存電路125、感測放大器126及記憶胞陣列130相同之構成。

而且，行位址緩衝器/行解碼器323、失效位元計數器電路324、資料鎖存電路325、感測放大器326及記憶胞陣列330分別與行位址緩衝器/行解碼器123、失效位元計數器電路124、資料鎖存電路125、感測放大器126及記憶胞陣列130獨立地動作。

另外，控制電路122可相對於記憶胞陣列130及330並列地進行編程動作。

<關於第3實施形態之資料之寫入動作>

其次，使用圖31及圖32對第3實施形態之記憶體系統300之編程動作進行說明。

另外，直至對記憶胞陣列130中之特定字元線WLn之擷取動作完成為止(至少記憶胞電晶體數NCHK_PASS超過規定值NCHK_PV為止)所需之循環數為“a”(a：1以上之整數)，對記憶胞陣列330中之特定字元線WLn之擷取動作所需之循環數設為“b”(b：1以上之整數)。另外，控制電路122於對記憶胞陣列130及330同時進行擷取動作之情形時，於記憶胞陣列130及330之任一者之擷取動作結束之時間點，完成記憶胞陣列130及330之擷取動作。

又，例如，第3實施形態之控制電路122於對記憶胞陣列130(第1平面PB0)及記憶胞陣列330(第2平面PB1)之編程動作中，有時於接收指令順序前接收樣品串指定指令。

<<指令順序例5>>

此處，使用圖31，說明對記憶胞陣列130(第1平面PB0)及記憶胞陣列330(第2平面PB1)進行編程動作之情形時之指令順序。

如圖31所示，於指令順序自記憶體控制器110輸入至NAND快閃記憶體120前，晶片賦能信號CEn、位址鎖存賦能信號ALE、指令鎖存賦能信號CLE為“L(low)”位準。又，寫入賦能信號WEn、讀出賦能信號REn為“H(high)”位準。又，表示資料鎖存電路125之待命/忙碌狀態之待命/忙碌信號(R/Bn)為“待命”狀態。

繼而，NAND快閃記憶體120於指令鎖存賦能信號CLE為“H”位準之期間，自記憶體控制器110輸入樣品串單元指定指令“ZZH”。

NAND快閃記憶體120於位址鎖存賦能信號ALE為“H”位準之期間，自記憶體控制器110接收位址。該位址包含指定串單元SUQ0之位址，例如為記憶胞陣列130(第1平面PB0)之串單元SU0之位址。

而且，NAND快閃記憶體120於指令鎖存賦能信號CLE為“H”位準之期間，自記憶體控制器110輸入指令“80H”，寫入賦能信號WEn為“L”位準。

NAND快閃記憶體120於位址鎖存賦能信號ALE為“H”位準之期間，自記憶體控制器110接收位址。該位址包含選擇串單元SUP之位址，例如為記憶胞陣列130(第1平面PB0)之串單元SU3之字元線WL2之下位頁面之位址。

而且，NAND快閃記憶體120繼位址後接收資料。藉此，該資料被儲存於與記憶胞陣列130(第1平面PB0)關聯之資料鎖存電路125。然後，NAND快閃記憶體120於指令鎖存賦能信號CLE為“H”位準之期間，自記憶體控制器110輸入指令“11H”。藉此，表示記憶體控制器110完成向資料鎖存電路125輸入對記憶胞陣列130編程之資料。

繼而，NAND快閃記憶體120於指令鎖存賦能信號CLE為“H”位準之期間，自記憶體控制器110輸入樣品串單元指定指令“ZZH”。

NAND快閃記憶體120於位址鎖存賦能信號ALE為“H”位準之期間，自記憶體控制器110接收位址。該位址包含指定串單元SUQ1之位址，例如為記憶胞陣列330(第2平面PB1)之串單元SU1之位址。

而且，NAND快閃記憶體120於指令鎖存賦能信號CLE為“H”位準之期間，自記憶體控制器110輸入指令“80H”，寫入賦能信號WEn成為“L”位準。

NAND快閃記憶體120於位址鎖存賦能信號ALE為“H”位準之期間，自記憶體控制器110接收位址。該位址包含選擇串單元SUP之位址，例如為記憶胞陣列330(第2平面PB1)之串單元SU3之字元線WL2之下位頁面之位址。

而且，NAND快閃記憶體120繼位址後接收資料。藉此，該資料被儲存於與記憶胞陣列330(第2平面PB1)關聯之資料鎖存電路1325。而且，NAND快閃記憶體120於指令鎖存賦能信號CLE為“H”位準之期間，自記憶體控制器110輸入指令“10H”。藉此，NAND快閃記憶體120對記憶胞陣列130(第1平面PB0)及記憶胞陣列330(第2平面PB1)進 行與圖16中說明之動作相同之動作。

具體而言，記憶胞陣列130(第1平面PB0)及記憶胞陣列330(第2平面PB1)中，分別對選擇字元線WL2施加B位準讀取電壓BR，並讀取編程條件資料。

此時，控制電路122於記憶胞陣列130(第1平面PB0)及記憶胞陣列330(第2平面PB1)中，將所讀取之編程條件資料(循環數)“a”與“b”加以比較。然後，控制電路122導出循環數“a”與”b“中哪個較小。繼而，控制電路122使用所導出之循環數(編程條件資料)，決定記憶胞陣列130(第1平面PB0)及記憶胞陣列330(第2平面PB1)之編程用之初始編程電壓。

<關於第3實施形態之資料之寫入動作之作用效果>

根據上述第3實施形態，於使用了多平面的非揮發性半導體記憶裝置中，亦可獲得與第1及第2實施形態相同之效果。

(第4實施形態)

繼而，對第4實施形態之記憶體系統100進行說明。第4實施形態中，NAND快閃記憶體並非為3維積層構造而為平面NAND，就該方面而言與第1及第2實施形態不同。另外，第3實施形態中，對於具有與上述第1及第2實施形態大致相同之功能及構成之構成要素附上相同符號，僅於必要時進行重複說明。

使用圖32，對第4實施形態之NAND型快閃記憶體400之構成概略地進行說明。圖32係模式性地表示第4實施形態之NAND型快閃記憶體420之基本構成之方塊圖。

第4實施形態之記憶體系統400具有記憶體控制器(memory controller)110、及NAND快閃記憶體(非揮發性半導體記憶裝置)420。

<NAND快閃記憶體>

NAND快閃記憶體420包括輸入輸出緩衝器421、控制電路422、 行位址緩衝器/行解碼器423、失效位元計數器電路424、資料鎖存電路425、感測放大器426、列位址緩衝器427、列解碼器428、記憶胞陣列430。輸入輸出緩衝器421、行位址緩衝器/行解碼器423、失效位元計數器電路424、資料鎖存電路425、感測放大器426、列位址緩衝器427、列解碼器428具有與輸入輸出緩衝器121、行位址緩衝器/行解碼器123、失效位元計數器電路124、資料鎖存電路125、感測放大器126、列位址緩衝器127、列解碼器128相同之構成。

控制電路422包括暫存器422a、422b、422c及422d，儲存控制電路122進行運算所需之值。

暫存器422a儲存後述之規定值NCHK_PV等，暫存器422b儲存規定值NML2V_PV等。又，暫存器422c及422d儲存自後述之樣品串或者下位頁面讀取之資訊(例如8位元資訊)。

而且，控制電路122基於儲存於暫存器122c之編程條件資料，決定用於編程動作時之初始編程電壓。

又，控制電路122將編程未完成之位元數與所設定之容許失效位元數進行比較，判斷編程動作通過還是失效。又，控制電路122內部具備對編程脈衝施加次數進行計數之循環計數器。

記憶胞陣列430包含複數條位元線BL、複數條字元線WL、及源極線SL。該記憶胞陣列430包含可電性覆寫之記憶胞電晶體(簡稱作記憶胞等)MT呈矩陣狀地配置而成之複數個區塊BLK。記憶胞電晶體MT例如具有包含控制閘極電極及電荷蓄積層(例如浮動閘極電極)之積層閘極，根據由注入至浮動閘極電極之電荷量規定之電晶體之臨限值之變化而記憶多值資料。又，記憶胞電晶體MT亦可為於氮化膜中具有捕獲電子之MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金屬-氧化物-氮化物-氧化物-矽)構造。

另外，記憶胞陣列430揭示於題為「SEMICONDUCTOR MEMORY DEVICE HAVING PLURALITY OF TYPES OF MEMORIES INTEGRATED ON ONE CHIP(具有多種積層於一個晶片之記憶體之半導體記憶裝置)」之2009年3月3日申請的發明(No.12/397711)、題為「SEMICONDUCTOR MEMORY DEVICE INCLUDING STACKD GATE HAVING CHARGE ACCMMULATION LAYER AND CONTROL GATE AND METHOD OF WRITING DATA TO SEMICONDUCTOR MEMORY DEVICE(包括具有電荷累積層及控制閘極之堆疊閘極的半導體記憶裝置以及對半導體記憶裝置寫入資料之方法)」的2012年4月19日申請的發明(N0.13/451185)、題為「NONVOLATILE SEMICONDUCTOR MEMORY ELEMENT,NONVOLATILE SEMICONDUCTOR MEMORY,AND METHOD FOR OPERATING NONVOLATILE SEMICONDUCTOR MEMORY ELEMENT(非揮發性半導體記憶體元件、非揮發性半導體記憶體、以及操作非揮發性半導體記憶體元件之方法)」的2009年3月21日申請的發明(No.12/405626)、以及題為「NONVOLATILE SEMICONDUCTOR MEMORY DEVICE HAVING ELEMENT ISOLATING REGION OF TRENCH TYPE AND METHOD OF MANUFACTURING THE SAME(溝槽元件隔離區型非揮發性半導體記憶體裝置以及其製造方法)」之2001年9月21日申請之明(No.09/956986)中。

另外，本實施形態中，為了方便起見，記憶胞陣列430針對一個區塊形成有字元線WL0~WL127之128條字元線WL。

<第4實施形態之編程動作之概要>

且說，作為進行上位頁面編程之方法，考慮有如下方法：讀取與進行編程之上位頁面對應之下位頁面，使用所讀取之下位頁面資料而使用上位頁面編程；自外部接收與已對下位頁面編程之資料相同之資料，並使用自外部所接收之下位頁面資料而使用上位頁面編程。然 而，有時已對下位頁面編程之資料中存在錯誤。

因此，本實施形態中，控制電路422於進行上位頁面編程時，不進行與上位頁面對應之下位頁面之資料之讀取，而再次使用自主機200供給之下位頁面之資料進行編程。而且，使用儲存於暫存器422c或者422d之編程條件資料，決定上位頁面之初始編程電壓。又，本實施形態中，自特定字元線WL之下位頁面編程導出之編程條件資料被用於同一字元線WL之上位頁面之編程動作時。

其次，使用圖33對本實施形態之編程動作之順序進行說明。圖33表示與字元線WL和下位頁面及上位頁面對應之“頁面編號”。又，圖33表示進行特定編程動作時儲存於暫存器422c及422d內之旗標資訊與哪個頁面有關。

控制電路422若藉由下位頁面編程時之擷取動作獲取編程條件資料，則將儲存於暫存器422c之資料複製並設定於暫存器422d。然後，控制電路422將所獲取之編程條件資料設定於暫存器422c。控制電路422基本上根據圖中之頁面編號進行編程動作。本實施形態之編程動作中，於連續之編程動作之中途變更了區塊位址之情形時，暫存器422c及422d內之編程條件資料重設為“FF”資料。

以下對本實施形態之編程動作之詳情進行說明。

<第4實施形態之資料之寫入動作之詳情>

根據圖34所示之流程圖對第4實施形態之第1編程動作進行說明。另外，以下所示之處理主要藉由控制電路422之控制執行。

[S3001]

控制電路422若自記憶體控制器110接收編程指令、區塊位址、頁面之位址、編程開始指令，則判定該區塊位址與之前執行之編程動作之編程位址是否相同。

[S3002]

控制電路422於步驟S3001中，判定為該區塊位址與之前執行之編程動作之編程位址不同之情形時(S3001，否)，將儲存於暫存器422c及422d之編程條件資料重設為“FF”。

[S3003」

控制電路422於步驟S3001中，判定為該區塊位址與之前執行之編程動作之編程位址相同之情形時(S3001，是)或者於步驟S3002之處理完成之情形時，判定頁面之位址是否為下位頁面。

[S3004]

控制電路422於步驟S3003中，判定為頁面之位址並非為下位頁面之情形時(S3003，否)，判定選擇字元線WL是否為同一區塊內之被分配最大編號之字元線。本實施形態中，字元線WL存在128條，因而此處判定選擇字元線WL是否為字元線WL127。

[S3005]

控制電路422於步驟S3004中，判定選擇字元線WL並非為字元線WL127之情形時(S3004，否)，判定暫存器422d中是否設定“FF”。

[S3006]

控制電路422於步驟S3004中，判定選擇字元線WL為字元線WL127之情形時(S3004，是)，判定暫存器422c中是否設定“FF”。

<步驟S3003中，為“是”之情形時>

其次，按照圖35所示之流程圖，說明控制電路122於步驟S3003中，判定所接收之頁面之位址為下位頁面之位址之情形(S3003，是)。

本實施形態中，與第1實施形態中使用圖8說明之方法同樣地，作為下位頁面編程之一部分而進行擷取動作。

[S3101]~[S3108]

步驟S3101~S3108之動作與步驟S1101~S1108之動作相同。

[S3109]

其次，使用圖33對步驟S3109之動作進行說明。

控制電路422若獲取編程條件資料，則將儲存於暫存器422c之資料複製並設定於暫存器422d。而且，控制電路422將所獲取之編程條件資料設定於暫存器422c。

例如，如圖33所示，於進行對字元線WL0之下位頁面(頁面0)之編程動作時，例如儲存於暫存器422c之“FF”資料複製於暫存器422d中。而且，與頁面“0”對應之編程條件資料寫入至暫存器422c。

又，如圖33所示，於進行對字元線WL1之下位頁面(頁面1)之編程動作時，例如與儲存於暫存器422c之頁面“0”對應之編程條件資料複製於暫存器422d中。而且，與頁面“1”對應之編程條件資料寫入至暫存器422c。

[S3110]~[S3117]

步驟S3110~S3117之動作與步驟S1110~S1117之動作相同。

控制電路422重複步驟S3112~S3117之動作直至判定通過步驟S3114之驗證動作或者步驟S3115中判定循環數為最大值為止。

<步驟S3005中，為“否”之情形時>

其次，按照圖36之流程圖，說明控制電路422於步驟S3005中判定為暫存器422c中未儲存“FF”之情形(S3005，否)。

該上位頁面編程中，控制電路422不進行與上位頁面資料對應之下位頁面資料之讀取動作，自記憶體控制器110接收下位頁面資料，藉此進行上位頁面編程。而且，使用儲存於暫存器422d之編程條件資料，來決定上位頁面編程用之初始編程電壓。

[S3201]

控制電路422自暫存器422d讀取編程條件資料。

控制電路422自記憶體控制器110接收與上位頁面對應之下位頁面 之資料，且儲存於第1快取425a。又，控制電路422自記憶體控制器110接收上位頁面之資料，且儲存於第2快取425b。而且，控制電路122將所讀取之編程條件資料儲存於第1快取425a中儲存之冗餘資料區域132b、及第2快取425b中儲存之冗餘資料區域133b。

[S3202]

如圖33所示，控制電路422基於儲存於暫存器422d之編程條件資料，決定上位頁面用之初始編程電壓VPGM(VPGM=VPGM_SVU)。

另外，上位頁面用之初始編程電壓VPGM之決定方法係利用與第1實施形態之圖12之步驟S1203中說明之方法相同之方法進行。

[S3203]~[S3208]

步驟S3203~S3208之動作與步驟S1204~S1209之動作相同。

控制電路422重複步驟S3203~S3208之動作直至判定通過步驟S3205之驗證動作或者步驟S3206中判定為循環數為最大值為止。

<步驟S3005中，為“是”之情形時>

其次，按照圖37之流程圖，說明控制電路422於步驟S3005中判定為暫存器422d中儲存有“FF”之情形(S3005，是)。

如上述般，本實施形態之上位頁面編程中，控制電路422使用儲存於暫存器422d之編程條件資料，決定上位頁面編程用之初始編程電壓。然而，於暫存器422d中儲存“FF”之情形時，控制電路422未使用編程條件資料“FF”決定上位頁面編程用之初始編程電壓。“FF”係指進行當前編程之區塊之編程條件資料未儲存於暫存器422d之含義。因此，控制電路422進行與上位頁面對應之下位頁面資料之讀取動作，僅獲取所讀取之資料中之編程條件資料。然後，控制電路422將所獲取之編程條件資料儲存於暫存器422c。進而，控制電路422使用所獲取之編程條件資料，決定上位頁面編程用之初始編程電壓。以下對詳情進行說明。

[S3301]

控制電路422對選擇字元線WLn施加B位準讀取電壓BR，藉此讀取與上位頁面對應之下位頁面資料。而且，控制電路422僅獲取所讀取之下位頁面資料中之編程條件資料。此時，所讀取之下位頁面之資料未被用於上位頁面之編程。

[S3302]

而且，控制電路422將自記憶體控制器110接收之下位頁面之資料(與已對該下位頁面編程之資料相同之資料)，於第1快取425a中儲存下位頁面之資料。又，控制電路422，同時將所讀取之下位頁面132之冗餘資料區域132b中寫入之編程條件資料，對第1快取425a中於下位頁面之冗餘資料區域132b進行儲存。

而且，控制電路422將上位頁面之資料儲存於第2快取425b。

控制電路422將所讀取之下位頁面132之冗餘資料區域132b之編程條件資料，儲存於第2快取425b中儲存之上位頁面133之冗餘資料區域133b。進而，控制電路422將所獲取之編程條件資料儲存於暫存器422c。

[S3303]

其次，控制電路422基於所讀取之下位頁面132之冗餘資料區域132b之編程條件資料，決定上位頁面用之初始編程電壓VPGM(VPGM=VPGM_SVU)。

[S3304]~[S3309]

步驟S3304~S3309之動作與步驟S1204~S1209之動作相同。

控制電路422重複步驟S3304~S3309之動作，直至判定通過步驟S3306之驗證動作或者步驟S3307中判定為循環數為最大值為止。

<步驟S3006中，為“否”之情形時>

其次，說明控制電路422於步驟S3006中，判定為暫存器422c中 未儲存“FF”之情形(S3006，否)。

該上位頁面編程中，控制電路422如使用圖36說明般，不進行與上位頁面資料對應之下位頁面資料之讀取動作，自記憶體控制器110接收下位頁面資料，藉此進行上位頁面編程。而且，進行上位頁面編程之字元線WL為字元線WL127，因而使用儲存於暫存器422c而非儲存於暫存器422d之編程條件資料，決定上位頁面編程用之初始編程電壓。

另外，基本的動作與使用圖36說明之動作相同。如圖33所示，步驟S3203中，控制電路422基於儲存於暫存器422c之編程條件資料決定上位頁面用之初始編程電壓VPGM(VPGM=VPGM_SVU)，就該方面而言與圖36中說明之動作不同。

如圖33所示，若對字元線WL127之上位頁面(頁面“255”)，使用暫存器422d之編程條件資料，則於本實施形態之編程順序之關係方面，參照字元線WL126之下位頁面之編程條件資料，從而使用不適合之編程條件資料。因此，於進行特定區塊中之被分配最大編號之字元線WL之上位頁面編程之情形時，基於儲存於暫存器422c之編程條件資料，決定上位頁面用之初始編程電壓。

<步驟S3006中，為“是”之情形時>

其次，控制電路422於步驟S3006中，判定為暫存器422c中儲存有“FF”之情形時(S3006，是)，控制電路422進行與使用圖37說明之動作相同之動作。

<指令順序例6>

其次，使用圖38，對上位頁面編程之指令順序進行說明。

如圖38所示，進行與使用圖8說明之動作相同之動作直至對NAND快閃記憶體420完成資料之輸入為止。然後，NAND快閃記憶體420於指令鎖存賦能信號CLE為“H”位準之期間，自記憶體控制器110 輸入指令“XXH”。藉此，將儲存於第1快取425a之資料儲存於其他快取。藉此，待命/忙碌信號(R/Bn)為“忙碌”狀態。

若待命/忙碌信號(R/Bn)為“待命”狀態，則利用與圖33中說明之方法相同之方法，將上位頁面之指令順序輸入至NAND快閃記憶體420。

<關於第4實施形態之資料之寫入動作之作用效果>

根據上述第4實施形態，於使用平面NAND快閃記憶體之情形時，亦可獲得與第1實施形態相同之效果。

又，根據第4實施形態，於執行上位頁面編程時，自記憶體控制器110接收下位頁面之資料。例如，於寫入至記憶胞電晶體之下位頁面資料包含錯誤之情形時，使用引起錯誤之下位頁面資料進行上位頁面編程而並不理想。然而，根據本實施形態，於執行上位頁面編程時，自記憶體控制器110接收與上位頁面對應之下位頁面資料，因而可抑制此種問題。結果，根據本實施形態，可提供高品質半導體記憶裝置。

(變化例等)

另外，根據上述各實施形態，控制電路122於在進行第1編程動作時進行上位頁面編程之情形時，讀取樣品串單元或者暫存器122c中儲存之編程條件資料，決定上位編程用之初始編程電壓，但不限於此。控制電路122於進行上位頁面編程時，需要與上位頁面對應之下位頁面資料。又，根據上述各實施形態亦可知，已對下位頁面進行樣品串單元之編程條件資料之編程。因此，於讀取與上位頁面對應之下位頁面資料之階段，亦可將包含於該下位頁面之編程條件資料儲存於暫存器122c，且使用該編程條件資料，決定上位頁面用之初始編程電壓。藉此，控制電路122可抑制對樣品串單元之編程條件資料之讀取動作。

又，上述第1實施形態中已記載：亦可將對下位頁面編程用之初始編程電壓VPGM_SVL加上偏置電壓所得之電壓、或者自初始編程電壓VPGM_SVL減去偏置電壓所得之電壓，作為上位頁面編程用之初始編程電壓VPGM_SVU。同樣地，亦可將對下位頁面編程用之初始編程電壓VPGM_SVL加上偏置電壓所得之電壓、或者自初始編程電壓VPGM_SVL減去偏置電壓所得之電壓，用作下位頁面編程用之初始編程電壓VPGM_SVL。又，上述各實施形態中，對記憶胞電晶體MT保持2位元之情況進行了說明，但並不限定於此。例如，記憶胞電晶體MT亦可保持3位元以上之資料。

又，上述各實施形態中，資料鎖存電路125包括3個快取，但不限定於此，至少包括2個以上之快取即可。

再者，上述各實施形態中，

(1)讀出動作中，

A位準之讀出動作中施加至所選擇之字元線之電壓例如處於0V~0.55V之間。但並不限定於此，亦可處於0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V、0.5V~0.55V中任一者之間。

B位準之讀出動作中施加至所選擇之字元線之電壓例如處於0.5V~2.3V之間。但不限定於此，亦可處於1.65V~1.8V、1.8V~1.95V、1.95V~2.1V、2.1V~2.3V中任一者之間。

C位準之讀出動作中施加至所選擇之字元線之電壓例如處於3.0V~4.0V之間。但並不限定於此，亦可處於3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.6V、3.6V~4.0V中任一者之間。

作為讀出動作之時間(tR)，亦可處於例如25μs~38μs、38μs~70μs、70μs~80μs之間。

(2)寫入動作如上述般包含編程動作與驗證動作。寫入動作中， 對編程動作時選擇之字元線最初施加之電壓例如處於13.7V~14.3V之間。但並不限定於此，亦可處於例如13.7V~14.0V、14.0V~14.6V中任一者之間。

亦可改變寫入第奇數條字元線時對所選擇之字元線最初施加之電壓、與寫入第偶數條字元線時之對所選擇之字元線最初施加之電壓。

於將編程動作設為ISPP方式(Incremental Step Pulse Program，增量階躍脈衝編程)時，作為增加(step up)之電壓例如可列舉0.5V左右。

作為施加至非選擇之字元線之電壓，例如亦可處於6.0V~7.3V之間。但不限定於該情況，例如亦可處於7.3V~8.4V之間，還可為6.0V以下。

亦可根據非選擇之字元線為第奇數條字元線還是為第偶數條字元線，而改變所施加之通過電壓。

作為寫入動作之時間(tProg)，例如亦可處於1700μs~1800μs、1800μs~1900μs、1900μs~2000μs之間。

(3)刪除動作中，

對形成於半導體基板上部且上方配置有上述記憶胞之井最初施加之電壓例如處於12V~13.6V之間。不限定於該情況，例如亦可處於13.6V~14.8V、14.8V~19.0V、19.0V~19.8V、19.8V~21V之間。作為刪除動作之時間(tErase)，例如亦可處於3000μs~4000μs、4000μs~5000μs、4000μs~9000μs之間。

(4)記憶胞之構造，

具有經由膜厚4~10nm之隧道絕緣膜而配置於半導體基板(矽基板)上之電荷蓄積層。該電荷蓄積層可設為膜厚為2~3nm之SiN、或者SiON等絕緣膜與膜厚3~8nm之多晶矽之積層構造。又，亦可對多 晶矽添加Ru等金屬。電荷蓄積層之上具有絕緣膜。該絕緣膜例如具有夾在膜厚為3~10nm之下層High-k(高介電)膜與膜厚為3~10nm之上層High-k膜間的膜厚為4~10nm之矽氧化膜。High-k膜可列舉HfO等。又，矽氧化膜之膜厚可比High-k膜之膜厚更厚。絕緣膜上經由膜厚為3~10nm之功函數調整用之材料而形成膜厚為30nm~70nm之控制電極。此處，功函數調整用之材料為TaO等金屬氧化膜、TaN等金屬氮化膜。控制電極可使用W等。

又，記憶胞間可形成氣隙。

以上，對本發明之實施形態進行了說明，但本發明並不限定於上述實施形態，可在不脫離其主旨的範圍內進行各種變形而實施。進而，上述實施形態中包含各種段階之發明，藉由將所揭示之構成要件適當組合而提出各種發明。例如，即便自所揭示之構成要件中刪除幾個構成要件，只要獲得特定效果，則可作為發明而提出。

Claims (5)

1. 一種半導體記憶裝置，其包括：記憶胞陣列，其包括複數個記憶胞電晶體；複數條字元線，其連接於複數個上述記憶胞電晶體之閘極電極；控制電路，其對上述記憶胞電晶體進行資料之寫入；及暫存器，其儲存連接於上述記憶胞電晶體之每條字元線之編程條件資料；上述控制電路係：在接收第1指令前接收第2指令之情形時，使用儲存於上述暫存器之上述編程條件資料，決定編程電壓；基於上述第1指令對特定上述字元線施加編程電壓。
2. 如請求項1之半導體記憶裝置，其中上述記憶胞陣列包括複數個串單元；上述串單元包括複數個上述記憶胞電晶體；上述控制電路係：在接收上述第1指令前接收第2指令之情形中，於讀取上述編程條件資料之上述串單元被指定之情形時，自上述被指定之串單元中讀取上述編程條件資料，將儲存於上述暫存器之上述編程條件資料更新為上述所讀取之編程條件資料，使用儲存於上述暫存器之上述所讀取之編程條件資料，決定編程電壓。
3. 如請求項1或2之半導體記憶裝置，其中上述記憶胞陣列包括複數個串單元； 上述串單元包括複數個上述記憶胞電晶體；複數個串單元包括儲存上述編程條件資料之樣品串單元；上述控制電路係：在接收上述第1指令前未接收第2指令之情形中，於進行編程動作之串單元為上述樣品串單元之情形時，在編程時獲取上述編程條件資料，將上述暫存器內之上述編程條件資料更新為上述所獲取之編程條件資料，使用儲存於上述暫存器之上述所獲取之編程條件資料，施加編程電壓。
4. 如請求項1或2之半導體記憶裝置，其中上述記憶胞電晶體可保持第1位元資料與第2位元資料；上述控制電路係：於編程上述第1位元資料時獲取上述編程條件資料，將上述暫存器內之上述編程條件資料更新為上述所獲取之編程條件資料，使用儲存於上述暫存器之上述編程條件資料，施加編程電壓。
5. 一種半導體記憶裝置，其包括：非揮發性記憶胞電晶體，其可保持第1位元資料與第2位元資料；複數個區塊，其包括複數個上述記憶胞電晶體；記憶胞陣列，其包括複數個上述區塊；複數條字元線，其於同一上述區塊內，連接於複數個上述記憶胞電晶體之閘極電極；控制電路，其藉由進行編程動作及驗證動作而對上述記憶胞 電晶體進行資料之寫入；及第1及第2暫存器，其等設置於上述控制電路內，儲存針對上述每條字元線設定之上述記憶胞電晶體之編程條件資料；上述控制電路係：於對上述記憶胞電晶體編程上述第1位元資料之第1編程動作時，獲取上述記憶胞電晶體之編程條件資料，將儲存於上述第1暫存器之資料移動至上述第2暫存器，將上述編程條件資料儲存於上述第1暫存器，於對上述記憶胞電晶體編程上述第2位元資料之第2編程動作時，於成為上述第2編程動作之對象之字元線並非為第1字元線之情形時，使用儲存於上述第2暫存器之上述編程條件資料，施加編程電壓，於成為上述第2編程動作之對象之字元線為上述第1字元線之情形時，使用儲存於上述第1暫存器之編程條件資料，施加編程電壓，於成為上述第2編程動作之對象之字元線並非為上述第1字元線、且上述第2暫存器中未儲存上述編程條件資料之情形時，讀取與上述第2位元對應之上述第1位元，使用上述第1位元資料之一部分即上述編程條件資料，施加編程電壓，於成為上述第2編程動作之對象之字元線為上述第1字元線、且上述第2暫存器中未儲存上述編程條件資料之情形時，自成為上述第2編程動作之對象之字元線讀取與上述第2位元對應之第1位元，使用上述第1位元資料之一部分即上述編程條件資料，施加編程電壓， 自外部接收與上述第2位元對應之上述第1位元資料、及上述第2位元資料，對成為上述第2編程動作之對象之字元線施加上述所施加之編程電壓，對上述記憶胞電晶體編程自上述外部接收之上述第1位元資料及上述第2位元資料。