TW201601284A - 半導體裝置及其形成方法 - Google Patents
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Abstract
於此提供半導體裝置及其形成方法。半導體裝置包括微機電系統。導孔開口係穿過微機電系統之基底、第一介電層及第一插塞而形成。第一插塞包括第一材料，其中第一材料之蝕刻選擇性係不同於第一介電層之蝕刻選擇性。相較於不使用第一插塞來形成導孔開口，第一插塞之不同蝕刻選擇性可使導孔開口相對快速地形成，並具有相對高之深寬比及理想之輪廓。
Description
本揭露與一種半導體裝置相關，特別是與包括微機電系統裝置之半導體裝置相關。
一些半導體裝置包括了一或多個微機電系統(micro-electro-mechanical system,MEMS)裝置。在半導體裝置上，微機電系統裝置(例如：壓力感應器)通常執行至少一種功能，例如：感測、處理或致動(actutating)功能。
根據一些實施例，一種半導體裝置包括包含第一複合體之微機電系統。在一些實施例中，第一複合體包括位於第一介電層上方之第一基底。在一些實施例中，第二複合體係接觸第一複合體之第一介電層。在一些實施例中，第二複合體包括第二基底，以使第一介電層係介於第一基底及第二基底之間。在一些實施例中，導孔連接第一複合體至第二複合體，導孔具有側壁，且側壁接觸第一介電層中之第一插塞部分或第二插塞部分之至少一者。
根據一些實施例，一種半導體裝置的形成方法包括形成第一複合體，其包括形成第一插塞接觸第一基底，其中第一插塞位於第一介電層部分中，並沿第一插塞軸線設置；及
形成第二介電層部分於第一插塞及第一介電層部分上方，以形成第一介電層。根據一些實施例，一種半導體裝置的形成方法包括設置第一複合體於第二複合體上方，以使第一介電層係介於第一基底及第二複合體之間。在一些實施例中，第二複合體包括第二基底及第一金屬層，而第一插塞軸線與第一金屬層相交。根據一些實施例，一種半導體裝置的形成方法包括形成導孔開口穿過第一基底、第一插塞及第二介電層，以使導孔暴露至少部分第一金屬層，以及形成導孔於導孔開口中。
根據一些實施例，一種半導體裝置包括包含第一複合體之微機電系統。在一些實施例中，第一複合體包括位於第一介電層上方之第一基底，而第二複合體接觸第一複合體之第一介電層。在一些實施例中，第二複合體包括位於第二基底上方之第二介電層，以使第一介電層接觸第二介電層，且第一介電層及第二介電層係介於第一基底及第二基底之間。在一些實施例中，導孔連接第一複合體至第二複合體。在一些實施例中，導孔具有側壁，且側壁接觸第一介電層中之第一插塞部分或第二插塞部分之至少一者。
100‧‧‧半導體裝置
102‧‧‧第一基底
104‧‧‧第一介電層部份
106a‧‧‧第一部份開口
106b‧‧‧第一插塞開口
106c‧‧‧第二部份開口
106d‧‧‧第三部份開口
108‧‧‧第一材料
108a‧‧‧第一材料部份
108b‧‧‧第一插塞
108c‧‧‧第二材料部份
108d‧‧‧第一插塞部份
109‧‧‧第一插塞軸線
110a‧‧‧第一材料開口
110b‧‧‧第二材料開口
112‧‧‧第二介電層部份
114a‧‧‧第二插塞開口
114b‧‧‧第四部份開口
116‧‧‧第二材料
116a‧‧‧第三材料部份
116b‧‧‧第二插塞
116c‧‧‧第四材料部份
116d‧‧‧第二插塞部位
118a‧‧‧第三材料開口
118b‧‧‧第四材料開口
119‧‧‧第一距離
120‧‧‧第三介電層部份
121‧‧‧第一介電層
122‧‧‧第一複合體
124‧‧‧第二基底
126a-126f‧‧‧導電層
128a‧‧‧第一金屬層
128b‧‧‧第二金屬層
129‧‧‧第二介電層
130‧‧‧第二複合體
132‧‧‧第一導孔部份開口
133‧‧‧第二導孔部份開口
134‧‧‧導孔開口
136‧‧‧導孔
搭配附圖閱讀以下詳細的描述說明可以對本揭露各個面向有更完善的了解。必須強調的是，根據常規作法，附圖中各項特徵並未按照真實比例繪示。事實上，各項特徵尺寸比例可能任意放大或縮小，以使討論內容更清楚明瞭。
第1圖為根據一些實施例繪示之半導體裝置於某一製程階段的示意圖。
第2圖為根據一些實施例繪示之半導體裝置於某一製程階段的示意圖。
第3圖為根據一些實施例繪示之半導體裝置於某一製程階段的示意圖。
第4圖為根據一些實施例繪示之半導體裝置於某一製程階段的示意圖。
第5圖為根據一些實施例繪示之半導體裝置於某一製程階段的示意圖。
第6圖為根據一些實施例繪示之半導體裝置於某一製程階段的示意圖。
第7圖為根據一些實施例繪示之半導體裝置於某一製程階段的示意圖。
第8圖為根據一些實施例繪示之半導體裝置於某一製程階段的示意圖。
第9圖為根據一些實施例繪示之半導體裝置於某一製程階段的示意圖。
第10圖為根據一些實施例繪示之半導體裝置於某一製程階段的示意圖。
第11圖為根據一些實施例繪示之半導體裝置於某一製程階段的示意圖。
第12圖為根據一些實施例繪示之半導體裝置於某一製程階段的示意圖。
第13圖為根據一些實施例繪示之半導體裝置於某一製程階段的示意圖。
第14圖為根據一些實施例繪示之半導體裝置於某一製程階段的示意圖。
以下提供許多不同實施例或示例，以施行所請標的之各種特徵。以下描述元件及設置之特定示例以簡化本揭露。當然，此等僅為示例，並非意圖作為限定。舉例而言，在以下”形成第一特徵於第二特徵上或上方”的描述中，可能包含第一特徵及第二特徵形成直接接觸的實施方式，亦可能包含形成額外的特徵於第一特徵及第二特徵之間，而第一特徵與第二特徵並未直接接觸的實施方式。此外，本揭露在不同例子可能使用重複的元件標號(數字及/或字母)。此重複係為了簡化及清楚之目的，而非代表各實施例及/或結構間具有特定關係。
再者，此處所使用之空間性相對詞語，例如：”下面”、”之下”、”較低”、”之上”、”較高”及其相似者，係為了簡單描述如圖中繪示之元件或特徵相對另一元件或特徵之關係。這些空間性相對詞語意圖涵蓋除了圖中所繪示方位以外，裝置於使用或操作中之不同方位。這些設備或組件亦可轉向(旋轉90度或於其他方向)，而其所使用之空間性描述亦可依此理解。
於此提供一或多種形成半導體裝置(semiconductor arrangement)之技術以及經由此些技術所形成之結構。
根據一些實施例，半導體裝置包括包含第一複合體之微機電系統。在一些實施例中，第一複合體包括位於第一介電層上方之第一基底。在一些實施例中，第一介電層位於第
二複合體之第二介電層之上並與其接觸。在一些實施例中，第二複合體包括第二複合體及第二基底，其中第二介電層係位於第二基底之上。在一些實施例中，導孔穿過第一基底、第一介電層及第二介電層。在一些實施例中，導孔具有側壁，且側壁接觸第一插塞部分或第二插塞部分之至少一者。在一些實施例中，第一插塞部分或第二插塞部分之至少一者係位於第一介電層中。在一些實施例中，導孔連接至第二介電層中之第一金屬層，在一些實施例中，第一金屬層至少包括部份互補式金氧半(CMOS)電晶體，或連接至互補式金氧半電晶體。
根據一些實施例，經由形成第一複合體以形成半導體裝置。在一些實施例中，形成包括第一插塞位於第一介電層中之第一複合體。在一些實施例中，形成第一插塞接觸第一基底。在一些實施例中，第一插塞係位於第一介電層部份中。在一些實施例中，沿第一插塞軸線設置第一插塞。在一些實施例中，第一插塞軸線垂直穿過第一插塞之中心部位。在一些實施例中，形成第二介電層部分於第一插塞及第一介電層部分上方。在一些實施例中，第一介電層部份及第二介電層部份包括第一介電層。
根據一些實施例，第一複合體係經反轉(inverted)並放置於第二複合體之上，以使第一介電層係介於第一基底及第二複合體之間。在一些實施例中，設置第二複合體使第一插塞軸線與第一金屬層相交。在一些實施例中，形成導孔開口使導孔開口沿第一插塞軸線設置。在一些實施例中，形成導孔開口穿過第一基底、第一插塞及第二介電層，以使導孔暴露至少
部分第一金屬層。在一些實施例中，形成導孔於導孔開口中。在一些實施例中，經由蝕刻形成導孔開口。在一些實施例中，第一插塞包括第一材料，其中第一材料之蝕刻選擇性係不同於第一介電層之蝕刻選擇性。在一些實施例中，第一介電層包括氧化物。在一些實施例中，蝕刻不包括第一插塞之第一介電層或第二介電層至少一者為低蝕刻速率。在一些實施例中，相較於未透過第一插塞所形成之導孔開口，第一插塞改善導孔開口之輪廓。
根據一些實施例，第1-14圖為半導體裝置100於不同製程階段的截面圖。請參見第1圖，根據一些實施例，第一介電層部份104係形成於第一基底102上方。在一些實施例中，第一基底102包括磊晶層(epitaxial layer)、絕緣層上覆矽(SOI)結構、晶圓、或由晶圓形成之晶片至少其一。在一些實施例中，第一基底102包括矽、碳…等至少其一。在一些實施例中，第一介電層部份104係由成長或沉積至少其一所形成。在一些實施例中，第一介電層部份104係由物理氣相沉積(PVD)、化學氣相沉積(CVD)、或原子層沉積(ALD)至少其一所形成。在一些實施例中，第一介電層部份104包括氧化物、氮化物…等。在一些實施例中，第一基底102具有介於約20μm至50μm之厚度。
請參見第2圖，根據一些實施例，第一部份開口106a、第一插塞開口106b、第二部份開口106c、或第三部份開口106d係形成於第一介電層部份104中。在一些實施例中，第一部份開口106a、第一插塞開口106b、第二部份開口106c、或第三部份開口106d之至少其一係由蝕刻所形成，例如：各向異
性蝕刻(anisotropic etch)。在一些實施例中，第一部份開口106a、第一插塞開口106b、第二部份開口106c、或第三部份開口106d至少其一之頂部寬度大於底部寬度。在一些實施例中，第一部份開口106a、第一插塞開口106b、第二部份開口106c、或第三部份開口106d之至少其一露出至少部份第一基底102。
請參見第3圖，根據一些實施例，第一材料108係形成於第一部份開口106a、第一插塞開口106b、第二部份開口106c、第三部份開口106d或第一介電層部份104至少其一之上方。在一些實施例中，第一材料108係由成長或沉積至少其一所形成。在一些實施例中，第一材料108係由物理氣相沉積(PVD)、化學氣相沉積(CVD)、或原子層沉積(ALD)至少其一所形成。在一些實施例中，第一材料108具有不同於第一介電層部份104之蝕刻選擇性。在一些實施例中，第一材料108包括多晶矽。
請參見第4圖，根據一些實施例，第一插塞108b係由第一材料108所形成。在一些實施例中，第一插塞108b係形成於第一插塞開口106b中，以使第一插塞108b沿著第一插塞軸線109設置。在一些實施例中，穿過第一插塞108b之中心部位垂直設置第一插塞軸線109。在一些實施例中，第一插塞108b係經由於第一插塞開口106b第一側之第一材料108中形成第一材料開口110a，及於第一插塞開口106b第二側之第一材料108中形成第二材料開口110b而形成。在一些實施例中，第一材料開口110a或第二材料開口110b之至少其一露出至少部份第一介電層部份104。在一些實施例中，第一材料部份108a保留於
第一插塞108b之第一側上。在一些實施例中，第二材料部份108c保留於第一插塞108b之第二側上。在一些實施例中，第一材料開口110a或第二材料開口110b之至少其一係由蝕刻所形成。
請參見第5圖，根據一些實施例，第二介電層部份112係形成於第一材料部份108a、第一插塞108b、第二材料部份108c、及第一介電層部份104至少其一之上方。在一些實施例中，第二介電層部份112係經由如上述第1圖所繪示之第一介電層部份104實質上相同之方式所形成且包括相同之材料。
請參見第6圖，根據一些實施例，第二插塞開口114a係形成於第二介電層部份112中。在一些實施例中，第二插塞開口114a係沿著第一插塞軸線109形成。在一些實施例中，第四部份開口114b係形成於第二介電層部份112中。在一些實施例中，第二插塞開口114a露出至少部份第一插塞108b。在一些實施例中，第四部份開口114b露出至少部份第二材料部份108c。在一些實施例中，第二插塞開口114a或第四部份開口114b之至少其一係由蝕刻所形成，例如：各向異性蝕刻。在一些實施例中，第二插塞開口114a或第四部份開口114b至少其一之頂部寬度大於底部寬度。
請參見第7圖，根據一些實施例，第二材料116係形成於第二插塞開口114a、第四部份開口114b、第一插塞108b、或第二材料部份108c至少其一之上方。在一些實施例中，第二材料116係由成長或沉積至少其一所形成。在一些實施例中，第二材料116係由物理氣相沉積(PVD)、化學氣相沉積
(CVD)、或原子層沉積(ALD)至少其一所形成。在一些實施例中，第二材料116具有不同於第二介電層部份112之蝕刻選擇性。在一些實施例中，第二材料116包括多晶矽。在一些實施例中，第二材料116係相同或不同於第一材料108。
請參見第8圖，根據一些實施例，第二插塞116b係由第二材料116所形成，其位於第一插塞108b上方。在一些實施例中，第二插塞116b係形成於第二插塞開口114a中。在一些實施例中，第二插塞116b係經由於第二插塞開口114a第一側之第二材料116中形成第三材料開口118a，及於第二插塞開口114a第二側之第二材料116中形成第四材料開口118b而形成。在一些實施例中，第二插塞116b係沿著第一插塞軸線109設置。在一些實施例中，第三材料開口118a或第四材料開口118b之至少其一露出至少部份第二介電層部份112。在一些實施例中，第三材料部份116a保留於第二插塞116b之第一側上。在一些實施例中，第四材料部份116c保留於第二插塞116b之第二側上。在一些實施例中，第三材料開口118a或第四材料開口118b之至少其一係由蝕刻所形成。
請參見第9圖，根據一些實施例，第三介電層部份120係形成於第三材料部份116a、第二插塞116b、第四材料部份116c、及第二介電層部份112至少其一之上方。在一些實施例中，第三介電層部份120係經由如上述第1圖所繪示之第一介電層部份104實質上相同之方式所形成且包括相同之材料。在一些實施例中，形成第三介電層部份120以形成第一介電層121。在一些實施例中，第一介電層121包括第一介電層部份
104、第二介電層部份112或第三介電層部份120至少其一。在一些實施例中，第一介電層121具有介於約4μm至約20μm之厚度。在一些實施例中，第一介電層121及第一基底102包括第一複合體122。
請參見第10圖，根據一些實施例，第二複合體130包括第二介電層129位於第二基底124上方。在一些實施例中，第二基底124包括磊晶層、絕緣層上覆矽結構、晶圓、或由晶圓形成之晶片至少其一。在一些實施例中，第二基底124包括矽、碳…等至少其一。在一些實施例中，第二介電層129包括氧化物。在一些實施例中，導電層126a-126f之佈置係位於第二介電層129中。在一些實施例中，導電層126a-126f之佈置包括導電材料，例如：金屬。在一些實施例中，第一金屬層128a或第二金屬層128b之至少其一係位於第二介電層129中。在一些實施例中，第一金屬層128a或第二金屬層128b之至少其一係線性設置(如圖所示)或非線性設置。在一些實施例中，第一金屬層128a包括連接至互補式金氧半裝置之至少一連接結構或互補式金氧半裝置之一部分…等。第一金屬層相應於其他特徵、元件、組成…等，亦包括於不同實施例之範圍中。
請參照第11圖，根據一些實施例，第一複合體122係經反轉並放置於第二複合體130之上方。在一些實施例中，第一複合體122係放置於第二複合體130之上方，以使第一金屬層128a相交於第一插塞軸線109。在一些實施例中，一黏膠層(未顯示)接合第一複合體122至第二複合體130。在一些實施例中，第一複合體122係放置於第二複合體130之上方，以使第一
介電層121與第二介電層129接觸。在一些實施例中，第二插塞116b與第一金屬層128a相距第一距離119。在一些實施例中，第一距離119係介於約0.5μm至約3μm。
請參照第12圖，根據一些實施例，第一導孔部份開口132係沿第一插塞軸線109形成，並穿過第一基底、第一插塞108b及第二插塞116b。在一些實施例中，形成第一導孔部份開口132包括移除第一插塞108b之中心部位，而未移除第一插塞108b之第一插塞部份108d。在一些實施例中，第一插塞部份108d包括定義出導孔開口134之側壁，導孔開口134包括第一導孔部份開口132及第二導孔部份開口133(如以下所討論)。在一些實施例中，形成第一導孔部份開口132包括移除第二插塞116b之第二中心部位，而未移除第二插塞116b之第二插塞部位116d。在一些實施例中，第二插塞部份116b包括定義出導孔開口134之側壁。在一些實施例中，第一導孔部份開口132係經由執行第一蝕刻所形成。在一些實施例中，第一蝕刻包括使用包含氟化硫(SF6)、氧(O2)…等至少其一之第一蝕刻劑。在一些實施例中，第一蝕刻對第一基底102、第一插塞108b、或第二插塞116b至少其一具有選擇性。在一些實施例中，第一導孔部份開口132係使用第一罩幕形成。
請參照第13圖，根據一些實施例，經由移除部份第三介電層部份120及相應於第一距離之部份第二介電層129，形成導孔開口134之第二導孔部份開口133，以使至少部份第一金屬層128a露出。在一些實施例中，經由執行第二蝕刻形成第二導孔部份開口133，其使用包含氟化氫(HF3)或三氟甲
烷(CHF3)…等至少其一之第二蝕刻劑。在一些實施例中，第二蝕刻對第一介電層121、或第二介電層129至少其一具有選擇性。在一些實施例中，使用第一罩幕形成第二導孔部份開口133。
請參照第14圖，根據一些實施例，導孔136係形成於導孔開口134中。在一些實施例中，導孔136係由成長或沉積至少其一所形成。在一些實施例中，導孔136包括導電材料，例如：金屬。在一些實施例中，導孔開口134具有相對高的深寬比(aspect ratio)，例如介於約5至約100，其中深寬比係導孔開口深度(如頁面上自頂部至底部)除以導孔開口寬度(如頁面上自左至右)。由於第一介電層121之蝕刻選擇率，至少係相對於第一基底102之蝕刻選擇率，在沒有第一插塞108b及第二插塞116b的存在下完成具有相對高深寬比的導孔開口是至少耗時或不精確的。在一些實施例中，由於第一插塞及第二插塞之蝕刻選擇率，相對於至少第一介電層121之蝕刻選擇率，因此，相較於在沒有第一插塞及第二插塞之至少其一的存在下形成具有相對高深寬比的導孔開口134，具有第一插塞108b或第二插塞116b之至少其一，可至少更快或更精確地形成具有相對高深寬比的導孔開口134。在一些實施例中，相較於並非穿過第一插塞所形成的導孔開口，第一插塞108b或第二插塞116b之至少其一改善導孔開口132a之輪廓(profile)。
根據一些實施例，一種半導體裝置包括包含第一複合體之微機電系統。在一些實施例中，第一複合體包括位於第一介電層上方之第一基底。在一些實施例中，第二複合體係
接觸第一複合體之第一介電層。在一些實施例中，第二複合體包括第二基底，以使第一介電層係介於第一基底及第二基底之間。在一些實施例中，導孔連接第一複合體至第二複合體，導孔具有複數個側壁，且側壁接觸第一介電層中之第一插塞部分或第二插塞部分之至少一者。
上述列舉概述了一些實施例的特徵，以使此技藝人士對本揭露之各個面向更為明瞭。應了解的是，此技藝人士可以本揭露為基礎設計或改良其他製程及結構，以執行及/或達成與本文不同實施例中所述之相同目的及/或相同之優點。此技藝人士亦應可理解，此類等同結構並未偏離本揭露之精神與範圍，且其可在不偏離本揭露之精神與範圍中做各種改變、取代及變化。
本文提供實施例的各種操作步驟。所述部份或全部操作步驟之順序，不應被解釋為用以暗示這些操作步驟必須與順序相關。可理解其他替代順序對本揭露亦具有益處。此外，應理解的是，並非所有的操作步驟都必須存在於本文所提供的任一實施例中。再者，應理解的是，在一些實施例中，並非所有操作步驟皆為必要。
應了解的是，舉例而言，為了簡化和易於理解，文中描述膜層、特徵、元件…等相對於另一者具有特定尺寸大小，例如：結構尺寸或方位。然而，在一些實施例中，其實際尺寸大小係實質上與本文所述不同。此外，文中提及可用以形成膜層、特徵及元件…等各種現存技術。舉例而言，諸如：蝕刻技術、平坦化技術、植入技術、摻雜技術、旋塗技術(spin-on
techaniques)、濺鍍技術，例如：磁控管或離子束濺射法(magnetron or ion sputtering)、成長技術(growth techaniques)，例如：熱成長(thermal growth)或沉積技術，例如：化學氣相沉積(CVD)、物理氣相沉積(PVD)、等離子體增強化學氣相沉積(PECVD)或原子層沉積(ALD)。
此外，在本文中，“示例”僅用於表示提供作為舉例、實例、例證…等等，而非必定是較優越的。在本申請中，“或”係用以表示包含性的“或”而不是排除性的“或”。還有，在本揭露和所附的權利要求書中，“一”和“一個”一般應解釋為表示“一個或多個”，除非另有明確說明或可由上下文清楚判斷其是針對單數的形式。另外，A和B至少一者及/或其相似者通常是指”A或B”或”A和B兩者”。再者，此外，對於“包括”、“有”、“具有”、“包含”或其變換詞之使用，此些術語意旨類似於術語“包括”的包含性情形。而且，除非另有明確定義，“第一”、“第二”或其相似者等，並非意圖暗示一種時序面向(temporal aspect)、空間面向(spatial aspect)、排序(ordering)…等；相反地，這些術語僅用於特徵、元件、物件…等的辨識、命名…等，例如：第一元件和第二元件通常對應於元件A和元件B、兩種不同或相同的元件、或相同元件。
此外，雖本揭露已經顯示及描述一個或多個實施方式，所屬領域之技藝人士可在閱讀和理解本說明書和附圖後做出等效的改變和修飾。本揭露包括所有此類修飾和變更，且不以下述之權利要求範圍為限。尤其是關於經由上述組成[例
如：元件、資源(resources)等]所執行的各種功能，除非特別指定，用於描述此些組成的術語係意圖對應於任何可用以執行所述組成之特定功能的任何組件(例如：即功能上之等效)，即使其結構並不等同於所揭示之結構。此外，雖本揭露之一個特定特徵可能僅公開於數種實施方式的其中之一，然而，若對於所示或特定之應用為較佳或較優異時，此特徵仍可與其他實施方式的一個或多個其他特徵進行組合。
100‧‧‧半導體裝置
102‧‧‧第一基底
104‧‧‧第一介電層部份
108a‧‧‧第一材料部份
108b‧‧‧第一插塞
108c‧‧‧第二材料部份
109‧‧‧第一插塞軸線
112‧‧‧第二介電層部份
116a‧‧‧第三材料部份
116b‧‧‧第二插塞
116c‧‧‧第四材料部份
120‧‧‧第三介電層部份
121‧‧‧第一介電層
122‧‧‧第一複合體
124‧‧‧第二基底
126a-126f‧‧‧導電層
128a‧‧‧第一金屬層
128b‧‧‧第二金屬層
129‧‧‧第二介電層
130‧‧‧第二複合體
136‧‧‧導孔
Claims (10)
- 一種半導體裝置，包括：一微機電系統，包括：一第一複合體，包括：一第一基底，位於一第一介電層上方；以及一第二複合體，其接觸該第一複合體之該第一介電層，該第二複合體包括：一第二基底，以使該第一介電層係介於該第一基底及該第二基底之間；以及一導孔，連接該第一複合體至該第二複合體，該導孔具有複數個側壁，且該些側壁接觸該第一介電層中之一第一插塞部分或一第二插塞部分之至少一者。
- 如申請專利範圍第1項所述之半導體裝置，更包括一第二介電層介於該第二基底及該第一介電層之間。
- 如申請專利範圍第2項所述之半導體裝置，更包括一第一金屬層位於該第二介電層中，其中該第一金屬層包括至少一互補式金屬氧化物半導體(CMOS)。
- 如申請專利範圍第3項所述之半導體裝置，其中該導孔連接至該第一金屬層。
- 如申請專利範圍第2項所述之半導體裝置，其中該第一介電層或該第二介電層至少其一包括氧化物。
- 如申請專利範圍第1項所述之半導體裝置，其中該第一插塞部分或該第二插塞部分至少其一包括一第一材料，其中該第一材料具有不同於該第一介電層之蝕刻選擇性。
- 如申請專利範圍第1項所述之半導體裝置，其中該第一插塞部分或該第二插塞部分至少其一包括多晶矽。
- 一種半導體裝置的形成方法，包括：形成一第一複合體，包括：形成一第一插塞接觸一第一基底，其中該第一插塞位於一第一介電層部分中，並沿一第一插塞軸線設置；形成一第二介電層部分於該第一插塞及該第一介電層部分上方，以形成一第一介電層；設置該第一複合體於該第二複合體上方，以使該第一介電層係位於該第一基底及該第二複合體之間，其中該第二複合體包括一第二基底及一第一金屬層，而該第一插塞軸線與該第一金屬層相交；形成一導孔開口穿過該第一基底、該第一插塞及該第二介電層，以使該導孔暴露至少部分該第一金屬層；以及形成一導孔於該導孔開口中。
- 如申請專利範圍第8項所述之半導體裝置的形成方法，其中形成該第一複合體包括：在設置該第一複合體之前，於該第二介電層部分中形成一第二插塞接觸該第一插塞；以及在設置該第一複合體之前，形成一第三介電層部分於該第二插塞上方。
- 如申請專利範圍第8項所述之半導體裝置的形成方法，其中形成一導孔開口包括移除該第一插塞之一第一中心部分，而未移除該第一插塞之該第一插塞部分，其中該第一插塞 部分包括定義出該導孔開口之側壁。
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