TW201546883A - 半導體製程 - Google Patents

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Abstract

本發明提供一種半導體製程，係包含以下步驟。首先，在一基底上形成一閘極結構，並且在該基底及該閘極結構上形成一第一材料層。接著，將硼摻質佈植至該閘極結構兩側之該基底中，形成一第一摻雜區，並且將P型導電摻質佈植至該閘極結構兩側之該基底中，形成一第二摻雜區。隨後，在該第一材料層上形成一第二材料層。最後，依序蝕刻該第二材料層、該第一材料層以及該基底，且在該閘極結構兩側之該基底形成一凹槽，其中，該凹槽位在該第一摻雜區之範圍內。

Description

半導體製程
本發明係關於一種半導體製程，特別是關於一種利用硼摻雜限定凹槽形成範圍之半導體製程。
為了能增加半導體結構的載子遷移率，可以選擇對於閘極通道施加壓縮應力或是伸張應力。舉例來說，若需要施加的是壓縮應力，習知技術常利用選擇性磊晶成長(selective epitaxial growth，SEG)技術於一矽基底內形成晶格排列與該矽基底相同之磊晶結構，例如矽鍺(silicon germanium，SiGe)磊晶結構。利用矽鍺磊晶結構之晶格常數(lattice constant)大於該矽基底晶格之特點，對P型金氧半導體電晶體的通道區產生應力，增加通道區的載子遷移率(carrier mobility)，並藉以增加金氧半導體電晶體的速度。反之，若是N型半導體電晶體則可選擇於矽基底內形成矽碳(silicon carbide，SiC)磊晶結構，對閘極通道區產生伸張應力
前述方法雖然可以有效提升通道區的載子遷移率，卻導致整體製程的複雜度以及製程控制的難度，尤其是在半導體元件尺寸持續縮小的趨勢下。舉例來說，習知技術往往是以遮罩在矽基底定義一凹槽區，再於該凹槽區中形成矽鍺磊晶結構。然而，當半導體元件日益微型化，無法精準控制凹槽區形成的位置，易發生如損傷 輕摻雜汲極區(LDD)而導致短通道效應(short channel effect)等負面影響，造成漏電流增加，因而損及元件的品質及效能。
由此可知，還需要一種新穎的半導體製程，以獲得更具有可靠度的元件
本發明係提供一種新穎的半導體製程，其可準確定義凹槽區形成位置，以形成具有更佳可靠度之元件。
本發明之目的在於提供一種半導體製程。首先，在一基底上形成一閘極結構，並且在該基底及該閘極結構上形成一第一材料層。接著，將硼摻質佈植至該閘極結構兩側之該基底中，形成一第一摻雜區，以及，將P型導電摻質佈植至該閘極結構兩側之該基底中，形成一第二摻雜區。之後，在該第一材料層上形成一第二材料層，再依序蝕刻該第二材料層、該第一材料層以及該基底，且在該閘極結構兩側之該基底形成一凹槽，其中，該凹槽位在該第一摻雜區之範圍內。
本發明之另一目的在於提供一種半導體製程。首先，在一基底上形成一閘極結構，並且在該閘極結構兩側之該基底中形成一硼摻雜區。之後，蝕刻該基底，在該閘極結構兩側之該基底中形成一凹槽，其中，該凹槽不超過該硼摻雜區之範圍。
本發明的半導體製程，主要是在閘極結構兩側的基底中形成一硼摻雜區，減緩等向性蝕刻的速率，同時藉由分別形成第一材 料層及第二材料層，來分別定義該硼摻雜區以及凹槽區形成位置，因此，可精準地定義輕摻雜汲極區與凹槽區的形成位置，避免短通道效應影響元件可靠性。
100‧‧‧基底
110‧‧‧第一摻雜區
130‧‧‧第二摻雜區
150‧‧‧凹槽
150a‧‧‧初始凹槽
300‧‧‧閘極結構
301‧‧‧介電層
303‧‧‧閘極
305‧‧‧帽蓋層
305a‧‧‧第一帽蓋層
305b‧‧‧第二帽蓋層
500‧‧‧第一材料層
550‧‧‧第一側壁子
700‧‧‧第二材料層
750‧‧‧第二側壁子
850‧‧‧第三側壁子
900‧‧‧磊晶結構
950‧‧‧源極/汲極區
A‧‧‧圓角
D1‧‧‧深度
D2‧‧‧深度
第1圖至第7圖繪示本發明第一實施例中半導體製程的步驟示意圖。
第8圖繪示本發明一變化實施例中半導體製程的步驟示意圖。
第9圖繪示本發明第二實施例中半導體製程的步驟示意圖。
第10圖至第11圖繪示本發明第三實施例中半導體製程的步驟示意圖。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特詳細說明本發明的構成內容及所欲達成之功效，俾使該領域之一般技藝人士得以具以實施。如下所述之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者，本發明中亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性及邏輯性的改變。
請參考第1圖至第7圖，所繪示為本發明第一實施例之半導體製程的步驟示意圖。如第1圖所示，在一基底100上形成一閘極結構300，並且於基底100及閘極結構300上全面形成一第一材料層500。於本實施例中，閘極結構300包含一介電層301、一閘極303以及一帽蓋層(capping layer)305，可選擇經由相同的微影蝕刻製程形成。其中，閘極結構300的形成步驟，例如先在基底100 上全面形成一介電材料層、一閘極材料層及一帽蓋材料層後(未繪示)，再圖案化該些堆疊的材料層，以形成閘極結構300。然而，本發明之閘極結構300亦可能以其他方式形成，並不限於前述步驟。而第一材料層500則是會覆蓋在閘極結構300之上，在本實施例中，第一材料層500例如是氮化矽層或是矽碳氮(SiCN)，其厚度大體上介於30埃(Angstroms)至40埃之間，但不以此為限。
在一實施例中，基底100例如是矽基底(silicon substrate)、磊晶矽(epitaxial silicon substrate)、碳化矽基底(silicon carbide substrate)或矽覆絕緣(silicon-on-insulator,SOI)基底等，但不以此為限。而介電層301可包含二氧化矽(SiO2)、氮化矽(SiN)或高介電常數(high dielectric constant，high-k)材料；閘極303可包含金屬材料、多晶矽(poly silicon)或金屬矽化物(silicide)等導電材料；而帽蓋層303則包含二氧化矽、氮化矽、碳化矽(SiC)或氮氧化矽(SiON)等，但不以此為限。並且，在一實施例中，帽蓋層305可進一步包含一第一帽蓋層305a及第二帽蓋層305b，例如是分別包含氧化矽及氮化矽。
此外，在一實施例中，還可選擇預先在基底100中形成複數個摻雜井(未繪示)或複數個作為電性隔離之用的淺溝渠隔離(shallow trench isolation，STI)。並且，在其他變化實施例中，本發明之半導體製程亦可應用於非平面電晶體，例如是鰭狀電晶體(Fin-FET)，此時，第1圖所標示之元件100即相對應代表為形成於一基底上的鰭狀結構。
如第2圖所示，進行一第一離子佈植製程，將可減緩蝕刻 速率的摻質，例如是硼摻質，佈植至閘極結構300兩側的基底100，以形成一第一摻雜區110。具體來說，該第一離子佈植製程是以閘極結構300以及覆蓋於其側壁上之第一材料層500作為離子佈植遮罩進行佈植，因此會形成一側緣與第一材料層500於垂直方向上切齊的第一摻雜區110。在一較佳實施例中，該第一離子佈植製程是選擇以硼摻質進行離子佈植，且該硼摻質的離子佈植劑量約為1.5E13至1.5E15(原子/平方公分)，摻雜能量約為4KeV至12KeV(千電子伏特)，故第一摻雜區110為硼摻雜區，但不以此為限。
接著，如第3圖所示，進行一第二離子佈植製程，將半導體元件所需的導電摻質，佈植至閘極結構300兩側的基底100，以形成一第二摻雜區130，使其可以作為一輕摻雜汲極區(LDD)或是一源極/汲極延伸區(Source/Drain Extension,SDE)。其中，該第二離子佈植製程同樣是以閘極結構300及垂直部分之第一材料層500作為離子佈植遮罩進行佈植，因此第二摻雜區130之一側緣亦會與第一材料層500於垂直方向上切齊，如第3圖所示。在本發明之一較佳實施例中，係以製作P通道金氧半導體(PMOS)為例來做說明，因此該第二離子佈植製程是選擇以P型導電摻質進行離子佈植，故第二摻雜區130為P型導電摻雜區，但不以此為限。
值得說明的是，在本實施例中，第二摻雜區130與第一摻雜區110是透過相同離子佈植遮罩而形成，亦即如第3圖所示之閘極結構300及覆蓋於其側壁表面未經蝕刻的第一材料層500；且可選擇利用一熱(thermal)製程，例如回火(anneal)製程，將所佈植摻質趨入基底100，其中該熱製程操作之時程並不限於在此階段。因此，第一摻雜區110係重疊第二摻雜區130，並且第二摻雜 區130與第一摻雜區110在基底100中分別具有一深度D1、D2，其中，第一摻雜區110的深度D2大於第二摻雜區130的深度D1。再者，於前述實施例中，雖是以先操作該第一離子佈植製程，再操作該第二離子佈植製程做為實施樣態說明，但本發明之操作時序並不以此為限。在另一實施例中，也可選擇優先進行該第二離子佈植製程，隨後再進行該第一離子佈植製程。
另外，在其他變化實施例中，也可選擇在形成第一材料層500之前先進行該第一離子佈植製程，例如直接以閘極結構300作為離子佈植遮罩進行減緩蝕刻速率之摻質的佈植，形成一側緣與閘極結構300切齊的第一摻雜區110，如第8圖所示，而在形成第一材料層500之後，再進行該第二離子佈植製程，形成輕摻雜汲極區(LDD)。
其後，如第4圖所示，於整片的第一材料層500上全面形成一第二材料層700，第二材料層700會覆蓋在閘極結構300、第一摻雜區110與第二摻雜區130之上。在本實施例中，第二材料層700例如是氮化矽層或是矽碳氮(SiCN)層，第二材料層700之厚度大體上為60埃，但不以此為限。此外，在一實施例中，第二材料層700可包含與第一材料層500相同的材料，例如是皆為氮化矽層或是矽碳氮層，且第一材料層500與第二材料層700之總厚度大體上為90埃至100埃，但不以此為限。
如第5圖及第6圖所示，進行至少一蝕刻製程，蝕刻第二材料層700、第一材料層500、第一摻雜區110以及第二摻雜區130，以在閘極結構300之側壁形成一側壁子，且在閘極結構300兩側之 基底100中形成至少一凹槽150。其中，該側壁子包含由第一材料層500所形成之一第一側壁子550以及由第二材料層700所形成之一第二側壁子750。
值得注意的是，在本實施例中，該蝕刻製程係以閘極結構300、第一側壁子550及第二側壁子750為遮罩蝕刻閘極結構300兩側之基底100，因此，該蝕刻製程會部份移除閘極結構300兩側之基底100，也就是部份之第一摻雜區110以及部份之第二摻雜區130，但不會超出第一摻雜區110的範圍，使凹槽150可以位在第一摻雜區110之範圍內。
進一步來說，在一實施例中可先進行一非等向性蝕刻，例如為一乾蝕刻步驟，移除部分之第一材料層500以及部分之第二材料層700，以形成L形的第一側壁子550及第二側壁子750並暴露出部分的閘極結構300。然後再持續該非等向性蝕刻，例如為一乾蝕刻步驟，向下移除部份之第二摻雜區130以及部分之第一摻雜區110，以形成一初始凹槽150a係完全位在第一摻雜區110內，其中，初始凹槽150a之一側緣與第二側壁子750於垂直方向上切齊，如第5圖所示。
接著進行一等向性蝕刻或一橫向蝕刻，例如為一溼蝕刻製程，以等向性地進一步側向蝕刻初始凹槽150a之該側緣，使之形成凹槽150，如第6圖所示。應特別說明的是，因本實施例之第一摻雜區110包含可減緩等向性蝕刻速率的摻質，特別是靠近第一摻雜區110底部之處，因硼摻雜濃度較高，故蝕刻速率相對較低。另一方面，靠近第一摻雜區110頂部之硼摻雜濃度較低，蝕刻速率相對 較高，因此可使凹槽150進一步往橫向延伸，但不會出現沿特定結晶面蝕刻速率較快，而形成鑽石、六角等多邊形(hexagon，又可稱為sigma Σ)凹槽結構的現象，其會在凹槽150側緣之中央處形成一圓角A，圓角A在垂直閘極結構300的投影方向上係位在第二側壁子750下方，亦即凹槽150係位在第一摻雜區110之範圍內。此外，於本發明之一實施例中，溼蝕刻例如是使用氫氧化銨(ammonium hydroxide，NH4OH)或氫氧化四甲基銨(tetramethylammonium hydroxide，TMAH)等的蝕刻液體，並且本發明形成凹槽150的方式不限於前述乾蝕刻搭配溼蝕刻的方式，亦可以選擇透過其他方式形成。
之後，如第7圖所示，進行一選擇性磊晶成長(Selective epitaxial growth，SEG)製程，以在凹槽150中形成一磊晶結構900。詳細來說，在該蝕刻製程之後可選擇性額外操作一清洗步驟，去除其他雜質與蝕刻殘餘物，再進行該磊晶成長製程，於凹槽150內形成磊晶結構900。在本實施例中，磊晶結構900係位在第一摻雜區110之範圍內，並且會自凹槽150底部之基底100處向上延伸至高於基底100表面處。值得注意的是，磊晶結構900成長時會受到凹槽150的限制，而共形地形成具有一圓角的磊晶結構900，磊晶結構900在橫向上係延伸至第二側壁子750下方處，使其一側緣在垂直閘極結構300的投影方向上位在第二側壁子750下方，亦即磊晶結構900也是位於第一摻雜區130之範圍內。在本發明中，磊晶結構900可依據不同需求而具有不同的材質，例如在本實施例中，磊晶結構900可以包含矽鍺(SiGe)磊晶結構，但不限於此。另外，在本實施例中，更利用同步(in-situ)磊晶成長製程進行一P型摻質佈植，形成包含P型摻質的矽鍺磊晶結構，以直接作為源極/汲極 區，因此，可省略後續源極/汲極的離子佈植步驟。此外，在其他實施例中，該磊晶成長製程可以選擇用單層或多層的方式來形成，並且鍺和/或P型摻質的濃度梯度可以以選擇漸增等的方式形成，但不以此為限。
由上述的實施例可知，本發明的半導體製程，主要是在閘極結構兩側的基底中分別形成一硼摻雜區，減緩等向性蝕刻的速率，避免過度蝕刻基底，以精確地控制凹槽區的形成位置。另一方面，本發明的半導體製程係分別利用未經蝕刻的第一材料層以及蝕刻後的第一材料層與第二材料層來分別定義硼摻雜區以及凹槽區，因此可進一步限定凹槽區的形成位置必然位在硼摻雜區的範圍之內，以避免損傷到同樣藉由未經蝕刻的第一材料層所定義之輕摻雜汲極區，而發生諸如短通道效應等狀況，影響元件可靠性。然而，本領域通常知識者也應了解，本發明半導體製程也可能以其他方式形成，並不限於前述的步驟。
下文將針對本發明半導體製程的其他實施例或變化型進行說明。且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
第9圖繪示本發明第二實施例中半導體製程的步驟示意圖。本實施例的半導體製程和前述實施例的第1圖至第7圖相同，在此不再贅述。然而，在形成如第7圖所示之磊晶結構900後，係額外再進行一源極/汲極的離子佈植製程以在閘極結構300兩側的磊晶結構900中佈植適當的導電摻質，較佳是P型摻質，以形成一源 極/汲極區950，第9圖所示。其中，源極/汲極區950的具體形成步驟，例如可以先在閘極結構300之側壁上形成一第三材料層(圖未示)，該第三材料層係均勻地覆蓋基底100、閘極結構300及磊晶結構900上，並且覆蓋部分帽蓋層305。接著，經由一適當之蝕刻步驟，使該第三材料層形成一第三側壁子850，其中，第三側壁子850部分覆蓋磊晶結構900。之後，再以閘極結構300、第一側壁子550、第二側壁子750及第三側壁子850為遮罩，在閘極結構300兩側的磊晶結構900中形成源極/汲極區950。其中，該第三材料層可以選擇包含與第一材料層500及第二材料層700相同或不同之材質，例如是氮化矽、氧化矽、矽碳氮矽或其組合。
第10圖及第11圖繪示本發明第三實施例中半導體製程的步驟示意圖。本實施例與前述實施例之主要差異在於實施該第一離子佈植製程的時序點，尤其是在進行該非等向性蝕刻步驟與等向性蝕刻步驟之間，才進行該減緩蝕刻速率之摻質的佈植製程。首先，在形成如第1圖所示之半導體結構後，係直接先進行該第二離子佈植製程，將半導體元件所需的導電摻質，例如是P型導電摻質，佈植至閘極結構300兩側的基底100，以形成一側緣與第一材料層500切齊的第二摻雜區130，作為一輕摻雜汲極區(LDD)，如第10圖所示。然後蝕刻第二材料層700、第一材料層500、第二摻雜區130以及基底100，以在閘極結構300之側壁形成第一側壁子550與第二側壁子750，並在閘極結構300兩側之基底100中形成初始凹槽150a，類似如第4圖至第5圖所示。接著才進行該第一離子佈植製程，將硼摻質佈植至初始凹槽150a內周緣，形成環繞初始凹槽150a之第一摻雜區110，如第11圖所示。最後再蝕刻初始凹槽150a之該側緣，使之形成凹槽150，類似如第6圖所示。
換句話說，本第三實施例係在形成初始凹槽150a之後，才利用調整摻質的佈植角度，例如是使用直角、斜角等佈植方式，於初始凹槽150a之底部與側壁處形成可減緩等向性蝕刻速率的第一摻雜區110。較佳使初始凹槽150a之底部具有較濃的硼摻濃度，而初始凹槽150a的側壁則具有較淺的硼摻雜濃度，以減緩後續濕蝕刻步驟對於初始凹槽150a底部的蝕刻速率。除前述差異之外，本實施例之P型導電摻質及硼摻質的佈植條件，以及後續濕蝕刻等其他步驟之操作皆與前述實施例相同，故不再贅述。
前述各實施例雖皆係以平面電晶體(planar transistor)之製作方法為實施樣態進行說明，但本領域技術人員應可理解本發明亦可應用於其他非平面電晶體(non-planar transistor)，例如鰭狀場效電晶體(Fin FET)等，該些實施例仍應屬本發明所涵蓋的範圍。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧基底
110‧‧‧第一摻雜區
130‧‧‧第二摻雜區
150‧‧‧凹槽
300‧‧‧閘極結構
301‧‧‧介電層
303‧‧‧閘極
305‧‧‧帽蓋層
305a‧‧‧第一帽蓋層
305b‧‧‧第二帽蓋層
550‧‧‧第一側壁子
750‧‧‧第二側壁子
A‧‧‧圓角

Claims (20)

  1. 一種半導體製程，包含下列步驟：在一基底上形成一閘極結構；在該基底及該閘極結構上形成一第一材料層；佈植硼摻質至該閘極結構兩側之該基底中，形成一第一摻雜區；佈植P型導電摻質至該閘極結構兩側之該基底中，形成一第二摻雜區；在該第一材料層上形成一第二材料層；以及進行一蝕刻製程，以依序蝕刻該第二材料層、該第一材料層以及該基底，而在該閘極結構兩側之該基底形成一凹槽，其中，該凹槽位在該第一摻雜區之範圍內。
  2. 如申請專利範圍第1項所述之半導體製程，其中，該凹槽之一側緣具有一圓角，該圓角位在該第二材料層下方。
  3. 如申請專利範圍第1項所述之半導體製程，其中，該蝕刻製程更包含：非等向性蝕刻該第二材料層及該第一材料層，以形成一側壁子；非等向性蝕刻該基底，以在該閘極結構兩側之該基底中形成一初始凹槽，該初始凹槽之一側緣係與該側壁子切齊；以及等向性蝕刻該初始凹槽之該側緣，以形成該凹槽。
  4. 如申請專利範圍第3項所述之半導體製程，其中，該硼摻質佈植之步驟係在該非等向性蝕刻基底步驟之後進行。
  5. 如申請專利範圍第1項所述之半導體製程，其中該第一摻雜區之 深度大於該第二摻雜區之深度。
  6. 如申請專利範圍第1項所述之半導體製程，其中該第一摻雜區係與該第二摻雜區相重疊。
  7. 如申請專利範圍第1項所述之半導體製程，其中，該佈植硼摻質之步驟包含以該閘極結構及該第一材料層為佈植遮罩，使該第一摻雜區之一側緣係與該第一材料層切齊。
  8. 如申請專利範圍第1項所述之半導體製程，其中，該佈植硼摻質之步驟包含以該閘極結構為佈植遮罩，使該第一摻雜區之一側緣係與該閘極結構之一側壁切齊。
  9. 如申請專利範圍第1項所述之半導體製程，更包含：在該凹槽中形成一磊晶結構，該磊晶結構位在該第一摻雜區之範圍內。
  10. 如申請專利範圍第9項所述之半導體製程，更包含：於該閘極結構兩側之該基底中，形成一源極/汲極區。
  11. 如申請專利範圍第10項所述之半導體製程，其中，該源極/汲極區係同步(in-situ)形成於該磊晶結構中。
  12. 如申請專利範圍第10項所述之半導體製程，更包含：形成一第三側壁子，該第三側壁子係位在該閘極結構之側壁上並且部分覆蓋該磊晶結構；以及以該第三側壁子為離子佈植遮罩形成該源極/汲極區。
  13. 一種半導體製程，包含：在一基底上形成一閘極結構；在該閘極結構兩側之該基底中形成一硼摻雜區；以及蝕刻該基底，在該閘極結構兩側之該基底中形成一凹槽，其中，該凹槽不超過該硼摻雜區之範圍。
  14. 如申請專利範圍第13項所述之半導體製程，其中，該硼摻雜區是在該蝕刻該基底的步驟之前形成，且該凹槽位在該硼摻雜區內。
  15. 如申請專利範圍第13項所述之半導體製程，其中，該蝕刻該基底的步驟包含：進行一非等向性蝕刻，蝕刻該閘極結構兩側之該基底，以形成一初始凹槽；以及進行一等向性蝕刻，蝕刻該初始凹槽，以形成該凹槽。
  16. 如申請專利範圍第15項所述之半導體製程，更包含：在該基底及該閘極結構上全面形成一第一材料層；於該第一材料層上全面形成一第二材料層；以及進行該非等向性蝕刻，依序蝕刻該第二材料層與該第一材料層，以分別形成一第二側壁子及一第一側壁子。
  17. 如申請專利範圍第16項所述之半導體製程，其中，該硼摻雜區係形成於該第一材料層形成之後及該第二材料層形成之前，且該硼摻雜區之一側緣與該第一材料層於垂直方向上切齊，而該初始 凹槽則係形成於該第二側壁子形成之後，且該初始凹槽之一側緣係切齊該第二側壁子。
  18. 如申請專利範圍第16項所述之半導體製程，其中，該硼摻雜區係形成於該初始凹槽形成之後，且該初始凹槽之一側緣係切齊該第二側壁子。
  19. 如申請專利範圍第13項所述之半導體製程，更包含：在該閘極結構兩側之該基底中形成一P型導電摻雜區，其中，該P型導電摻雜區與該硼摻雜區相重疊，且該硼摻雜區之深度大於該P型導電摻雜區之深度。
  20. 如申請專利範圍第13項所述之半導體製程，其中，更包含：在該凹槽中進行一磊晶成長，形成一磊晶結構；以及在該磊晶結構中形成一源極/汲極區。
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