TW201537730A - 畫素結構及其製作方法 - Google Patents

Abstract

一種畫素結構，包括一薄膜電晶體元件。薄膜電晶體元件包括一氧化物半導體層、一閘極絕緣層、一閘極、一第一連接電極、一第二連接電極、一介電層、一源極與一汲極。氧化物半導體層具有一通道區，以及一第一接觸區與一第二接觸區分別位於通道區之兩相對側。第一連接電極覆蓋第一接觸區之上表面，且第二連接電極覆蓋第二接觸區之上表面，其中第一連接電極與第二連接電極未與閘極絕緣層在垂直投影方向上重疊。源極經由第一連接電極與氧化物半導體層之第一接觸區電性連接，而汲極經由第二連接電極與氧化物半導體層之第二接觸區電性連接。

Description

畫素結構及其製作方法

本發明係關於一種畫素結構及其製作方法，尤指一種利用連接電極連接源極/汲極與氧化物半導體層之畫素結構及其製作方法。

薄膜電晶體(thin film transistor,TFT)元件係一種廣泛應用於顯示面板之半導體元件，例如應用在液晶顯示面板(liquid crystal display panel,LCD panel)、有機發光二極體顯示器(organic light emitting diode display panel,OLED display panel)及電子紙(electronic paper,E-paper)等顯示面板。薄膜電晶體元件的電子遷移率(mobility)直接影響到薄膜電晶體元件的切換速度，因此對於顯示畫面品質有很大的影響。

目前顯示面板之薄膜電晶體元件根據使用之半導體層材料的不同，主要可以區分成非晶矽薄膜電晶體(amorphous silicon TFT,a-Si TFT)元件、多晶矽薄膜電晶體(poly silicon TFT)元件以及氧化物半導體薄膜電晶體(oxide semiconductor TFT)元件。非晶矽薄膜電晶體元件受限於使用非晶矽半導體材料，因此其電子遷移率較低(目前非晶矽薄膜電晶體元件之電子遷移率約在1cm2/Vs以內)，故無法滿足目前可見的未來更高規格顯示器的需求。多晶矽薄膜電晶體受惠於其多晶矽材料的特性，於電子遷移率上有大幅的改善(多晶矽薄膜電晶體之電子遷移率最佳約可達100cm2/Vs)。然而多晶矽薄膜電晶體元件的製程複雜(相對地成本提升)，且於大尺寸面板應用時會有結晶程度均勻性不佳的問題存在，故目前多晶矽薄膜電晶體元件仍以小尺寸面板應用 為主。氧化物半導體薄膜電晶體元件則是應用近年來新崛起的氧化物半導體材料，此類材料一般為非晶相(amorphous)晶格結構，沒有應用於大尺寸面板上均勻性不佳的問題，且可利用多種方式成膜，例如濺鍍(sputter)、旋塗(spin-on)以及印刷(printing)等方式，因此在製程上較非晶矽薄膜電晶體元件更有製程簡化的彈性。氧化物半導體薄膜電晶體元件的電子遷移率一般可較非晶矽薄膜電晶體高10倍以上(氧化物半導體薄膜電晶體之電子遷移率大體上介於10cm2/Vs到50cm2/Vs之間)，此程度已可滿足目前可見的未來高規格顯示面板的需求。

然而，在氧化物半導體薄膜電晶體元件中，源極/汲極與氧化物半導體層間的接觸阻抗若過大，將使得薄膜電晶體元件的效能降低且無法有效發揮其高電子遷移率的特性，故有必要降低氧化物半導體層與源極電極/汲極電極間的接觸阻抗，以使得氧化物半導體薄膜電晶體元件展現高電子遷移率的特性。

本發明之目的之一在於提供一種畫素結構及其製作方法，以提升畫素結構之薄膜電晶體元件的元件特性。

本發明之一實施例提供一種畫素結構，包括一基板、一薄膜電晶體元件、一第一保護層以及一第一畫素電極。薄膜電晶體元件設置於基板上，且薄膜電晶體元件包括一氧化物半導體層、一閘極絕緣層、一閘極、一第一連接電極、一第二連接電極、一介電層、一源極與一汲極。氧化物半導體層設置於基板上，且氧化物半導體層具有一通道區，以及一第一接觸區與一第二接觸區分別位於通道區之兩相對側。閘極絕緣層設置於氧化物半導體層上，且閘極絕緣層覆蓋通道區之一上表面並暴露出第一接觸區之一上表面以及第二接觸區之一上表面。閘極設置於閘極絕緣層上。第一連接電極與第二 連接電極分別設置於閘極絕緣層之兩側，第一連接電極覆蓋第一接觸區之上表面並與第一接觸區之上表面接觸，且第二連接電極覆蓋第二接觸區之上表面並與第二接觸區之上表面接觸，其中第一連接電極與第二連接電極未與閘極絕緣層在一垂直投影方向上重疊。介電層設置於閘極、第一連接電極與第二連接電極上，其中介電層具有一第一接觸洞至少部分暴露出第一連接電極之一上表面，以及一第二接觸洞至少部分暴露出第二連接電極之一上表面。源極與汲極設置於介電層上，其中源極經由第一接觸洞與第一連接電極電性連接，且汲極經由第二接觸洞與第二連接電極電性連接。第一保護層設置於介電層上，其中第一保護層具有一第三接觸洞，至少部分暴露出汲極。第一畫素電極設置於第一保護層上，其中第一畫素電極經由第三接觸洞與薄膜電晶體元件之汲極電性連接。

本發明之另一實施例提供一種製作畫素結構之方法，包括下列步驟。提供一基板，並於基板上形成一圖案化氧化物半導體層，其中圖案化氧化物半導體層包括一氧化物半導體層，且氧化物半導體層具有一通道區，以及一第一接觸區與一第二接觸區分別位於通道區之兩相對側。於基板與圖案化氧化物半導體層上依序形成一絕緣層以及一第一導電層。於第一導電層上形成一圖案化遮蔽層，其中圖案化遮蔽層部分覆蓋第一導電層。去除圖案化遮蔽層所暴露出之第一導電層以形成一第一圖案化導電層，以及去除圖案化遮蔽層所暴露出之絕緣層以形成一圖案化絕緣層，其中圖案化絕緣層包括一閘極絕緣層，閘極絕緣層覆蓋通道區之一上表面並暴露出第一接觸區之一上表面以及第二接觸區之一上表面，以及第一圖案化導電層包括一閘極位於閘極絕緣層上。於圖案化遮蔽層所暴露出之基板上、氧化物半導體層之第一接觸區之上表面上以及第二接觸區之上表面上形成一第二導電層。進行一掀離製程，同時移除圖案化遮蔽層以及位於圖案化遮蔽層上之第二導電層以形成一第二圖案化導電層，其中第二圖案化導電層包括一第一連接電極與一第二 連接電極，以自行對準方式分別形成於第一接觸區之上表面上以及第二接觸區之上表面上，且第一連接電極與第二連接電極未與閘極絕緣層在一垂直投影方向上重疊。於閘極、第一連接電極與第二連接電極上形成一介電層，其中介電層具有一第一接觸洞至少部分暴露出第一連接電極之一上表面，以及一第二接觸洞至少部分暴露出第二連接電極之一上表面。於介電層上形成一第三圖案化導電層，其中第三圖案化導電層包括一源極與一汲極，源極經由第一接觸洞與第一連接電極電性連接，且汲極經由第二接觸洞與第二連接電極電性連接。於介電層上形成一第一保護層，其中第一保護層具有一第三接觸洞，至少部分暴露出汲極。於第一保護層上形成一第一畫素電極。

10‧‧‧基板

10S‧‧‧開關元件區

10C‧‧‧儲存電容區

10P‧‧‧畫素區

12‧‧‧緩衝層

14‧‧‧圖案化氧化物半導體層

14S‧‧‧氧化物半導體層

14C‧‧‧通道區

141‧‧‧第一接觸區

142‧‧‧第二接觸區

14B‧‧‧儲存電容下電極

16‧‧‧絕緣層

161‧‧‧第一絕緣薄膜

162‧‧‧第二絕緣薄膜

18‧‧‧第一導電層

20‧‧‧圖案化遮蔽層

201‧‧‧第一遮蔽層

202‧‧‧第二遮蔽層

22‧‧‧第一圖案化導電層

24‧‧‧圖案化絕緣層

GI‧‧‧閘極絕緣層

CD‧‧‧電容介電層

14X‧‧‧上表面

14Y‧‧‧上表面

14Z‧‧‧上表面

G‧‧‧閘極

22T‧‧‧儲存電容上電極

Cst‧‧‧儲存電容元件

26‧‧‧第二導電層

28‧‧‧第二圖案化導電層

281‧‧‧第一連接電極

282‧‧‧第二連接電極

Z‧‧‧垂直投影方向

283‧‧‧導電圖案

30‧‧‧介電層

TH1‧‧‧第一接觸洞

TH2‧‧‧第二接觸洞

32‧‧‧第三圖案化導電層

S‧‧‧源極

D‧‧‧汲極

TFT‧‧‧薄膜電晶體元件

34‧‧‧第一保護層

TH3‧‧‧第三接觸洞

36‧‧‧第一畫素電極

50‧‧‧畫素結構

38‧‧‧第二保護層

38A‧‧‧開口

40‧‧‧顯示介質層

42‧‧‧第二畫素電極

44‧‧‧顯示元件

60‧‧‧畫素結構

70‧‧‧畫素結構

A‧‧‧曲線

A’‧‧‧曲線

B‧‧‧曲線

B’‧‧‧曲線

C‧‧‧曲線

C’‧‧‧曲線

D‧‧‧曲線

D’‧‧‧曲線

E‧‧‧曲線

E’‧‧‧曲線

第1圖至第8圖繪示了本發明之第一實施例之製作畫素結構之方法的示意圖。

第9圖與第10圖繪示了本發明之第二實施例之製作畫素結構之示意圖。

第11圖繪示了本發明之一對照實施例之畫素結構之示意圖。

第12圖繪示了本發明之對照實施例之畫素結構的薄膜電晶體元件的閘極電壓V_G與汲極電流I_D的關係圖。

第13圖繪示了本發明之畫素結構的薄膜電晶體元件的閘極電壓V_G與汲極電流I_D的關係圖。

為使熟悉本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

請參考第1圖至第8圖。第1圖至第8圖繪示了本發明之第一實施例之製作畫素結構之方法的示意圖。如第1圖所示，首先提供一基板10。 基板10可為透明基板，且其可為硬質基板或可撓式基板例如玻璃基板、石英基板或塑膠基板，但不以此為限。基板10可具有一開關元件區10S、一儲存電容區10C以及一畫素區10P。接著，可選擇性地於基板10上形成一緩衝層12。緩衝層12可具有絕緣特性，且其材料可為無機絕緣材料例如氧化矽、氮化矽或氮氧化矽，但不以此為限，緩衝層12之材料亦可為有機絕緣材料。此外，緩衝層12可為單層結構或複合層結構。隨後，於基板10上形成一圖案化氧化物半導體層14，若緩衝層12存在，則圖案化氧化物半導體層14係形成於緩衝層12上。圖案化氧化物半導體層14的材料可包括例如氧化銦鎵鋅(indium gallium zinc oxide,IGZO)、氧化銦鎵(indium gallium oxide,IGO)、氧化銦鋅(indium zinc oxide,IZO)、氧化銦錫(indium tin oxide,ITO)、氧化鋅(zinc oxide,ZnO)、氧化銦(indium oxide,InO)、(indium tin zinc oxide,ITZO)、氧化鎵(gallium oxide,GaO)或其它合適的氧化物半導體材料。圖案化氧化物半導體層14可具有非晶相(amorphous)結構，且其可利用例如濺鍍、旋塗、印刷或其它適合之方式形成。圖案化氧化物半導體層14包括一氧化物半導體層14S，設置於開關元件區10S內，其中氧化物半導體層14S具有一通道區14C，以及一第一接觸區141與一第二接觸區142分別位於通道區14C之兩相對側。在本實施例中，通道區14C、第一接觸區141以及第二接觸區142係位於同一平面上，且通道區14C之兩端分別與第一接觸區141以及第二接觸區142在結構上連接，亦即通道區14C、第一接觸區141以及第二接觸區142三者分別為氧化物半導體層14S的一部分。此外，圖案化氧化物半導體層14更可包括一儲存電容下電極14B，設置於基板10之儲存電容區10C內。

如第2圖所示，接著於基板10與圖案化氧化物半導體層14上依序形成一絕緣層16以及一第一導電層18。絕緣層16之材料可為無機絕緣材料例如氧化矽、氮化矽或氮氧化矽，但不以此為限。在本實施例中，絕緣層 16可為一複合層絕緣層，其可包括一第一絕緣薄膜161與一第二絕緣薄膜162，其中第一絕緣薄膜161係形成於圖案化氧化物半導體層14上，而第二絕緣薄膜162則形成於第一絕緣薄膜161上。第一絕緣薄膜161與第二絕緣薄膜162可以由相同材料構成，其中第一絕緣薄膜161可利用低溫製程形成，藉此可避免圖案化氧化物半導體層14被高溫破壞，而第二絕緣薄膜162可利用高溫製程形成，藉此可具有較佳的絕緣特性及結構強度。在一變化實施例中，絕緣層16亦可為一單層絕緣層。此外，第一導電層18之材料可包括透明導電材料，例如：金屬氧化物導電材料(例如氧化銦錫)、不透明導電材料，例如：金屬例如鋁、鈦/鋁/鈦、鉬、鉬/鋁/鉬、上述金屬組成之合金或其它適合之金屬或合金，但不以此為限。第一導電層18可為單層結構或複合層結構。

如第3圖所示，接著於第一導電層18上形成一圖案化遮蔽層20，部分覆蓋第一導電層18。圖案化遮蔽層20可為例如一光阻層，其可利用曝光暨顯影製程加以圖案化，但不以此為限。圖案化遮蔽層20可包括一第一遮蔽層201與一第二遮蔽層202，其中第一遮蔽層201位於基板10之開關元件區10S內並覆蓋了對應於圖案化氧化物半導體層14之通道區14C上方的第一導電層18，而第二遮蔽層202位於基板10之儲存電容區10C內並覆蓋了對應於儲存電容下電極14B上方的第一導電層18。在本實施例中，第一遮蔽層201的尺寸實質上等於圖案化氧化物半導體層14之通道區14C的尺寸，而第二遮蔽層202的尺寸略小於儲存電容下電極14B的尺寸，但不以此為限。例如在一變化實施例中，第二遮蔽層202的尺寸可等於儲存電容下電極14B的尺寸。隨後，去除圖案化遮蔽層20所暴露出之第一導電層18以形成一第一圖案化導電層22，以及去除圖案化遮蔽層20所暴露出之絕緣層16以形成一圖案化絕緣層24。圖案化絕緣層24包括一閘極絕緣層GI以及一電容介電層CD，其中閘極絕緣層GI位於開關元件區10S內，且覆蓋通道區14C之上表面14X並暴露出第一接觸區141之上表面14Y以及第二接觸區142之上表 面14Z；電容介電層CD位於儲存電容區10C內並部分覆蓋儲存電容下電極14B。在本實施例中，閘極絕緣層GI與電容介電層CD均分別由第一絕緣薄膜161與第二絕緣薄膜162所堆疊而成，但不以此為限。第一圖案化導電層22包括一閘極G以及一儲存電容上電極22T，其中閘極G位於開關元件區10S內並位於閘極絕緣層GI上；儲存電容上電極22T位於儲存電容區10C內並位於儲存電容下電極14B上。儲存電容下電極14B、儲存電容上電極22T及夾設於儲存電容下電極14B與儲存電容上電極22T之間的電容介電層CD構成一儲存電容元件Cst。此外，第一圖案化導電層22更可包括一閘極線(圖未示)與閘極G電性連接，或其它必要之導線例如共通線(圖未示)。在本實施例中，去除圖案化遮蔽層20所暴露出之第一導電層18以形成第一圖案化導電層22與去除圖案化遮蔽層20所暴露出之絕緣層16以形成圖案化絕緣層24的步驟係利用圖案化遮蔽層20作為蝕刻遮罩並利用蝕刻製程加以實現。例如，蝕刻製程可選用非等向蝕刻製程例如乾蝕刻製程，因此閘極G的圖案與閘極絕緣層GI的圖案實質上會相等，也就是說，閘極G的側壁與閘極絕緣層GI的側壁實質上會切齊，但不以此為限。

如第4圖所示，隨後於圖案化遮蔽層20所暴露出之基板10上、氧化物半導體層14之第一接觸區141之上表面14Y上以及第二接觸區142之上表面14Z上形成一第二導電層26。也就是說，第一遮蔽層201所暴露出之氧化物半導體層14之第一接觸區141之上表面14Y上以及第二接觸區142之上表面14Z上、第二遮蔽層202所暴露出之儲存電容下電極14B的一部分之上表面上，以及基板10(或是緩衝層12)上會形成第二導電層26。第二導電層26之材料可包括透明導電材料，例如：金屬氧化物導電材料(例如氧化銦錫)、不透明導電材料，例如：金屬例如鋁、鈦/鋁/鈦、鉬、鉬/鋁/鉬、上述金屬組成之合金或其它適合之金屬或合金，但不以此為限。第二導電層26可為單層結構或複合層結構。第二導電層26的厚度可視材料不同加以調整。舉例 而言，若第二導電層26的材料選用金屬例如鉬，則其厚度實質上可介於50埃(angstrom)與200埃之間，但不以此為限；若第二導電層26的材料選用透明導電材料，例如氧化銦錫，則其厚度可較金屬為厚，例如大於200埃，但不以此為限。

如第5圖所示，接著進行一掀離(lift-off)製程，同時移除圖案化遮蔽層20以及位於圖案化遮蔽層20上之第二導電層26以形成一第二圖案化導電層28。第二圖案化導電層28包括一第一連接電極281與一第二連接電極282，以自行對準(self-align)方式分別形成於第一接觸區141之上表面14Y上以及第二接觸區142之上表面14Z上，且第一連接電極281與第二連接電極282未與閘極絕緣層GI在垂直投影方向Z上重疊。精確地說，第一連接電極281的側壁與第二連接電極282的側壁實質上可分別與閘極絕緣層GI的側壁切齊並分別完全覆蓋第一接觸區141之上表面14Y上以及第二接觸區142之上表面14Z。此外，第二圖案化導電層28另包括一導電圖案283，設置於電容介電層CD之至少一側(例如兩側並)並部分覆蓋儲存電容下電極14B，藉此可減少儲存電容下電極14B的電阻。當第二導電層26之材料係選用金屬氧化物例如氧化銦錫時，則第一連接電極281與第二連接電極282為金屬氧化物導電電極例如氧化銦物電極；當第二導電層26之材料係選用金屬或合金時，則第一連接電極281與第二連接電極282為金屬電極例如鋁電極、鈦/鋁/鈦電極、鉬電極或鉬/鋁/鉬電極。由上述可知，由於第一連接電極281與第二連接電極282係利用掀離(lift-off)製程同時移除圖案化遮蔽層20以及位於圖案化遮蔽層20上之第二導電層26所形成，而圖案化遮蔽層20本身也具有定義閘極G與閘極絕緣層GI的圖案與位置的作用，因此，本實施例之作法具有自行對準的效果，亦即閘極G與閘極絕緣層GI以及第一連接電極281與第二連接電極282的相對位置是固定的，並可以確保第一連接電極281會完全覆蓋第一接觸區141之上表面14Y，第二連接電極282會完全覆蓋第二 接觸區142之上表面14Z，且第一連接電極281與第二連接電極282不會與閘極絕緣層GI或閘極G在垂直投影方向Z上重疊。

如第6圖所示，保留第一連接電極281、第二連接電極282與導電圖案283之後，並移除第二圖案化導電層28之其它不需要部分，例如位於基板10或緩衝層12上的第二圖案化導電層28。隨後，於閘極G、第一連接電極281與第二連接電極282上形成一介電層30，並於介電層30中形成一第一接觸洞TH1至少部分暴露出第一連接電極281之上表面281S，以及一第二接觸洞TH2至少部分暴露出第二連接電極282之上表面282S。介電層30可具有一平坦化表面，以利後續膜層的形成。介電層30之材料可為有機介電材料或無機介電材料，且介電層30可為單層結構或複合層結構。

如第7圖所示，隨後於介電層30上形成一第三圖案化導電層32。第三圖案化導電層30包括一源極S與一汲極D，其中源極S經由第一接觸洞TH1與第一連接電極281接觸並電性連接，且汲極D經由第二接觸洞TH2與第二連接電極282接觸並電性連接，以製作出本實施例之薄膜電晶體元件TFT。第三圖案化導電層32之材料可包括透明導電材料，例如：金屬氧化物導電材料(例如氧化銦錫)、不透明導電材料，例如：金屬例如鋁、鈦/鋁/鈦、鉬、鉬/鋁/鉬、上述金屬組成之合金或其它適合之金屬或合金，但不以此為限。此外，第三圖案化導電層32可為單層結構或複合層結構。此外，第三圖案化導電層32更可包括資料線(圖未示)與源極S電性連接，或其它必要之導線。隨後於介電層30上形成一第一保護層34，其中第一保護層34具有一第三接觸洞TH3，至少部分暴露出汲極D。第一保護層34可具有一平坦化表面，以利後續膜層的形成。第一保護層34之材料可為有機絕緣材料或無機絕緣材料，且第一保護層34可為單層結構或複合層結構。

如第8圖所示，於第一保護層34上形成一第一畫素電極36以形成本實施例之畫素結構50，其中第一畫素電極36位於畫素區10P內並延伸至開關元件區10S內而經由第三接觸洞TH3與薄膜電晶體元件TFT之汲極D接觸並電性連接。在本實施例中，畫素結構50係應用於有機電激發光顯示面板，因此更可進一步包括下列步驟。於第一保護層34上形成一第二保護層38，其中第二保護層38具有一開口38A，位於畫素區10P內並至少部分暴露出第一畫素電極36。第二保護層38之材料可為有機絕緣材料或無機絕緣材料，且第二保護層38可為單層結構或複合層結構。之後，於第二保護層38之開口38A內形成一顯示介質層40，其中顯示介質層40為一有機電激發光層。最後，於顯示介質層40上形成一第二畫素電極42。第一畫素電極36與第二畫素電極42可分別作為例如陽極與陰極，並與顯示介質層40形成顯示元件44，其中顯示元件44為有機電激發光元件例如有機發光二極體元件。第一畫素電極36與第二畫素電極42之其中一者為穿透電極，而另一者可為反射電極或穿透電極。例如，若顯示元件44是上發光型顯示元件，則第一畫素電極36為反射電極，而第二畫素電極42為穿透電極；若顯示元件44是底發光型顯示元件，則第一畫素電極36為穿透電極，而第二畫素電極42為反射電極；若顯示元件44是雙面發光型顯示元件，則第一畫素電極36與第二畫素電極42可均為穿透電極。此外，第一畫素電極36與第二畫素電極42之間另可視需要選擇性地形成電洞注入層、電洞傳輸層、電子注入層與電子傳輸層等膜層。

本實施例之畫素結構50並不限定於應用在有機電激發光顯示面板上而可應用於其它各式自發光型或非自發光型顯示面板上，例如液晶顯示面板、電泳顯示面板、電溼潤顯示面板或其它各式適合的顯示面板上。若畫素結構50欲應用在其它類型的顯示面板上，則可選擇其它對應的固態或液態膜層例如液晶層、電泳層或親水/疏水混合液體。其中，當顯示介質層40為 非發光型材料或其它自發光型材料時，第二保護層38與第二畫素電極42之其中至少一者，可選擇性不設置。

本發明之畫素結構及其製作方法並不以上述實施例為限。下文將依序介紹本發明之其它較佳實施例之畫素結構及其製作方法，且為了便於比較各實施例之相異處並簡化說明，在下文之各實施例中使用相同的符號標注相同的元件，且主要針對各實施例之相異處進行說明，而不再對重覆部分進行贅述。

請參考第9圖與第10圖。第9圖與第10圖繪示了本發明之第二實施例之製作畫素結構之示意圖。不同於第一實施例，在本實施例中，閘極G之側壁係內縮於閘極絕緣層GI之側壁。請接續第2圖後參考第9圖，如第9圖所示，在本實施例中，形成第一圖案化導電層22與形成圖案化絕緣層24的步驟係利用圖案化遮蔽層20作為蝕刻遮罩並利用等向性蝕刻製程例如溼蝕刻製程加以實現。因此儘管閘極G的圖案與閘極絕緣層GI兩者均是使用圖案化遮蔽層20作為蝕刻遮罩，但閘極G的圖案與閘極絕緣層GI的圖案會有所不同。也就是說，由於閘極G位於閘極絕緣層GI之上，故閘極G的蝕刻時間較閘極絕緣層GI的蝕刻時間為長，因此閘極G的一部分側壁會在蝕刻閘極絕緣層GI的繼續被蝕刻掉，而在蝕刻之後閘極G的側壁會內縮於閘極絕緣層GI之側壁。同理，儲存電容上電極22T的側壁也會內縮於電容介電層CD的側壁。接著依序進行第4圖至第8圖所揭示之步驟，即可形成本實施例之畫素結構60，如第10圖所示。值得說明的是，由於第一連接電極281與第二連接電極282係利用掀離製程同時移除圖案化遮蔽層20以及位於圖案化遮蔽層20上之第二導電層26所形成，因此閘極G的內縮側壁可以更有效地確保在掀舉製程後閘極G與第一連接電極281/第二連接電極282之間不會產生短路。

本發明之製作畫素結構之方法具有下列優點：

1.源極S與汲極D係分別經由第一連接電極281與第二連接電極282與圖案化氧化物半導體層14之第一接觸區141與第二接觸區142接觸，因此可選用與圖案化氧化物半導體層14具有較佳接觸的材料，以減少阻值，進而增加薄膜電晶體元件TFT的電子遷移率。

2.由於第一連接電極281與第二連接電極282係利用掀舉製程形成，故具有自行對準效果而不會產生對位誤差，且源極S與汲極D係分別經由第一連接電極281與第二連接電極282與圖案化氧化物半導體層14之第一接觸區141與第二接觸區142接觸，因此即使第一接觸洞TH1與第二接觸洞TH2產生製程偏移，亦不會因為源極S/汲極D與圖案化氧化物半導體層14之第一接觸區141與第二接觸區142的接觸位置的不對稱而影響元件特性。

3.由於第一接觸洞TH1與第二接觸洞TH2係暴露第一連接電極281與第二連接電極282，而不是暴露圖案化氧化物半導體層14，因此圖案化氧化物半導體層14不會在蝕刻介電層30的過程中受到損傷，且介電層30的材料選擇上不會受限於其與圖案化氧化物半導體層14的蝕刻選擇比而具有較大的彈性。

4.本發明之製作方法使用三層圖案化導電層(包括第一圖案化導電層22、第二圖案化導電層28與第三圖案化導電層32)的作法相較於習知製作方法使用兩層圖案化導電層的作法具有較大的設計彈性。

請參考第11圖。第11圖繪示了本發明之一對照實施例之畫素結構之示意圖。如第11圖所示，在本對照實施例之畫素結構70中，第一接觸 洞TH1與第二接觸洞TH2直接暴露出圖案化氧化物半導體層14，而源極S與汲極D分別經由第一接觸洞TH1與第二接觸洞TH2和第一接觸區141與第二接觸區142直接接觸。本對照實施例之畫素結構70具有下列缺點：

1.源極S/汲極D係直接與圖案化氧化物半導體層14接觸，因此源極S/汲極D與圖案化氧化物半導體層14的接觸較差。

2.在蝕刻介電層30以形成第一接觸洞TH1與第二接觸洞TH2時，無法使用乾蝕刻，否則會造成圖案化氧化物半導體層14的損傷，且在使用溼蝕刻的情況下也對介電層30在材料上的選擇造成限制，例如無法使用利用氫氟酸蝕刻的材料。

3.當第一接觸洞TH1與第二接觸洞TH2的位置因為製程偏差而有所偏移時，源極S/汲極D相對應閘極G會形成不對稱結構，對於薄膜電晶體元件的元件特性影響很。

請再參考第12圖與第13圖。第12圖繪示了本發明之對照實施例之畫素結構的薄膜電晶體元件的閘極電壓V_G與汲極電流I_D的關係圖，第13圖繪示了本發明之畫素結構的薄膜電晶體元件的閘極電壓V_G與汲極電流I_D的關係圖。第12圖顯示了對照實施例的三個相同尺寸的薄膜電晶體元件的樣本的閘極電壓V_G與汲極電流I_D的關係，其中曲線A為樣本1在汲極電壓V_D=0.1V所量測的結果，曲線A’為樣本1在汲極電壓V_D=10V所量測的結果，曲線B為樣本2在汲極電壓V_D=0.1V所量測的結果，曲線B’為樣本2在汲極電壓V_D=10V所量測的結果，曲線C為樣本3在汲極電壓V_D=0.1V所量測的結果，曲線C’為樣本3在汲極電壓V_D=10V所量測的結果。如第12圖所示，由曲線A-C可以明顯的看出，即使在相同的汲極電壓V_D=0.1V下，樣本1-3的薄膜電晶體元件的閘極電壓V_G與汲極電流I_D的關係具有明顯的差異。同樣地，由曲線A’-C’可以明顯的看出，即使在相同的汲極電壓V_D=10V下，樣本1-3的薄膜電晶體元件的閘極電壓V_G與汲極電流I_D的關係也具有明顯的差 異。另外，樣本1-3的薄膜電晶體元件的臨界電壓(threshold voltage)也具有明顯的差異。因此，由第12圖的量測結果可以證實對照實施例的的薄膜電晶體元件在沒有設置連接電極的狀況下，其元件均勻性與元件特性均不佳。第13圖顯示了本實施例的兩個薄膜電晶體元件的樣本的閘極電壓V_G與汲極電流I_D的關係，其中樣本4係使用膜厚=50埃(angstrom)的鉬作為連接電極，而樣本5係使用膜厚=100埃的鉬作為連接電極，曲線D為樣本4在汲極電壓V_D=0.1V所量測的結果，曲線D’為樣本4在汲極電壓V_D=5V所量測的結果，曲線E為樣本5在汲極電壓V_D=0.1V所量測的結果，曲線E’為樣本5在汲極電壓V_D=5V所量測的結果。如第13圖所示，在不同的汲極電壓(V_D)下(例如V_D=5V或V_D=0.1V)，樣本4-5的薄膜電晶體元件的臨界電壓(threshold voltage)幾乎一致，證實了本實施例之薄膜電晶體元件具有良好的元件均勻性與元件特性。此外，由於樣本5的連接電極的膜厚大於樣本4的連接電極的膜厚，因此樣本5的連接電極的電阻低於樣本4的連接電極的電阻，而由第13圖也可以看出在相同的閘極電壓V_G與汲極電壓V_D下，樣本5(曲線E或曲線E’)的汲極電流I_D的明顯地高於樣本4(曲線E或曲線E’)的汲極電流I_D。證實了連接電極的設置可以改變薄膜電晶體元件的元件特性，且連接電極的電阻愈小，汲極電流I_D愈大。值得說明的是，在選擇連接電極的膜厚時，除了其對薄膜電晶體元件的汲極電流I_D的影響之外，應一併考慮第二導電層在掀離製程中是否容易被移除。

綜上所述，本發明之畫素結構利用連接電極連接源極/汲極與氧化物半導體層，可以有效避免源極/汲極直接與氧化物半導體層接觸的缺點，有效提升薄膜電晶體元件的元件特性。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧基板

10S‧‧‧開關元件區

10C‧‧‧儲存電容區

10P‧‧‧畫素區

12‧‧‧緩衝層

14‧‧‧圖案化氧化物半導體層

14S‧‧‧氧化物半導體層

14C‧‧‧通道區

141‧‧‧第一接觸區

142‧‧‧第二接觸區

14B‧‧‧儲存電容下電極

16‧‧‧絕緣層

161‧‧‧第一絕緣薄膜

162‧‧‧第二絕緣薄膜

22‧‧‧第一圖案化導電層

24‧‧‧圖案化絕緣層

GI‧‧‧閘極絕緣層

CD‧‧‧電容介電層

14X‧‧‧上表面

14Y‧‧‧上表面

14Z‧‧‧上表面

G‧‧‧閘極

22T‧‧‧儲存電容上電極

Cst‧‧‧儲存電容元件

28‧‧‧第二圖案化導電層

281‧‧‧第一連接電極

282‧‧‧第二連接電極

Z‧‧‧垂直投影方向

283‧‧‧導電圖案

30‧‧‧介電層

TH1‧‧‧第一接觸洞

TH2‧‧‧第二接觸洞

32‧‧‧第三圖案化導電層

S‧‧‧源極

D‧‧‧汲極

TFT‧‧‧薄膜電晶體元件

34‧‧‧第一保護層

TH3‧‧‧第三接觸洞

36‧‧‧第一畫素電極

38‧‧‧第二保護層

38A‧‧‧開口

40‧‧‧顯示介質層

42‧‧‧第二畫素電極

44‧‧‧顯示元件

60‧‧‧畫素結構

Claims (18)

1. 一種畫素結構，包括：一基板；一薄膜電晶體元件，設置於該基板上，該薄膜電晶體元件包括：一氧化物半導體層，設置於該基板上，該氧化物半導體層具有一通道區，以及一第一接觸區與一第二接觸區分別位於該通道區之兩相對側；一閘極絕緣層，設置於該氧化物半導體層上，該閘極絕緣層覆蓋該通道區之一上表面並暴露出該第一接觸區之一上表面以及該第二接觸區之一上表面；一閘極，設置於該閘極絕緣層上；一第一連接電極與一第二連接電極，分別設置於該閘極絕緣層之兩側，該第一連接電極覆蓋該第一接觸區之該上表面並與該第一接觸區之該上表面接觸，且該第二連接電極覆蓋該第二接觸區之該上表面並與該第二接觸區之該上表面接觸，其中該第一連接電極與該第二連接電極未與該閘極絕緣層在一垂直投影方向上重疊；一介電層，設置於該閘極、該第一連接電極與該第二連接電極上，其中該介電層具有一第一接觸洞至少部分暴露出該第一連接電極之一上表面，以及一第二接觸洞至少部分暴露出該第二連接電極之一上表面；以及一源極與一汲極，設置於該介電層上，其中該源極經由該第一接觸洞與該第一連接電極電性連接，且該汲極經由該第二接觸洞與該第二連接電極電性連接；一第一保護層，設置於該介電層上，其中該第一保護層具有一第三接觸洞，至少部分暴露出該汲極；以及 一第一畫素電極，設置於該第一保護層上，其中該第一畫素電極經由該第三接觸洞與該薄膜電晶體元件之該汲極電性連接。
2. 如請求項1所述之畫素結構，其中該第一連接電極與該第二連接電極未與該閘極在該垂直投影方向上重疊。
3. 如請求項1所述之畫素結構，其中該閘極之一側壁係內縮於該閘極絕緣層之一側壁。
4. 如請求項1所述之畫素結構，其中該第一連接電極與該第二連接電極包括金屬電極。
5. 如請求項1所述之畫素結構，其中該第一連接電極與該第二連接電極包括金屬氧化物導電電極。
6. 如請求項1所述之畫素結構，更包括：一顯示介質層，設置於該第一畫素電極上；以及一第二畫素電極，設置於該顯示介質層上。
7. 如請求項6所述之畫素結構，其中該顯示介質層為一有機電激發光層。
8. 如請求項6所述之畫素結構，另包括一第二保護層，設置於該第一保護層上，其中該第二保護層具有一開口，至少部分暴露出該第一畫素電極，且該顯示介質層係設置於該第二保護層之該開口內。
9. 如請求項1所述之畫素結構，另包括一儲存電容元件設置於該基板上，其中該儲存電容元件包括： 一儲存電容下電極，設置於該基板上；一電容介電層，設置於該儲存電容下電極上並部分覆蓋該儲存電容下電極之一上表面；一儲存電容上電極，設置於該電容介電層上；以及一導電圖案，設置於該電容介電層之至少一側並部分覆蓋該儲存電容下電極之該上表面。
10. 如請求項9所述之畫素結構，其中該儲存電容下電極與該氧化物半導體層係由同一層圖案化氧化物半導體層所構成，該電容介電層與該閘極絕緣層係由同一層圖案化絕緣層所構成，該儲存電容上電極與該閘極係由同一層圖案化導電層所構成，且該導電圖案、該第一連接電極與該第二連接電極係由同一層圖案化導電層所構成。
11. 一種製作畫素結構之方法，包括：提供一基板；於該基板上形成一圖案化氧化物半導體層，其中該圖案化氧化物半導體層包括一氧化物半導體層，且該氧化物半導體層具有一通道區，以及一第一接觸區與一第二接觸區分別位於該通道區之兩相對側；於該基板與該圖案化氧化物半導體層上依序形成一絕緣層以及一第一導電層；於該第一導電層上形成一圖案化遮蔽層，其中該圖案化遮蔽層部分覆蓋該第一導電層；去除該圖案化遮蔽層所暴露出之該第一導電層以形成一第一圖案化導電層，以及去除該圖案化遮蔽層所暴露出之該絕緣層以形成一圖案化絕緣層，其中該圖案化絕緣層包括一閘極絕緣層，該閘極絕緣層覆蓋該通道區之一上表面並暴露出該第一接觸區之一上表面以及該第二接 觸區之一上表面，以及該第一圖案化導電層包括一閘極位於該閘極絕緣層上；於該圖案化遮蔽層所暴露出之該基板上、該氧化物半導體層之該第一接觸區之該上表面上以及該第二接觸區之該上表面上形成一第二導電層；進行一掀離(lift-off)製程，同時移除該圖案化遮蔽層以及位於該圖案化遮蔽層上之該第二導電層以形成一第二圖案化導電層，其中該第二圖案化導電層包括一第一連接電極與一第二連接電極，以自行對準(self-align)方式分別形成於該第一接觸區之該上表面上以及該第二接觸區之該上表面上，且該第一連接電極與該第二連接電極未與該閘極絕緣層在一垂直投影方向上重疊；於該閘極、該第一連接電極與該第二連接電極上形成一介電層，其中該介電層具有一第一接觸洞至少部分暴露出該第一連接電極之一上表面，以及一第二接觸洞至少部分暴露出該第二連接電極之一上表面；以及於該介電層上形成一第三圖案化導電層，其中該第三圖案化導電層包括一源極與一汲極，該源極經由該第一接觸洞與該第一連接電極電性連接，且該汲極經由該第二接觸洞與該第二連接電極電性連接；於該介電層上形成一第一保護層，其中該第一保護層具有一第三接觸洞，至少部分暴露出該汲極；以及於該第一保護層上形成一第一畫素電極。
12. 如請求項11所述之製作畫素結構之方法，其中該第一連接電極與該第二連接電極係與該閘極在該垂直投影方向上未重疊。
13. 如請求項11所述之製作畫素結構之方法，其中去除該圖案化遮蔽層所暴露出之該第一導電層以形成該第一圖案化導電層之步驟包括利用一等向 性蝕刻使該閘極之一側壁內縮於該閘極絕緣層之一側壁。
14. 如請求項11所述之製作畫素結構之方法，其中該第一連接電極與該第二連接電極包括金屬電極。
15. 如請求項11所述之製作畫素結構之方法，其中該第一連接電極與該第二連接電極包括金屬氧化物導電電極。
16. 如請求項11所述之製作畫素結構之方法，更包括：於該第一保護層上形成一第二保護層，其中該第二保護層具有一開口，至少部分暴露出該第一畫素電極；於該第二保護層之該開口內形成一顯示介質層；以及於該顯示介質層上形成一第二畫素電極。
17. 如請求項16所述之製作畫素結構之方法，其中該顯示介質層為一有機電激發光層。
18. 如請求項11所述之製作畫素結構之方法，其中該圖案化氧化物半導體層另包括一儲存電容下電極、該圖案化絕緣層另包括一電容介電層設置於該儲存電容下電極上、該第一圖案化導電層另包括一儲存電容上電極設置於該電容介電層上，且該第二圖案化導電層另包括一導電圖案，設置於該電容介電層之至少一側並部分覆蓋該儲存電容下電極。