TW201530662A - 在微電子裝置中形成低帶隙源極和汲極結構之方法 - Google Patents

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Abstract

說明了利用設置於源極/汲極結構中的錯位來形成一應變通道裝置之方法。那些方法/結構可能包括在一裝置的一基板中形成一源極/汲極區，及在源極/汲極區中形成一合金，其中合金包含一材料，其將在源極/汲極接點與源極/汲極區之間的一帶隙實質上減少至零。本文之實施例降低裝置的一外部寄生電阻。

Description

在微電子裝置中形成低帶隙源極和汲極結構之方法
本發明係有關在微電子裝置中形成低帶隙源極和汲極結構之方法。
隨著微電子裝置繼續縮放，典型的摻雜源極汲極結構的接觸電阻隨接觸尺寸減少而增加。此時，通道電阻持續隨通道長度縮短而降低。結果是寄生源極/汲極區中引起比例上較大的電壓降而導致裝置效能改進縮減。有需要降低源極/汲極寄生電阻，因為它正迅速地成為對裝置效能的瓶頸。
100‧‧‧裝置
101‧‧‧基板
102‧‧‧閘極結構
104‧‧‧閘極介電質
106‧‧‧源極/汲極接點
108‧‧‧源極/汲極區
110‧‧‧通道區
117‧‧‧帶隙
113‧‧‧導帶
115‧‧‧價帶
108’‧‧‧汲極區
106’‧‧‧源極/汲極接點
112‧‧‧帶隙
119‧‧‧帶隙
114‧‧‧電子伏特
116‧‧‧y軸
120‧‧‧錫濃度
134‧‧‧電子伏特
140‧‧‧鍺
146‧‧‧鍺
150‧‧‧裝置
200-204‧‧‧步驟
300‧‧‧系統
310‧‧‧主機板
312‧‧‧第一側
314‧‧‧第二側
340‧‧‧封裝結構
301a‧‧‧元件
301b‧‧‧元件
400‧‧‧電腦系統
410‧‧‧積體電路
420‧‧‧系統匯流排
430‧‧‧電壓源
412‧‧‧處理器
414‧‧‧通訊電路
416‧‧‧晶粒上記憶體
411‧‧‧積體電路
413‧‧‧雙處理器
415‧‧‧雙通訊電路
417‧‧‧雙晶粒上記憶體
480‧‧‧被動裝置
440‧‧‧外部記憶體
442‧‧‧主記憶體
444‧‧‧硬碟機
446‧‧‧可移除媒體
448‧‧‧嵌入式記憶體
450‧‧‧顯示裝置
460‧‧‧音頻輸出
470‧‧‧控制器
510‧‧‧通道區
506‧‧‧金屬接點
508‧‧‧源極/汲極區
512‧‧‧帶隙
儘管本說明書推論出申請專利範圍特別地指出並清楚地主張某些實施例，但當結合附圖來閱讀時，能從本發明的下面說明更容易地確定這些實施例的優點，其中： 第1a-1h圖表示根據各種實施例之結構的俯視和剖面圖。
第2圖表示根據實施例之方法的流程圖。
第3圖表示根據實施例之系統的剖面圖。
第4圖表示根據實施例之系統的示意圖。
第5圖表示根據習知技術之結構。
【發明內容及實施方式】
在下面的詳細說明中，參考附圖，其透過圖示來顯示可能實行方法和結構的具體實施例。充分詳細地說明這些實施例以使本領域之那些技藝者能實行實施例。將了解各種實施例雖然不同，但不一定是互斥的。例如，結合一實施例之本文所述的特定特徵、結構、或特性在不脫離實施例之精神和範圍下可能在其他實施例內實作。另外，將了解在每個所揭露之實施例內之個別元件的位置或佈置可能在不脫離實施例之精神和範圍下被修改。因此，下面的詳細說明不被視為限制意義，且實施例之範圍係僅由所附之申請專利範圍定義，連同被賦予申請專利範圍權利之等效範圍的全範圍一起被適當地解釋。在圖中，相同數字可能指整篇數個圖的相同或類似功能。
說明了形成和利用微電子結構(如包含低源極/汲極帶隙的裝置結構)之方法及相關結構。那些方法/結構可能包括在一裝置的一基板中形成一源極/汲極區，及在源極/汲極區中形成一合金，其中合金包含一材料，其將 在源極/汲極接點與源極/汲極區之間的帶隙實質上減少至零。本文之實施例降低裝置的一外部寄生電阻。
第1a-1h圖繪示形成微電子結構(例如，低帶隙電晶體/裝置結構)之實施例的圖。例如，第1a圖描繪裝置100的一部分，如電晶體裝置100的一部分。在一實施例中，裝置100可能包含平面電晶體、多閘電晶體(如FINFET或三閘裝置)、或奈米線結構、及以上之組合之其一者的一部分。裝置100包括閘極結構102、設置於閘極結構102與通道區110之間的閘極介電質104、及耦接至源極/汲極區108的源極/汲極接點106。在一實施例中，源極/汲極接點可能包含金屬源極/汲極接點。通道區110可能設置於源極/汲極區108之間以及在閘極結構102下方，且在一些情況下，可能包含SixGey成分。在一實施例中，通道區110和源極/汲極區可能包含設置於基板101中的區域。
在一實施例中，基板101可能包含矽材料、非矽材料、單晶矽材料、多晶矽材料、壓電材料、Ⅲ-V材料及/或其他機電基板材料之至少一者。在一實施例中，閘極結構102可能包含電晶體閘極結構102(如NMOS或PMOS電晶體閘極結構)的一部分。在一實施例中，源極/汲極區108可能包含矽鰭片結構，其中矽鰭片結構可能包含如多閘結構之三維電晶體結構的部分。在一實施例中，矽鰭片結構可能由介電材料(未示出)彼此分離，在一實施例中，其可能包含STI(矽溝槽隔離)材料。
在一實施例中，源極/汲極區108可能包含以減少在源極/汲極區108與源極/汲極接點106之間的帶隙之材料來成合金的矽及/或鍺材料。在一實施例中，帶隙(Eg)可能包含低於約0.2eV，且在一些情況下，可能實質上包含零。在一實施例中，源極/汲極區108可能以錫材料來成合金。在一實施例中，錫可能形成具有源極/汲極材料的合金，其在源極/汲極區108中可能包含至少約百分之30重的合金。在第1b圖中，以下面的能量帶圖來描繪裝置100的一部分，其中x軸114說明以電子伏特(eV)為單位的帶能量，且y軸116說明以奈米為單位之跨裝置100的距離。
帶隙(Eg)117(其可能包含在導帶(Ec)113與價帶(Ev)115之間、源極區108與源極/汲極接點106之間的能隙/障壁、及在汲極區108’與源極/汲極接點106’之間的帶隙119)實質上包含零電子伏特。這是由於在源極/汲極區108、108’中，以合金材料(如錫)來成合金。在一實施例中，源極/汲極區108、108’係摻雜較少的，使得它們包含少量或沒有任何摻雜元件。
在一實施例中，少量或沒有任何能量障壁形成在源極/汲極金屬接點106、106’介面上。反而，能量障壁/帶隙112移至在合金之源極/汲極區108、108’與通道區110之間的介面，其中帶隙112在通道110-合金之源極/汲極區108、108’介面上顯著地高於在源極/汲極區108、108’-源極/汲極接點106、106’介面之間。在一實施例中， 在通道區110中的帶隙112(通道帶隙112)可能由可能施加至閘極結構102的閘極偏壓控制。在一實施例中，帶隙112可能包含高於約1電子伏特或更高。在一實施例中，對障壁/帶隙112的要求可能比對位於源極/汲極接觸金屬106、106’介面的要求更不嚴格，且可能對小於約0.2eV的帶偏移實現良好的傳導。
在典型的習知技術裝置(第5a圖，習知技術)中，源極/汲極區508、508’可能包含重摻雜區，其中源極/汲極區508、508’材料(如矽及/或鍺)可能摻雜有摻雜物，如p型或n型材料。在一實施例中，通道區510可能包含本質(未摻雜)或輕摻雜材料，如矽或鍺化矽。在典型的習知技術中，源極/汲極區508、508’、相對大的肖特基障壁/帶隙512形成在金屬接點506、506’上。若障壁512足夠低，則載體(如電子或電洞)能藉由熱離子發射來越過去障壁/Eg 512，或若源極/汲極區508、508’被高度摻雜到足以產生短穿隧距離，則載體能穿隧跨過。
回去參考第1a圖，在一實施例中，裝置100可能包含處於導通狀態的閘極偏壓，其中Vgs=Vds=1V。在一實施例中，能藉由製造具有源極/汲極108的金屬或半金屬合金來獲得用於裝置100之小的或實質上為零的帶隙。例如，將錫結合至源極/汲極區108(一般而言，其可能包含矽、鍺或SixGe1-x)中可能導致包含大為降低及/或實質上為零之Eg的合金。在一實施例中，源極/汲極區108可能包含SixGeySn1-x-y之成分，且可能包含x和y 值的所有可能組合/濃度。
在一實施例中，約百分之三十及以上的錫濃度能導致接近零的帶隙112，如第1c圖所示，其中在Ec 113與Ev 115之間的帶隙隨著錫濃度120在源極/汲極材料中增加而接近零電子伏特114。在一實施例中，用於錫化鍺合金的導帶和價帶能量可能隨錫濃度增加而減少。針對Ⅲ-V為基的半導體(如砷化鎵等)，帶隙也隨錫濃度增加而減少。再者，薄半導體層中的量子侷限能用以調變源極/汲極接觸金屬的Eg和功函數，提供寬廣的設計空間用於裝置最佳化。
第1d-1e圖顯示如跨以nm 122為單位之裝置100移動的關閉和導通狀態帶結構，其中裝置100可能包含異質結構裝置，其可能包含約30%錫濃度的錫化鍺源極/汲極區成分。在第1d圖中，當裝置100處於關閉狀態(Vgs=0V，Vds=-0.5V)時，在Ec 113與Ev 115之間的帶隙117、119在接觸金屬106-源極/汲極區108介面上包含實質上為零的電子伏特114。帶隙112大很多且位於通道區110-源極/汲極區108介面。在一實施例中，具有約4.6eV之功函數的接觸金屬(其對應於本質鍺通道的中間隙能量)可能用於源極/汲極接點，其中通道可能包含本質鍺。有了這種功函數值，具有對本質非合金的鍺之上述直接金屬接觸的習知技術裝置會引起大的肖特基障壁，呈現出無用的習知技術裝置。
另一方面，連接至低帶隙的接點106、錫化鍺 合金源極/汲極區108顯示少量或沒有任何傳導障壁。反而，障壁112被移至能由重疊閘極場調變的異質通道介面。第1e圖描繪處於導通狀態的裝置100。
(Vgs=Vds=-0.5V)，其中在Ec 113與Ev 115之間的帶隙117、119在接觸金屬106-源極/汲極區108介面上包含實質上為零的電子伏特114。帶隙112大很多且位於通道區110-源極/汲極區108介面。
第1f圖描繪根據本文之實施例之裝置100(如PMOS裝置)的汲極電流特性，其中源極/汲極區係以將帶隙實質上減少至零的材料來成合金。顯示了Ids 124 vs.Vgs 126特性，其中觀察到健康的驅動電流和Ion/Ioff比的五個量階。例如，第一Vds 130被描繪為包含-0.5V，且第二Vds 132被描繪為包含-50mV。在另一實施例中，由於如在傳統(金屬氧化物半導體場效電晶體)MOSFET裝置中沒有任何判定優先載體類型的源極/汲極區摻雜，因此實施例可能更包括能用於這兩種載體類型的雙極性裝置。然而，在異質(通道-源極/汲極)介面上的Ev和Ec帶偏移可能判定哪種裝置類型可能擁有有利的驅動電流和Ion/Ioff比。如對第1f圖中的參數所示之較小Ev帶偏移指示PMOS裝置可能比NMOS裝置具有更好的效能。然而，特定裝置選擇將取決於特定裝置和特定設計要求的選定參數。
帶結構的另一調變器係為小膜厚度的量子侷限效應，其也能被用來設計和最佳化本文之各種裝置實施 例的效能。第1g圖顯示用於以nm 136為單位之不同膜厚度之以電子伏特134為單位的鍺(Ge)和Ge0.7Sn0.3的帶特性。描繪出用於鍺140和用於Ge0.7Sn0.3 142的Ec及用於鍺146和用於Ge0.7Sn0.3 148的Ev。第1g圖也顯示即使針對在源極/汲極合金結構中的高錫濃度，相對大的帶隙形成在低於5nm的厚度。因此，另一裝置選擇係在源極/汲極區(具有在接觸金屬包含小帶隙的厚(無受限)源極/汲極結構)中使用極高錫濃度(或甚至純錫)。再者，可能另外採用具有大帶隙的窄(受限)通道。在一實施例中(第1h圖)，Ge0.7Sn0.3材料能用於裝置150中的源極/汲極108和通道110材料，其中受限通道110包含小於約5nm的厚度以形成超過約0.5eV的通道帶隙，和具有小或零源極/汲極帶隙的厚源極/汲極區108。
在一實施例中，本文之裝置可能包含電路元件，如包括平面、三閘及奈米線電晶體結構的電晶體結構、及任何其他適當電路元件。例如，電路元件可能包含用於在處理器晶粒中使用的邏輯電路。金屬化層和絕緣材料以及可能將金屬層/互連耦接至外部裝置的導電接點/凸塊可能包括在本文之源極/汲極合金結構中。包括在本文之裝置中的元件類型可能根據特定應用而包含任何適當類型的電路元件。
第2圖描繪根據實施例之方法的流程圖。在步驟200中，源極/汲極區可能形成在裝置基板中，其中裝置結構更包含通道結構。在步驟202中，源極/汲極區 可能以足夠的合金材料來成合金以將帶隙降低至接近零。在一實施例中，合金材料可能包含錫。在步驟204中，半導體合金的小帶隙降低金屬接觸電阻，並產生小的金屬接觸電阻。
在一實施例中，實施例之裝置可能與能夠在微電子裝置(例如，晶粒)與可能耦接至封裝結構的下一級元件(例如，電路板)之間提供電通訊的任何適當類型之封裝結構耦接。在另一實施例中，裝置可能與可能包含能夠在晶粒和與裝置層耦接之上積體電路(IC)封裝之間提供電通訊的任何適當類型之封裝結構耦接。
在本文之各種圖中所述之裝置可能包含例如矽邏輯晶粒或記憶體晶粒的一部分、或任何類型的適當微電子裝置/晶粒。在一些實施例中，實施例之裝置可能更包含複數個晶粒，其可能依據特定實施例而堆疊於彼此上方。在一些情況下，裝置可能位於/附接於/嵌入於前側、後側之任一者上或在封裝結構之前和後側的一些組合上/中。在一實施例中，裝置可能部分地或完全地嵌入於封裝結構中。
本文之裝置的各種實施例能藉由形成具有小或零帶隙(Eg)的源極/汲極區來降低寄生電阻，導致在金屬接觸上有少量或沒有任何障壁。小Eg也導致較高密度的狀態，其降低本文之實施例之源極/汲極結構的電阻率。實施例能形成互補裝置而不需要摻雜，其中源極/汲極區係摻雜較少的。可能藉由源極/汲極功函數的適當設計來 選擇電子或電洞傳導以製造用於N型的小導帶Ec偏移，或用於p型裝置的小價帶Ev偏移。
現在轉到第3圖，所繪示的是計算系統300之實施例。系統300包括設置於主機板310或其他電路板上的一些元件。主機板310包括第一側312和相對的第二側314，且各種元件可能設置於第一和第二側312、314之任一者或兩者上。在所示之實施例中，計算系統300包括設置於主機板之第一側312上的封裝結構340，其中封裝結構340可能包含任一裝置結構，如本文所述之實施例的電晶體裝置結構。
系統300可能包含任何類型的計算系統，例如，手持或行動計算裝置(例如，手機、智慧型手機、行動網際網路裝置、音樂播放器、平板電腦、膝上型電腦、輕省電腦、等等)。然而，所揭露之實施例並不限於手持和其他行動計算裝置且這些實施例可能在其他類型的計算系統(如桌上型電腦和伺服器)中發現應用。
主機板310可能包含任何適當類型的電路板或能夠在設置於板上的各種元件之一或更多者之間提供電通訊的其他基板。在一實施例中，例如，主機板310包含印刷電路板(PCB)，包含由一層介電材料彼此分離且由電性導電通孔互連的多個金屬層。任一或更多金屬層可能形成為期望的電路樣式以路由(可能結合其他金屬層)在與板310耦接的元件之間的電信號。然而，應了解所揭露之實施例並不限於上述PCB，且另外，此主機板310可能包含 任何其他適當基板。
除了封裝結構340之外，一或更多額外元件也可能設置於主機板310之任一或兩側312、314上。舉例來說，如圖中所示，元件301a可能設置於主機板310的第一側312上，且元件301b可能設置於主機板之相對側314上。可能設置於主機板310上的額外元件包括其他IC裝置(例如，處理裝置、記憶體裝置、信號處理裝置、無線通訊裝置、圖形控制器及/或驅動器、音頻處理器及/或控制器、等等)、電源傳送元件(例如，電壓調節器及/或其他電源管理裝置、如電池的電源、及/或如電容器的被動裝置)、和一或更多使用者介面裝置(例如，音頻輸入裝置、音頻輸出裝置、鍵盤或如觸控螢幕顯示器的其他資料輸入裝置、及/或圖形顯示器、等等)、以及這些及/或其他裝置的任何組合。
在一實施例中，計算系統300包括輻射屏蔽。在另一實施例中，計算系統300包括冷卻溶液。在又一實施例中，計算系統300包括天線。在又一實施例中，組件300可能設置於外殼或殼體內。其中主機板310係設置於外殼內，電腦系統300的一些元件(例如，如顯示器或小鍵盤的使用者介面裝置、及/或如電池的電源)可能與主機板310(及/或設置於此板上的元件)電性耦接，但可能與外殼機械地耦接。
第4圖係根據一實施例之電腦系統400的示意圖。如所示之電腦系統400(也稱為電子系統400)能實 作/包括一封裝結構，其包括如在本揭露中所提出之數個所揭露之裝置實施例之任一者及其等效。電腦系統400可能是如筆記型電腦的行動裝置。電腦系統400可能是如無線智慧型手機的行動裝置。電腦系統400可能是桌上型電腦。電腦系統400可能是手持閱讀器。電腦系統400可能是構成汽車整體所必需的。電腦系統400可能是構成電視整體所必需的。
在一實施例中，電子系統400係一種電腦系統，其包括用以電性耦接電子系統400之各種元件的系統匯流排420。系統匯流排420係單一匯流排或根據各種實施例之匯流排的任何組合。電子系統400包括電壓源430，其對積體電路410供電。在一些實施例中，電壓源430透過系統匯流排420來對積體電路410供應電流。
積體電路410係電性、通訊地耦接至系統匯流排420且包括任何電路、或根據一實施例之電路的組合，包括本文所包括之各種實施例的封裝/裝置結構。在一實施例中，積體電路410包括處理器412，其能包括任何類型之包括根據本文之實施例之較少摻雜電晶體結構的封裝結構。如本文所使用，處理器412可能表示任何類型的電路，例如但不限於微處理器、微控制器、圖形處理器、數位信號處理器、或另一處理器。在一實施例中，處理器412包括本文所揭露之封裝結構的任一實施例。在一實施例中，在處理器的記憶體快取中發現SRAM實施例。
能包括在積體電路410中之其他類型的電路 係客製電路或專用積體電路(ASIC)，如用於在如蜂巢式電話、智慧型手機、呼叫器、可攜式電腦、雙向無線電、及類似電子系統之無線裝置中使用的通訊電路414。在一實施例中，處理器412包括如靜態隨機存取記憶體(SRAM)的晶粒上記憶體416。在一實施例中，處理器412包括如嵌入式動態隨機存取記憶體(eDRAM)的嵌入式晶粒上記憶體416。
在一實施例中，積體電路410係與隨後的積體電路411互補。在一實施例中，雙積體電路411包括如eDRAM的嵌入式晶粒上記憶體417。雙積體電路411包括RFIC雙處理器413和雙通訊電路415及如SRAM的雙晶粒上記憶體417。雙通訊電路415可能配置用於RF處理。
至少一被動裝置480係耦接至隨後的積體電路411。在一實施例中，電子系統400也包括外部記憶體440，其依序可能包括適用於特定應用的一或更多記憶體元件，如為RAM之形式的主記憶體442、一或更多硬碟機444、及/或處置可移除媒體446(如磁片、光碟(CD)、數位化多功能光碟(DVD)、快閃記憶體驅動器、及本領域所知的任何其他可移除媒體)的一或更多驅動器。外部記憶體440可能也是嵌入式記憶體448。在一實施例中，電子系統400也包括顯示裝置450、和音頻輸出460。在一實施例中，電子系統400包括如控制器470的輸入裝置，其可能是鍵盤、滑鼠、觸控墊、小鍵盤、軌跡球、遊戲控 制器、麥克風、語音辨識裝置、或將資訊輸入至電子系統400中的任何其他輸入裝置。在一實施例中，輸入裝置470包括照相機。在一實施例中，輸入裝置470包括數位錄音機。在一實施例中，輸入裝置470包括照相機和數位錄音機。
雖然上述說明已指定可能在實施例之方法中使用的某些步驟和材料，但本領域之那些技藝者將了解可能進行許多修改和替代。因此，預期所有這樣的修改、變更、替代和增補被認為落在如由所附加之申請專利範圍定義之實施例的精神和範圍內。另外，本文所提出之圖僅繪示示範微電子裝置及關於實施例的實行之相關封裝結構的部分。由此，實施例並不限於本文所述之結構。

Claims (30)

  1. 一種形成一裝置的方法，包含：在一裝置基板中形成源極/汲極區；以一合金材料來使該些源極/汲極區的源極/汲極材料成合金以將其帶隙降低至接近零；及形成源極/汲極接點以耦接至該些源極/汲極區，其中成合金之區域的小帶隙導致小的金屬接觸電阻。
  2. 如申請專利範圍第1項所述之方法，更包含其中相鄰於該些源極/汲極區的一通道係具有一帶隙的一半導體。
  3. 如申請專利範圍第2項所述之方法，更包含其中該通道帶隙係由一閘極偏壓控制。
  4. 如申請專利範圍第1項所述之方法，更包含其中該裝置係從任何半導體材料形成，如矽、鍺、鍺化矽、或任何Ⅲ-V。
  5. 如申請專利範圍第1項所述之方法，更包含其中該源極/汲極材料係以一錫材料來成合金，且其中該源極/汲極材料包含矽和鍺之至少一者。
  6. 如申請專利範圍第1項所述之方法，更包含其中該合金材料包含一材料，其形成具有該源極/汲極材料的一合金，其中合金之該區域的該帶隙藉由加入足夠的合金濃度來降低至接近零電子伏特。
  7. 如申請專利範圍第1項所述之方法，更包含其中該裝置包含一雜鍺和錫化鍺PMOS裝置。
  8. 如申請專利範圍第1項所述之方法，更包含其中當該源極/汲極係由鍺製成時，在該些源極/汲極區與該些源極/汲極接點之間的該帶隙在約百分之35錫濃度時包含零。
  9. 如申請專利範圍第1項所述之方法，更包含其中該些源極/汲極接點的一功函數包含約4.6eV，其中相鄰於該些源極/汲極區的一通道帶隙能由一重疊閘極場調變。
  10. 如申請專利範圍第1項所述之方法，更包含其中該裝置係雙極性的。
  11. 如申請專利範圍第1項所述之方法，更包含其中相鄰於該些源極/汲極區的一通道包含低於約5nm的厚度，且一源極/汲極錫濃度係大於約百分之35，其中該源極/汲極包含約20nm的厚度。
  12. 如申請專利範圍第1項所述之方法，更包含其中該源極/汲極帶隙隨增加的合金濃度而減少。
  13. 如申請專利範圍第1項所述之方法，更包含其中該些源極/汲極區不包含一摻雜物。
  14. 如申請專利範圍第1項所述之方法，更包含其中對小於約0.2eV的一帶偏移實現高裝置傳導。
  15. 一種形成一結構的方法，包含：在一裝置基板中形成源極/汲極區，其中該裝置基板包含一閘極結構，包含一通道區，其中該通道區係設置於該些源極/汲極區之間；及 以足夠的合金材料來使該些源極/汲極區成合金，其中該些源極/汲極區不包含一摻雜物。
  16. 如申請專利範圍第15項所述之方法，更包含其中在合金之該些源極/汲極區中的小帶隙導致小的金屬接觸電阻。
  17. 如申請專利範圍第15項所述之方法，更包含其中該些源極/汲極區包含一三閘電晶體、一平面電晶體、或一奈米線結構之其一者的一部分。
  18. 如申請專利範圍第12項所述之方法，更包含其中該通道包含一本質SixGey材料，具有所有可能的x/y組合。
  19. 如申請專利範圍第12項所述之方法，更包含其中該些源極/汲極區包含一SixGeySn1-x-y成分。
  20. 一種裝置結構，包含：一閘極結構，設置於一閘極介電質上；源極/汲極接點，設置相鄰於該閘極結構；源極/汲極區，設置相鄰於該些源極/汲極接點；及一通道區，設置於該些源極/汲極區之間，其中該些源極/汲極區不包含一摻雜物材料。
  21. 如申請專利範圍第20項所述之結構，更包含其中該些源極/汲極區包含一合金材料。
  22. 如申請專利範圍第21項所述之結構，更包含其中該合金材料包含一錫材料。
  23. 如申請專利範圍第22項所述之結構，更包含其 中該錫材料在該些源極/汲極區中包含大於約百分之30。
  24. 如申請專利範圍第20項所述之結構，更包含其中該通道區包含一本質矽、鍺、或鍺化矽材料。
  25. 如申請專利範圍第20項所述之結構，更包含其中在該源極/汲極接觸介面上有少量或沒有任何帶隙。
  26. 如申請專利範圍第20項所述之結構，更包含其中該源極/汲極包含大於約20nm的厚度，且其中該通道包含小於約5nm的厚度。
  27. 如申請專利範圍第20項所述之結構，更包含其中該裝置係一雙極性裝置。
  28. 如申請專利範圍第20項所述之結構，更包含其中該源極/汲極接觸金屬的一功函數包含在該源極/汲極區的Ec和Ev之間的一中間隙值。
  29. 如申請專利範圍第20項所述之結構，更包含其中該源極/汲極材料包含一三閘電晶體、一平面電晶體、及一奈米線結構之其一者的一部分。
  30. 如申請專利範圍第20項所述之裝置結構，更包含一系統，包含：一匯流排，通訊地耦接至該裝置結構；及一eDRAM，通訊地耦接至該匯流排。
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