KR20160063315A - 마이크로전자 디바이스에서 낮은 밴드 갭의 소스 및 드레인 구조체를 형성하는 방법 - Google Patents

마이크로전자 디바이스에서 낮은 밴드 갭의 소스 및 드레인 구조체를 형성하는 방법 Download PDF

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Abstract

소스/드레인 구조체들에 배치된 전위들을 이용하여 변형된 채널 디바이스를 형성하는 방법이 개시된다. 상기 방법들/구조체들은 디바이스의 기판에 소스/드레인 영역을 형성하는 것, 및 소스/드레인 영역에 합금을 형성하는 것을 포함할 수 있고, 합금은 소스/드레인 콘택들과 소스/드레인 영역들 사이의 밴드 갭을 실질적으로 제로로 감소시키는 물질을 포함한다. 본원의 실시예들은 디바이스의 외부 기생 저항을 감소시킨다.

Description

마이크로전자 디바이스에서 낮은 밴드 갭의 소스 및 드레인 구조체를 형성하는 방법{METHODS OF FORMING LOW BAND GAP SOURCE AND DRAIN STRUCTURES IN MICROELECTRONIC DEVICES}
마이크로전자 디바이스들이 계속 스케일링(scale)됨에 따라, 통상적인 도핑된 소스 드레인 구조체들의 접촉 저항은 접촉 디멘젼이 감소함에 따라 증가한다. 동시에, 채널 저항은 채널 길이들이 축소함에 따라 계속 감소한다. 그 결과는 비례적으로 더 큰 전압 강하가 기생 소스/드레인 영역들에 유도되어 디바이스 성능에 있어서 감소한 개선을 초래한다는 것이다. 소스/드레인 기생 저항을 감소시킬 필요가 있는데, 왜냐하면 그것이 빠르게 디바이스 성능에 대한 장애물이 되고 있기 때문이다.
명세서가 특히 특정 실시예들을 지정하고 별도로 청구하는 청구항들로 귀결되지만, 이러한 실시예들의 장점들은 첨부 도면들과 함께 읽을 때 후속하는 발명의 기재로부터 더욱 용이하게 확인될 수 있다.
도 1a-1h는 다양한 실시예들에 따른 구조체들의 최상부 및 단면도들을 나타낸다.
도 2는 실시예들에 따른 방법의 흐름도를 나타낸다.
도 3은 실시예들에 따른 시스템의 단면도를 나타낸다.
도 4는 실시예들에 따른 시스템의 개략도를 나타낸다.
도 5는 종래 기술에 따른 구조체를 나타낸다.
후속하는 상세한 설명에서, 예시에 의해, 방법들 및 구조체들이 구현될 수 있는 특정 실시예들을 도시하는 첨부 도면들에 대한 참조가 이루어진다. 이러한 실시예들은 통상의 기술자가 실시예들을 구현할 수 있게 하도록 충분히 상세하게 기술된다. 다양하지만, 상이한 실시예들이 반드시 상호 배타적이지는 않다는 점이 이해되어야 한다. 예를 들어, 하나의 실시예와 관련하여 본원에 기술된 특정 특징, 구조, 또는 특성은 실시예들의 사상 및 범위로부터 벗어나지 않고 다른 실시예들 내에서 구현될 수 있다. 추가로, 각각의 개시된 실시예 내의 개별 엘리먼트들의 위치 또는 배열이 실시예들의 사상 및 범위로부터 벗어나지 않고 수정될 수 있다는 점이 이해되어야 한다. 따라서, 후속하는 상세한 설명은 제한적인 의미로 취해지지 않아야 하며, 실시예들의 범위는, 청구항들에 부여되는 등가물들의 전체 범위와 더불어, 적절히 해석되는, 첨부된 청구항들에 의해서만 정의된다. 도면들에서, 동일한 참보 번호들은 몇몇 도식들에 걸쳐 동일하거나 유사한 기능성을 지칭할 수 있다.
낮은 소스/드레인 밴드 갭을 포함하는 디바이스 구조체들과 같은 마이크로전자 구조체들을 형성하고 이용하는 방법들 및 연관된 구조체들이 기술된다. 그 방법들/구조체들은 디바이스의 기판 내에 소스/드레인 영역을 형성하는 것, 및 소스/드레인 영역 내에 합금을 형성하는 것을 포함할 수 있고, 합금은 소스/드레인 콘택들과 소스/드레인 영역 사이의 밴드 갭을 실질적으로 제로로 감소시키는 물질을 포함한다. 본원의 실시예들은 디바이스의 외부 기생 저항을 감소시킨다.
도 1a-1h는 예를 들어, 낮은 밴드 갭 트랜지스터/디바이스 구조체들과 같은, 마이크로전자 구조체들을 형성하는 실시예들의 모습(view)들을 예시한다. 도 1a는 예를 들어, 트랜지스터 디바이스(100)의 일부분과 같은, 디바이스(100)의 일부분을 도시한다. 실시예에서, 디바이스(100)는 평면 트랜지스터, FINFET 또는 트라이-게이트(tri-gate) 디바이스와 같은 멀티-게이트 트랜지스터, 나노와이어 구조체, 및 이들의 조합들 중 하나의 일부분을 포함할 수 있다. 디바이스(100)는 게이트 구조체(102), 게이트 구조체(102)와 채널 영역(110) 사이에 배치된 게이트 유전체(104), 및 소스/드레인 영역들(108)에 커플링된 소스/드레인 콘택들(106)을 포함한다. 실시예에서, 소스/드레인 콘택들은 금속 소스/드레인 콘택들을 포함할 수 있다. 채널 영역(110)은 소스/드레인 영역들(108) 사이에 그리고 게이트 구조체(102) 아래에 배치될 수 있으며, 일부 경우들에서, SixGey 조성물(composition)을 포함할 수 있다. 실시예에서, 채널 영역(110) 및 소스/드레인 영역들은 기판(101) 내에 배치된 영역들을 포함할 수 있다.
실시예에서, 기판(101)은 실리콘 물질, 비-실리콘 물질, 단결정 실리콘 물질, 폴리실리콘 물질, 압전 물질, III-V 물질 및/또는 다른 전자기계 기판 물질 중 적어도 하나를 포함할 수 있다. 실시예에서, 게이트 구조체(102)는 NMOS 또는 PMOS 트랜지스터 게이트 구조체와 같은 트랜지스터 구조체(102)의 일부분을 포함할 수 있다. 실시예에서, 소스/드레인 영역들(108)은 실리콘 핀 구조체들을 포함할 수 있고, 실리콘 핀 구조체들은 멀티-게이트 구조체와 같은 3차원 트랜지스터 구조체의 일부분들을 포함할 수 있다. 실시예에서, 실리콘 핀 구조체들은 실시예에서 STI(얕은 트렌치 격리)를 포함할 수 있는 유전체 물질(미도시됨)에 의해 서로 분리될 수 있다.
실시예에서, 소스/드레인 영역들(108)은 소스/드레인 영역들(108)과 소스/드레인 콘택들(106) 사이의 밴드 갭을 감소시키는 물질과 합금된 실리콘 및/또는 게르마늄 물질을 포함할 수 있다. 실시예에서, 밴드 갭(Eg)은 약 0.2 eV 미만을 포함할 수 있고, 일부 경우들에서, 실질적으로 제로를 포함할 수 있다. 실시예에서, 소스/드레인 영역들(108)은 주석 물질과 합금될 수 있다. 실시예에서, 주석은 소스/드레인 영역들(108)에서의 중량으로 적어도 약 30 퍼센트 합금을 포함할 수 있는 소스/드레인 물질과의 합금을 형성할 수 있다. 도 1b에서, 디바이스(100)의 일부분은 아래의 에너지 밴드 다이어그램을 이용하여 도시되며, 여기서 x 축(114)은 전자 볼트(eV) 단위로 밴드 에너지를 기재하고, y축(116)은 나노미터 단위로 디바이스(100)에 걸친 거리를 기재한다.
밴드 갭(Eg)(117)은, 전도 밴드(Ec)(113)와 가전자 밴드(Ev)(115) 사이의, 소스 영역(108)과 소스/드레인 콘택(106) 사이의 에너지 갭/장벽, 및 드레인 영역(108')과 소스/드레인 콘택들(106') 사이의 밴드 갭(119)을 포함할 수 있으며, 실질적으로 제로 전자 볼트를 포함한다. 이는 소스/드레인 영역들(108, 108')에서 주석과 같은 합금 물질과의 합금으로 인한 것이다. 실시예에서, 소스/드레인 영역들(108, 108')은 도핑되지 않고(dope-less), 따라서, 이들은 도핑 엘리먼트들을 거의 내지 전혀 포함하지 않는다.
실시예에서, 거의 내지 전혀 없는 에너지 장벽은 소스/드레인 금속 콘택들(106, 106') 계면에서 형성된다. 대신, 에너지 장벽/밴드 갭(112)은 합금된 소스/드레인 영역들(108, 108')과 채널 영역(110) 사이의 계면으로 이동하며, 밴드 갭(112)은 소스/드레인 영역(108, 108') - 소스/드레인 콘택(106, 106') 계면 사이에서보다 채널(110)-합금된 소스/드레인 영역(108, 108') 계면에서 충분히 더 높다. 실시예에서, 채널 영역(110) 내의 밴드-갭(112)(채널 밴드 갭(112))은 게이트 구조체(102)에 인가될 수 있는 게이트 바이어스에 의해 제어될 수 있다. 실시예에서, 밴드 갭(112)은 약 1 전자 볼트 이상을 포함할 수 있다. 실시예에서, 장벽/밴드 갭(112)에 대한 요건들은 소스/드레인 콘택 금속(106, 106') 계면에 위치된 것보다 덜 엄격할 수 있으며, 0.2 eV보다 더 작은 밴드 오프셋에 대해 양호한 전도가 달성될 수 있다.
통상적인 종래 기술의 디바이스들(도 5a, 종래 기술)에서, 소스/드레인 영역들(508, 508')은 진하게(heavily) 도핑된 영역들을 포함할 수 있고, 소스/드레인 영역(508, 508') 물질(예컨대 실리콘 및/또는 게르마늄)은 p-타입 또는 n-타입 물질들과 같은 도펀트로 도핑될 수 있다. 실시예에서, 채널 영역(510)은 실리콘 또는 실리콘 게르마늄과 같은 진성(도핑되지 않음) 또는 약하게 도핑된 물질을 포함할 수 있다. 통상적인 종래 기술의 소스/드레인 영역들(508, 508')에서, 상대적으로 큰 쇼트키 장벽/밴드 갭(512)이 금속 콘택들(506, 506')에서 형성된다. 전자 또는 정공과 같은 캐리어(carrier)들은 장벽(512)이 충분히 낮은 경우 열이온 방출에 의해 장벽/Eg(512)을 넘어갈 수 있거나, 또는 캐리어들은 소스/드레인 영역들(508, 508')이 짧은 터널링 거리를 생성할만큼 매우 충분히 도핑되는 경우 가로질러 터널링할 수 있다.
다시 도 1a를 참조하면, 실시예에서, 디바이스(100)는 ON 상태에서 게이트 바이어스를 포함할 수 있고, 여기서 Vgs = Vds = 1V이다. 실시예에서, 소스/드레인(108)과의 금속 또는 반금속 합금들을 만듦으로써 디바이스(100)에 대해 작은 또는 실질적으로 제로인 밴드-갭들이 획득될 수 있다. 예를 들어, 실리콘, 게르마늄 또는 SixGe1 -x를 포함할 수 있는 소스/드레인 영역들(108) 내로의 주석의 포함은, 일반적으로, 크게 감소한 그리고/또는 실질적으로 제로인 Eg를 포함하는 합금들을 초래할 수 있다. 실시예에서, 소스/드레인 영역들(108)은 SixGeySn1 -x-y의 조성물들을 포함할 수 있고, x 및 y 값들의 모든 가능한 조합들/농도들을 포함할 수 있다.
실시예에서, 도 1c에 도시된 바와 같이, 약 30 퍼센트 이상의 주석 농도는 제로에 근접한 밴드 갭(112)을 초래할 수 있고, Ec(113)와 Ev(115) 사이의 밴드 갭은 소스/드레인 물질에서 주석 농도(120)가 증가함에 따라 제로 전자 볼트(114)에 근접한다. 실시예에서, 게르마늄 주석 합금에 대한 전도 및 가전자 밴드 에너지는 주석 농도가 증가함에 따라 감소할 수 있다. 또한, 갈륨 비소와 같은 III-V 기반 반도체들에 대해 주석 농도가 증가함에 따라 밴드 갭이 감소한다. 또한, 얇은 반도체 층에서의 양자 구속(quantum confinement)은 소스/드레인 콘택 금속의 Eg 및 일함수를 변조시키기 위해 사용되어, 디바이스 최적화를 위한 넓은 설계 공간을 제공한다.
도 1d-1e는 디바이스(100)에 걸쳐 이동함에 따른 OFF- 및 ON- 상태의 밴드 구조체들을 nm 단위(122)로 도시하며, 여기서 디바이스(100)는 약 30% 주석 농도의 게르마늄 주석 소스/드레인 영역 조성물을 포함할 수 있는, 헤테로(hetero) 구조 디바이스를 포함한다. 도 1d에서, 디바이스(100)가 OFF 상태에 있을 때(Vgs = 0V, Vds = -0.5V), Ec(113)와 Ev(115) 사이의 밴드 갭(117, 119)은 콘택 금속(106) - 소스/드레인 영역(108) 계면에서 실질적으로 제로 전자 볼트(114)를 포함할 수 있다. 밴드 갭(112)은 채널 영역(110) - 소스/드레인 영역(108) 계면에서 훨씬 더 크게 위치된다. 실시예에서, 진성 게르마늄 채널의 중간-갭 에너지에 대응하는 약 4.6 eV의 일함수를 가지는 콘택 금속이 소스/드레인 콘택들에 대해 사용될 수 있고, 채널은 진성 게르마늄을 포함할 수 있다. 이러한 종류의 일함수 값을 통해, 진성의 비-합금 게르마늄에 대한 이러한 직접적인 금속 콘택들을 가지는 종래 기술의 디바이스는 큰 쇼트키 장벽을 발생시켜, 종래 기술의 디바이스를 소용없게 할 것이다.
반면, 낮은 밴드 갭의 게르마늄 주석 합금 소스/드레인 영역(108)에 대한 콘택(106)은 거의 내지 전혀 없는 전도 장벽을 보여준다. 대신, 장벽(112)은 오버랩하는 게이트 필드에 의해 변조될 수 있는 헤테로 채널 계면(hetero channel interface)으로 이동한다. 도 1e는 ON 상태에서 디바이스(100)를 도시한다.
(Vgs = Vds = -0.5V)이고, Ec(113)와 Ev(115) 사이의 밴드 갭(117, 119)은 콘택 금속(106) - 소스/드레인 영역(108) 계면에서 실질적으로 제로 전자 볼트(114)를 포함한다. 밴드 갭(112)은 채널 영역(110) - 소스/드레인 영역(108) 계면에서 훨씬 더 크게 위치된다.
도 1f는, 소스/드레인 영역들이 밴드 갭을 실질적으로 제로로 감소시키는 물질과 합금되는 본원의 실시예들에 따라, PMOS 디바이스와 같은 디바이스(100)의 드레인 전류 동작을 도시한다. Ids(124) 대 Vgs(126) 동작이 도시되어 있으며, 강한(healthy) 구동 전류 및 5개 자릿수(five orders of magnitudes)의 Ion/Ioff 비들이 관측된다. 예를 들어, -0.5V를 포함하는 제1 Vds(130)가 도시되어 있고, -50mV를 포함하는 제2 Vds(132)가 도시되어 있다. 또다른 실시예에서, 통상적인 MOSFET(금속 산화물 반도체 전계 효과 트랜지스터) 디바이스들에서와 같이, 바람직한 캐리어 타입을 결정하는 소스/드레인 영역 도핑이 존재하지 않기 때문에, 실시예들은 두 캐리어 타입들 모두에 대해 사용될 수 있는 2극성 디바이스를 더 포함할 수 있다. 그러나, 헤테로(채널-소스/드레인) 계면에서의 Ev 및 Ec 밴드 오프셋들은 어느 디바이스 타입이 선호하는 구동 전류 및 Ion/Ioff 비들을 소유할 수 있는 지를 결정할 수 있다. 도 1f에서 파라미터들에 대해 도시된 바와 같은 더 작은 Ev 밴드 오프셋들은, PMOS 디바이스가 NMOS 디바이스보다 더 나은 성능을 가질 수 있음을 나타낸다. 그러나, 특정 디바이스 선택은 특정 디바이스의 선택된 파라미터들 및 특정 설계 요건들에 의존할 것이다.
밴드 구조의 또다른 변조기는 작은 막 두께에서의 양자 구속 효과인데, 이는 또한, 본원의 다양한 디바이스 실시예들의 성능을 설계하고 최적화하기 위해 사용될 수 있다. 도 1g는 nm(136) 단위의 상이한 막 두께들에 대한 게르마늄(Ge) 및 Ge0 . 7Sn0 .3의 전자 볼트 단위(134)의 특성들을 도시한다. 게르마늄(140)과 Ge0.7Sn0.3(142)에 대한 Ec 및 게르마늄(146)과 Ge0 . 7Sn0 .3(148)에 대한 Ev가 도 1g에 도시되며, 이는 또한, 상대적으로 큰 밴드 갭이 심지어 소스/드레인 합금 구조체들에서의 높은 주석 농도에 대해 5nm 미만의 두께로 형성됨을 나타낸다. 따라서, 또다른 디바이스 옵션은 콘택 금속에서의 작은 밴드 갭을 포함하는 두꺼운(구속되지 않은) 소스/드레인 구조체들을 가지는, 소스/드레인 영역들에서 매우 높은 주석 농도(또는 심지어 순수 주석)를 사용하는 것이다. 또한, 큰 밴드 갭들을 가지는 얇은(구속된) 채널들이 추가적으로 사용될 수 있다. 실시예(도 1h)에서, Ge0 . 7Sn0 .3 물질이 디바이스(150) 내의 소스/드레인(108) 및 채널(110) 물질에 대해 사용될 수 있으며, 한정된 채널(110)은 약 0.5eV 초과의 채널 밴드 갭을 형성하기 위해 약 5nm 미만의 두께를 포함하고, 두꺼운 소스/드레인 영역(108)은 작은 또는 제로의 소스/드레인 밴드 갭을 가진다.
실시예에서, 본원의 디바이스들은 평면, 트라이-게이트 및 나노와이어 트랜지스터 구조체들을 포함하는 트랜지스터 구조체들과 같은 회로 엘리먼트들, 및 임의의 다른 적절한 회로 엘리먼트들을 포함할 수 있다. 회로 엘리먼트들은 예를 들어, 프로세서 다이에서 사용하기 위한 논리 회로를 포함할 수 있다. 금속화 층 및 절연성 물질이 본원에서의 소스/드레인 합금 구조체들, 뿐만 아니라 금속층들/상호접속부들을 외부 디바이스들에 커플링시킬 수 있는 전도성 콘택들/범프들에 포함될 수 있다. 특정 응용예들에 따라, 본원의 디바이스들에 포함된 엘리먼트들의 타입은 임의의 적절한 타입의 회로 엘리먼트들을 포함할 수 있다.
도 2는 실시예들에 따른 방법의 흐름도를 도시한다. 단계(200)에서, 소스/드레인 영역들은 디바이스 기판 내에 형성될 수 있고, 디바이스 기판은 채널 구조체를 더 포함한다. 단계(202)에서, 소스/드레인 영역들은 충분한 합금 물질과 합금되어 밴드 갭을 제로에 가깝게 감소시킬 수 있다. 실시예에서, 합금 물질은 주석을 포함할 수 있다. 단계(204)에서, 반도체 합금의 작은 밴드 갭은 금속 접촉 저항을 감소시키고, 작은 금속 접촉 저항을 생성한다.
실시예에서, 실시예들의 디바이스들은 다이와 같은 마이크로전자 디바이스와 패키지 구조체들이 커플링될 수 있는 다음-레벨 컴포넌트(예를 들어, 회로 보드) 사이에 전기 통신들을 제공할 수 있는 임의의 적절한 타입의 패키지 구조체들과 커플링될 수 있다. 또다른 실시예에서, 디바이스들은, 디바이스 층과 커플링된 상부 집적 회로(IC) 패키지와 다이 사이에 전기 통신을 제공할 수 있는 임의의 적절한 타입의 패키지 구조체들을 포함할 수 있는 패키지 구조체와 커플링될 수 있다.
본원의 다양한 도면들에 기재된 디바이스는 예를 들어, 실리콘 로직 다이 또는 메모리 다이, 또는 임의의 타입의 적절한 마이크로전자 디바이스/다이의 일부분을 포함할 수 있다. 일부 실시예들에서, 실시예들의 디바이스들은 특정 실시예에 따라, 서로 적층될 수 있는 복수의 다이들을 더 포함할 수 있다. 일부 경우들에서, 디바이스는 패키지 구조체의 전방측, 후방측 상에 또는 전방측과 후방측의 일부 조합 상에/내에 위치/부착/내장될 수 있다. 실시예에서, 디바이스(들)는 패키지 구조체 내에 부분적으로 또는 완전히 내장될 수 있다.
본원의 디바이스들의 다양한 실시예들은, 작은 또는 제로의 밴드 갭(Eg)을 가지는 소스/드레인 영역들을 형성하여 금속 콘택들에서 장벽이 거의 또는 전혀 없게 함으로써 기생 저항의 감소를 가능하게 한다. 작은 Eg는 또한 본원의 실시예들의 소스/드레인 구조체들의 저항성을 낮추는 상태들의 더 높은 밀도를 초래한다. 실시예들은 도핑 필요 없이 상보적 디바이스들의 형성을 가능하게 하며, 소스/드레인 영역들은 도핑되지 않는다. 전자 또는 정공 전도는, N-타입에 대해 작은 전도 밴드 Ec 오프셋들, 또는 p-타입 디바이스들에 대해 작은 가전자 밴드 Ev 오프셋들을 만들기 위한 소스/드레인 일함수의 적절한 설계에 의해 선택될 수 있다.
이제 도 3을 참조하면, 컴퓨팅 시스템(300)의 실시예가 예시되어 있다. 시스템(300)은 메인보드(310) 또는 다른 회로 보드 위에 배치된 다수의 컴포넌트들을 포함한다. 메인보드(310)는 제1측(312) 및 반대의 제2측(314)을 포함하고, 다양한 컴포넌트들은 제1 측 및 제2측(312, 314) 중 어느 하나 또는 둘 모두 상에 배치될 수 있다. 예시된 실시예에서, 컴퓨팅 시스템(300)은 메인보드의 제1 측(312) 상에 배치된 패키지 구조체(340)를 포함하며, 패키지 구조체(340)는, 본원에 기술된 실시예들의 트랜지스터 디바이스 구조체들과 같은 디바이스 구조체들 중 임의의 것을 포함할 수 있다.
시스템(300)은 예를 들어, 핸드-헬드 또는 모바일 컴퓨팅 디바이스(예를 들어, 셀 폰, 스마트 폰, 모바일 인터넷 디바이스, 음악 플레이어, 태블릿 컴퓨터, 랩톱 컴퓨터, 넷톱 컴퓨터 등)과 같은 임의의 타입의 컴퓨팅 시스템을 포함할 수 있다. 그러나, 개시된 실시에들은 핸드-헬드 및 다른 모바일 컴퓨팅 디바이스들에 제한되지 않으며, 이러한 실시예들은 데스크-톱 컴퓨터들 및 서버들과 같은 다른 타입들의 컴퓨팅 시스템들에서 응용예를 찾을 수 있다.
메인보드(310)는 보드 상에 배치된 다양한 컴포넌트들 중 하나 이상 사이에 전기 통신을 제공할 수 있는 임의의 적절한 타입의 회로 보드 또는 다른 기판을 포함할 수 있다. 일 실시예에서, 예를 들어, 메인보드(310)는 유전체 물질 층에 의해 서로 분리되고, 전기적으로 전도성인 비아들에 의해 상호접속되는, 다수의 금속층들을 포함하는 인쇄 회로 보드(PCB)를 포함한다. 금속층들 중 임의의 하나 이상은 보드(310)와 커플링된 컴포넌트들 사이에 전기 신호들을 ― 아마도 다른 금속층들과 함께 ― 라우팅하도록 원하는 회로 패턴으로 형성될 수 있다. 그러나, 개시된 실시예들이 전술된 PCB에 제한되지 않으며, 추가로, 메인보드(310)가 임의의 다른 적절한 기판을 포함할 수 있다는 점이 이해되어야 한다.
패키지 구조체(340)에 더하여, 하나 이상의 추가적인 컴포넌트들이 메인보드(310)의 한 측 또는 양 측(312, 314) 상에 배치될 수 있다. 예시에 의해, 도면들에 도시된 바와 같이, 컴포넌트들(301a)은 메인보드(310)의 제1 측(312) 상에 배치될 수 있고, 컴포넌트들(301b)은 메인보드의 반대측(314) 상에 배치될 수 있다. 메인보드(310) 상에 배치될 수 있는 추가적인 컴포넌트들은 다른 IC 디바이스들(예를 들어, 프로세싱 디바이스들, 메모리 디바이스들, 신호 프로세싱 디바이스들, 무선 통신 디바이스들, 그래픽 제어기들 및/또는 드라이버들, 오디오 프로세서들 및 제어기들 등), 전력 전달 컴포넌트들(예를 들어, 전압 레귤레이터 및/또는 다른 전력 관리 디바이스들, 배터리와 같은 전원, 및/또는 커패시터와 같은 수동 디바이스들), 및 하나 이상의 사용자 인터페이스 디바이스들(예를 들어, 오디오 입력 디바이스, 오디오 출력 디바이스, 키패드 또는 터치 스크린 디스플레이와 같은 다른 데이터 엔트리 디바이스, 및/또는 그래픽 디스플레이 등), 뿐만 아니라, 이러한 그리고/또는 다른 디바이스들의 임의의 조합을 포함한다.
일 실시예에서, 컴퓨팅 시스템(300)은 복사 차폐를 포함한다. 추가적인 실시예에서, 컴퓨팅 시스템(300)은 냉각 솔루션을 포함한다. 또다른 실시예에서, 컴퓨팅 시스템(300)은 안테나를 포함한다. 추가적인 실시예에서, 어셈블리(300)는 하우징 또는 케이스 내에 배치될 수 있다. 메인보드(310)가 하우징 내에 배치되는 경우, 컴퓨터 시스템(300)의 컴포넌트들 중 일부 ― 예를 들어, 디스플레이 또는 키패드와 같은 사용자 인터페이스 디바이스, 및/또는 배터리와 같은 전원 ― 는 메인보드(310)(및/또는 이 보드 상에 배치된 컴포넌트)와 전기적으로 커플링될 수 있지만, 하우징과 기계적으로 커플링될 수 있다.
도 4는 실시예에 따른 컴퓨터 시스템(400)의 개략도이다. 도시된 바와 같은 컴퓨터 시스템(400)(또한 전자 시스템(400)으로서 지칭됨)은 이 개시내용에서 설명된 바와 같은 몇몇 개시된 디바이스 실시예들 및 이들의 등가물들 중 임의의 것을 포함하는 패키지 구조체를 구현/포함한다. 컴퓨터 시스템(400)은 넷북 컴퓨터와 같은 모바일 디바이스일 수 있다. 컴퓨터 시스템(400)은 무선 스마트 폰과 같은 모바일 디바이스일 수 있다. 컴퓨터 시스템(400)은 데스크톱 컴퓨터일 수 있다. 컴퓨터 시스템(400)은 핸드-헬드 리더기일 수 있다. 컴퓨터 시스템(400)은 자동차에 일체화될 수 있다. 컴퓨터 시스템(400)은 텔레비전에 일체화될 수 있다.
실시예에서, 전자 시스템(400)은 전자 시스템(400)의 다양한 컴포넌트들을 전기적으로 커플링시키기 위한 시스템 버스(420)를 포함하는 컴퓨터 시스템이다. 다양한 실시예들에 따르면, 시스템 버스(420)는 단일 버스 또는 버스들의 임의의 조합이다. 전자 시스템(400)은 집적 회로(410)에 전력을 제공하는 전압원(430)을 포함한다. 일부 실시예들에서, 전압원(430)은 시스템 버스(420)를 통해 집적 회로(410)에 전류를 공급한다.
집적 회로(410)는 시스템 버스(420)에 전기적으로, 통신상으로 커플링되고, 본원에 포함된 다양한 실시예들의 패키지/디바이스 구조체들을 포함한, 실시예에 따른 임의의 회로, 또는 회로들의 조합들을 포함한다. 실시예에서, 집적 회로(410)는 본원의 실시예들에 따른, 도핑되지 않은 트랜지스터 구조체들을 포함한 임의의 타입의 패키징 구조체들을 포함할 수 있는 프로세서(412)를 포함한다. 본원에 사용된 바와 같이, 프로세서(412)는 마이크로프로세서, 마이크로컨트롤러, 그래픽 프로세서, 디지털 신호 프로세서, 또는 또다른 프로세서와 같은, 그러나 이에 제한되지 않는 임의의 타입의 회로를 의미할 수 있다. 실시예에서, 프로세서(412)는 본원에 개시된 패키지 구조체들의 실시예들 중 임의의 것을 포함한다. 실시예에서, SRAM 실시예들은 프로세서의 메모리 캐시들에서 발견된다.
집적 회로(410)에 포함될 수 있는 다른 타입들의 회로들은 셀룰러 전화, 스마트 폰, 페이저, 휴대용 컴퓨터, 양방향 라디오, 및 유사한 전자 시스템들과 같은 무선 디바이스들에서의 사용을 위한, 통신 회로(414)와 같은 커스텀(custom) 회로 또는 주문형 집적 회로(ASIC)이다. 실시예에서, 프로세서(412)는 정적 랜덤-액세스 메모리(SRAM)와 같은 온-다이(on-die) 메모리(416)를 포함한다. 실시예에서, 프로세서(412)는 내장형 동적 랜덤-액세스 메모리(eDRAM)와 같은 내장형 온-다이 메모리(416)를 포함한다.
실시예에서, 집적 회로(410)는 후속 집적 회로(411)와 상호보완된다. 실시예에서, 듀얼 집적 회로(411)는 eDRAM과 같은 내장형 온-다이 메모리(417)를 포함한다. 듀얼 집적 회로(411)는 RFIC 듀얼 프로세서(413) 및 듀얼 통신 회로(415) 및 SRAM과 같은 듀얼 온-다이 메모리(417)를 포함한다. 듀얼 통신 회로(415)는 RF 프로세싱을 위해 구성될 수 있다.
적어도 하나의 수동 디바이스(480)가 후속 집적 회로(411)에 커플링된다. 실시예에서 전자 시스템(400)은 또한, 차례로, RAM 형태의 주 메모리(442), 하나 이상의 하드 드라이브들(444), 및/또는 디스켓, 컴팩트 디스크(CD), 디지털 가변 디스크(DVD), 플래시 메모리 드라이브와 같은 제거가능 매체(446) 및 당해 기술분야에 공지된 다른 제거가능 매체를 핸들링하는 하나 이상의 드라이브들과 같은, 특정 응용예에 대해 적절한 하나 이상의 메모리 엘리먼트들을 포함할 수 있는 외부 메모리(440)를 포함한다. 외부 메모리(440)는 또한 내장형 메모리(448)일 수 있다. 실시예에서, 전자 시스템(400)은 또한 디스플레이 디바이스(450) 및 오디오 출력(460)를 포함한다. 실시예에서, 전자 시스템(400)은, 키패드, 마우스, 터치 패드, 키패드, 트랙볼, 게임 제어기, 마이크로폰, 음성-인식 디바이스일 수 있는 제어기(470)와 같은 입력 디바이스, 또는 정보를 전자 시스템(400)에 입력하는 임의의 다른 입력 디바이스를 포함한다. 실시예에서, 입력 디바이스(470)는 카메라를 포함한다. 실시예에서, 입력 디바이스(470)는 디지털 사운드 레코더를 포함한다. 실시예에서, 입력 디바이스(470)는 카메라 및 디지털 사운드 레코더를 포함한다.
이전 기재가 실시예들의 방법들에서 사용될 수 있는 특정 단계들 및 물질들을 특정했지만, 통상의 기술자는 많은 수정들 및 치환들이 이루어질 수 있음을 이해할 것이다. 따라서, 모든 이러한 수정들, 변형들, 치환들 및 추가들이 첨부된 청구항들에 의해 정의된 바와 같은 실시예들의 사상 및 범위 내에 드는 것으로 간주되어야 한다는 점이 의도된다. 추가로, 본원에 제공된 도면들은 실시예들의 구현에 관련된 예시적인 마이크로전자 디바이스들 및 연관된 패키지 구조체의 일부분만을 예시한다. 따라서, 실시예들은 본원에 기술된 구조체들에 제한되지 않는다.

Claims (30)

  1. 디바이스를 형성하는 방법으로서,
    디바이스 기판 내에 소스/드레인 영역들을 형성하는 단계;
    상기 소스/드레인 영역들의 소스/드레인 물질을 합금 물질과 합금(alloying)시켜서 밴드 갭을 제로(zero)에 가깝게 감소시키는 단계; 및
    상기 소스/드레인 영역들에의 연결(couple)을 위해 소스/드레인 콘택들을 형성하는 단계
    를 포함하고,
    상기 합금 영역(alloyed region)의 작은 밴드 갭은 작은 금속 접촉 저항(metal contact resistance)을 초래하는 방법.
  2. 제1항에 있어서,
    상기 소스/드레인 영역들에 인접한 채널은 밴드 갭을 가지는 반도체인 방법.
  3. 제2항에 있어서,
    상기 채널 밴드 갭은 게이트 바이어스에 의해 제어되는 방법.
  4. 제1항에 있어서,
    상기 디바이스는 실리콘, 게르마늄, 실리콘 게르마늄, 또는 임의의 III-V족 등의 임의의 반도체 물질로 형성되는 방법.
  5. 제1항에 있어서,
    상기 소스/드레인 물질은 주석 물질과 합금되고, 상기 소스/드레인 물질은 실리콘 및 게르마늄 중 적어도 하나를 포함하는 방법.
  6. 제7항에 있어서,
    상기 합금 물질은 상기 소스/드레인 물질과의 합금을 형성하는 물질을 포함하고, 상기 합금 영역의 밴드 갭은 충분한 합금 농도의 추가에 의해 제로 전자 볼트(zero electron volts)에 가깝도록 감소되는 방법.
  7. 제1항에 있어서,
    상기 디바이스는 헤테로 게르마늄 및 게르마늄 주석 PMOS 디바이스를 포함하는 방법.
  8. 제1항에 있어서,
    상기 소스/드레인 영역들과 상기 소스/드레인 콘택들 사이의 밴드 갭은 상기 소스/드레인이 게르마늄으로 이루어질 때 약 35 퍼센트 주석 농도에서 제로를 포함하는 방법.
  9. 제1항에 있어서,
    상기 소스/드레인 콘택들의 일함수는 약 4.6 eV를 포함하고, 상기 소스/드레인 영역들에 인접한 채널 밴드 갭은 오버랩하는 게이트 필드(overlapping gate field)에 의해 변조(modulate)될 수 있는 방법.
  10. 제1항에 있어서,
    상기 디바이스는 2극성(ambipolar)인 방법.
  11. 제1항에 있어서,
    상기 소스/드레인 영역들에 인접한 채널은 약 5nm 미만의 두께를 포함하고, 소스/드레인 주석 농도는 약 35 퍼센트보다 더 크고, 소스/드레인은 약 20nm의 두께를 포함하는 방법.
  12. 제1항에 있어서,
    상기 소스/드레인 밴드 갭은 합금 농도가 증가함에 따라 감소하는 방법.
  13. 제1항에 있어서,
    상기 소스/드레인 영역들은 도펀트를 포함하지 않는 방법.
  14. 제1항에 있어서,
    약 0.2eV보다 더 작은 밴드 오프셋에 대해 높은 디바이스 전도(device conduction)가 달성되는 방법.
  15. 구조체를 형성하는 방법으로서,
    디바이스 기판 내에 소스/드레인 영역들을 형성하는 단계 ― 상기 디바이스 기판은 채널 영역을 포함하는 게이트 구조체를 포함하고, 상기 채널 영역은 상기 소스/드레인 영역들 사이에 배치됨 ― ; 및
    상기 소스/드레인 영역들을 충분한 합금 물질과 합금시키는 단계 ― 상기 소스/드레인 영역들은 도펀트를 포함하지 않음 ―
    를 포함하는 방법.
  16. 제15항에 있어서,
    상기 합금된 소스/드레인 영역 내의 작은 밴드 갭은 작은 금속 접촉 저항을 초래하는 방법.
  17. 제15항에 있어서,
    상기 소스/드레인 영역들은 트라이-게이트 트랜지스터(trigate transistor), 평면 트랜지스터, 또는 나노와이어 구조체 중 하나의 일부분을 포함하는 방법.
  18. 제12항에 있어서,
    상기 채널은 모든 가능한 x/y 조합들의 진성 SixGey 물질을 포함하는 방법.
  19. 제12항에 있어서,
    상기 소스/드레인 영역들은 SixGeySn1 -x-y 조성물을 포함하는 방법.
  20. 디바이스 구조체로서,
    게이트 유전체 상에 배치된 게이트 구조체;
    상기 게이트 구조체에 인접하게 배치된 소스/드레인 콘택들;
    상기 소스/드레인 콘택들에 인접하게 배치된 소스/드레인 영역들; 및
    상기 소스/드레인 영역들 사이에 배치된 채널 영역
    을 포함하고, 상기 소스/드레인 영역들은 도펀트 물질을 포함하지 않는 구조체.
  21. 제20항에 있어서,
    상기 소스/드레인 영역들은 합금 물질을 포함하는 구조체.
  22. 제21항에 있어서,
    상기 합금 물질은 주석 물질을 포함하는 구조체.
  23. 제22항에 있어서,
    상기 주석 물질은 상기 소스/드레인 영역들에서 약 30 퍼센트를 초과하여 포함되는 구조체.
  24. 제20항에 있어서,
    상기 채널 영역은 진성 실리콘, 게르마늄, 또는 실리콘-게르마늄 물질을 포함하는 구조체.
  25. 제20항에 있어서,
    상기 소스/드레인-콘택 계면에서 밴드 갭이 거의 존재하지 않거나 전혀 존재하지 않는 구조체.
  26. 제20항에 있어서,
    상기 소스/드레인은 약 20 nm 초과의 두께를 포함하고, 상기 채널은 약 5nm미만의 두께를 포함하는 구조체.
  27. 제20항에 있어서,
    상기 디바이스는 2극성 디바이스인 구조체.
  28. 제20항에 있어서,
    상기 소스/드레인 콘택 금속의 일함수는 상기 소스/드레인 영역의 Ec와 Ev 사이의 중간갭 값을 포함하는 구조체.
  29. 제20항에 있어서,
    상기 소스/드레인 물질은 트라이-게이트 트랜지스터, 평면 트랜지스터, 및 나노와이어 구조체 중 하나의 일부분을 포함하는 구조체.
  30. 제20항에 있어서,
    상기 디바이스 구조체에 통신가능하게 결합된 버스; 및
    상기 버스에 통신가능하게 결합된 eDRAM
    을 포함하는 시스템을 더 포함하는 구조체.
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