TW201515103A - 用於穩定界面後蝕刻以盡量減少下一處理步驟前佇列時間問題的方法 - Google Patents

用於穩定界面後蝕刻以盡量減少下一處理步驟前佇列時間問題的方法 Download PDF

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Abstract

本發明提供用於使用低溫蝕刻製程以及後續界面保護層沉積製程來蝕刻介電質阻障層之方法。在一個實施例中，用於蝕刻安置於基板上之介電質阻障層之方法包括以下步驟：將基板轉移至蝕刻處理腔室中，該基板具有安置於該基板上之介電質阻障層；對介電質阻障層執行處理製程；在供應至蝕刻處理腔室中之蝕刻氣體混合物中以遠端方式產生電漿，以蝕刻安置於基板上之已處理介電質阻障層；電漿退火介電質阻障層以自基板移除介電質阻障層；以及在自基板移除介電質阻障之後形成界面保護層。

Description

用於穩定界面後蝕刻以盡量減少下一處理步驟前佇列時間問題的方法
本發明之實施例大體係關於用於形成半導體元件之方法。更具體而言，本發明之實施例大體係關於用於蝕刻介電質阻障層繼之以界面保護層沉積製程以製造半導體元件之方法。
可靠地生產次半微米及更小特徵為用於半導體元件之下一代超大型積體法(very large scale integration；VLSI)及極大型積體法(ultra large-scale integration；ULSI)的關鍵技術挑戰之一。然而，隨著推動電路技術之極限，VLSI及ULSI互連技術之縮小的尺寸具有對處理能力的額外要求。閘極結構在基板上之可靠形成對於VLSI及ULSI成功且對於增加電路密度及個別基板及晶粒之品質的持續努力很重要。
圖案化光罩(諸如光阻劑層)常見用於蝕刻結構期間，該等結構諸如閘極結構、淺溝槽隔離(shallow trench isolation；STI)、位元線等等，或基板上之後端雙重金屬鑲嵌結構。習知藉由使用微影製程來將具有所要的臨界尺寸之圖案以光學方式轉移至光阻劑之層來製造圖案化光罩。光阻劑層然後經顯影以移除光阻劑之非所要部分，藉此在剩餘光阻劑中產生開口。
當積體電路組件之尺寸減小(例如，減小至次微米尺寸)時，必須小心地選擇用來製造此類組件之材料，以便獲得滿意水平的電氣效能。例如，當相鄰金屬互連體之間的距離及/或隔離互連體的介電質塊體絕緣材料之厚度具有次微米尺寸時，在金屬互連體之間發生電容耦合之可能性較高。相鄰金屬互連體之間的電容耦合可產生串音及/或電阻-電容(resistance-capacitance；RC)延遲，該串音及/或電阻-電容延遲使積體電路之整體效能降級且可使電路無法操作。為了盡量減少相鄰金屬互連體之間的電容耦合，需要低介電常數塊體絕緣材料(例如，小於約4.0之介電常數)。低介電常數塊體絕緣材料之實例包括二氧化矽(SiO2)、矽酸鹽玻璃、氟矽酸鹽玻璃(fluorosilicate glass；FSG)及摻碳氧化矽(SiOC)等等。
另外，通常利用介電質阻障層來將金屬互連體與介電質塊體絕緣材料分開。介電質阻障層最小化金屬自互連體材料至介電質塊體絕緣材料中之擴散。金屬至介電質塊體絕緣材料中之擴散為不合意的，因為此擴散可影響積體電路之電氣效能，或使電路無法操作。介電層需要具有低介電常數，以便維持導電線之間的介電質堆疊之低介電常數特性。介電質阻障層亦充當用於介電質塊體絕緣層蝕刻製程之蝕刻終止 層，以使下層金屬將不暴露於蝕刻環境。介電質阻障層具有約5.5或更小之介電常數。介電質阻障層之實例為碳化矽(SiC)及含氮碳化矽(SiCN)等等。
在介電質阻障層蝕刻製程之後，下面的金屬上表面暴露於空氣。在用以在暴露金屬上形成互連之後續金屬化製程之前，基板可在不同真空環境之間轉移以執行不同的處理步驟。在轉移期間，基板可必須存在於製程腔室或受控環境外部達稱為佇列時間(Q-時間)的一段時間。在Q-時間期間，基板暴露於包括在大氣壓力及室溫下的氧氣及水之周圍環境條件。因此，經受周圍環境中之氧化條件的基板可在後續金屬化製程(諸如用以形成銅互連體之銅電鍍製程)之前於金屬表面上累積自然氧化物或污染物。
當金屬在蝕刻製程之後暴露於周圍環境條件時，始終施加嚴格的Q-時間限制，以便限制累積在基板上之氧化物層之量。一般而言，較長的Q-時間允許形成較厚的氧化物層。過量的自然氧化物累積或污染物可不利地影響用以在後續金屬化製程期間黏附至基板表面的金屬元素之成核能力。此外，界面處之不良黏附可亦導致非所要的高接觸電阻，藉此導致元件之非所要的不良的電氣性質。另外，在後端互連中之金屬元素之不良成核可不僅影響元件之電氣效能，而且亦影響隨後形成於該等元件上的導電接觸材料之整合。
因此，需要蝕刻介電質阻障層之改良方法，使得對在介電質阻障蝕刻製程之後暴露的金屬具有良好界面品質控制，以便在最少基板氧化的情況下提供允許較久的長Q-時間。
本發明提供用於使用低溫蝕刻製程以及後續界面保護層沉積製程來蝕刻安置於基板上之介電質阻障層之方法。在一個實施例中，用於蝕刻安置於基板上之介電質阻障層之方法包括：將基板轉移至蝕刻處理腔室中，該基板具有安置於該基板上之介電質阻障層；對介電質阻障層執行處理製程；在供應至蝕刻處理腔室中之蝕刻氣體混合物中以遠端方式產生電漿，以蝕刻安置於基板上之已處理介電質阻障層；電漿退火介電質阻障層以自基板移除介電質阻障層；以及在自基板移除介電質阻障之後形成一界面保護層。
在另一實施例中，用於蝕刻安置於基板上之介電質阻障層之方法包括：將基板轉移至蝕刻處理腔室中，該基板具有介電質阻障層，該介電質阻障層安置於基板上之雙重金屬鑲嵌結構中；在供應至蝕刻處理腔室中之蝕刻氣體混合物中產生電漿，以蝕刻安置於基板上之介電質阻障層，其中蝕刻氣體混合物包括氨氣及三氟化氮；電漿退火介電質阻障層以自基板移除介電質阻障層；以及在自基板移除介電質阻障之後形成界面保護層。
在又一實施例中，用於蝕刻安置於基板上之介電質阻障層之方法包括：將基板轉移至蝕刻處理腔室中，該基板具有介電質阻障層，該介電質阻障層安置於基板上之雙重金屬鑲嵌結構中；在蝕刻處理腔室中之處理氣體混合物中施加第一低RF偏壓功率，以處理介電質阻障層；在蝕刻氣體混合物中以遠離蝕刻處理腔室之方式施加源RF功率，其中蝕刻氣 體混合物包括氨氣及三氟化氮；在蝕刻處理腔室中之退火氣體混合物中施加第二低RF偏壓功率，以退火蝕刻後介電質阻障層來自基板移除介電質阻障層；以及在自基板移除介電質阻障之後形成界面保護層。
100‧‧‧處理腔室/腔室/電漿處理腔室/基板處理腔室/真空處理腔室
112‧‧‧腔室主體
114‧‧‧狹縫閥開口/位於中心的開口
115‧‧‧溝道
120‧‧‧襯裡
125‧‧‧孔
129‧‧‧泵送溝道
130‧‧‧真空泵
131‧‧‧真空埠
132‧‧‧節流閥
140‧‧‧蓋組件
141‧‧‧處理區
143‧‧‧第一電極
145‧‧‧第二電極
150‧‧‧電漿空腔
152‧‧‧電源
154‧‧‧氣體入口
155‧‧‧膨脹區段
155A‧‧‧上部分
155B‧‧‧下部分
156‧‧‧上區段
157‧‧‧內表面/內徑
160‧‧‧絕緣體環
165‧‧‧氣體通道或孔
170‧‧‧分配板
172‧‧‧孔
174‧‧‧嵌入式溝道或通道
175‧‧‧阻隔板
176‧‧‧孔
178‧‧‧蓋輪緣
179‧‧‧嵌入式溝道或通道
180‧‧‧支撐組件
181‧‧‧電極/夾盤電極
183‧‧‧升舉機構
184‧‧‧RF功率偏壓源
185‧‧‧支撐構件
186‧‧‧RF功率偏壓源
187‧‧‧軸
188‧‧‧波紋管
189‧‧‧匹配電路
190‧‧‧可移除頂板
192‧‧‧鏜孔
193‧‧‧升舉銷
195‧‧‧升舉環
196‧‧‧邊緣環
197‧‧‧淨化氣體導管/導管
198‧‧‧流體溝道
199‧‧‧熱轉移導管
200‧‧‧多腔室處理系統/系統
202、204‧‧‧裝料鎖定腔室
210‧‧‧第一機器人
212、214、216‧‧‧基板處理腔室/處理腔室/腔室
222、224‧‧‧轉移腔室
230‧‧‧第二機器人
232、234、236、238‧‧‧處理腔室/基板處理腔室
300‧‧‧製程順序
302~310‧‧‧方塊
400‧‧‧基板
402‧‧‧雙重金屬鑲嵌結構
404‧‧‧硬光罩層/材料層
405‧‧‧溝槽
406‧‧‧介電質塊體絕緣層
407‧‧‧通孔
408‧‧‧介電質阻障層
410‧‧‧表面/暴露表面
411‧‧‧開口
412‧‧‧已處理介電質阻障層
414‧‧‧固體蝕刻副產物/副產物/蝕刻副產物
420、444‧‧‧介電質堆疊
422‧‧‧界面保護層
440‧‧‧互連層
442‧‧‧導電層/下層導電層
因此，為詳細理解本發明之上述特徵，可參考實施例獲得以上簡要概述之本發明之更特定描述，其中一些實施例例示於隨附圖式中。然而，應注意，隨附圖式僅例示出本發明之典型實施例，且因此不應將隨附圖式視為對本發明範疇之限制，因為本發明可允許其它同等有效的實施例。
第1圖為其中可實踐本發明之實施例之例示性處理腔室的橫截面圖；第2圖為例示性多腔室處理系統的示意性俯視圖；第3圖描繪根據本發明之一個實施例，使用低溫蝕刻製程繼之以界面保護層沉積製程來蝕刻介電質阻障層的流程圖；以及第4A圖至第4E圖描繪根據本發明之一個實施例的在用於蝕刻介電質阻障層及在蝕刻製程之後沉積界面保護層之序列期間安置於半導體基板上之介電質阻障層的橫截面圖。
為促進理解，在可能的情況下已使用相同元件符號來表示諸圖所共用之相同元件。設想，可將一個實施例之元件及/或特徵有利地併入其他實施例中，無需額外敘述。
然而，應注意，隨附圖式僅例示出本發明之示例性 實施例，且因此不應將隨附圖式視為對本發明範疇之限制，因為本發明可允許其它同等有效的實施例。
本文揭示用於蝕刻介電質阻障層繼之以界面保護層沉積製程之方法，該等方法提供具有高蝕刻選擇性之蝕刻製程且在蝕刻製程之後提供介面保護。在一個實施例中，介電質阻障層蝕刻製程包括使用低溫蝕刻製程來選擇性地蝕刻介電質阻障層，而未過度蝕刻至下層導電層。隨後執行界面保護層以保護在介電質阻障層蝕刻製程之後暴露之下層導電層。藉由利用具有高蝕刻選擇性之蝕刻製程以及蝕刻之後界面保護層之沉積，可獲得良好的界面控制。另外，可在最少氧化物或污染物產生的情況下延長執行後續製程之前的Q-時間控制，藉此在無裝置效能之降級的情況下增加製造靈活性。
第1圖為適合於執行如以下進一步描述之蝕刻製程之例示性處理腔室100的橫截面圖。腔室100經設置來自安置於基板表面上之材料層移除材料。腔室100尤其可用於執行電漿輔助乾式蝕刻製程。適合於實踐本發明之一個處理腔室100為可得自加利福尼亞聖克拉拉(Santa Clara,California)之應用材料公司的處理腔室。請注意，可得自其他製造商之其他真空處理腔室亦可適於實踐本發明。
處理腔室100在不破壞真空的情況下提供基板表面之加熱及冷卻兩者。在一個實施例中，處理腔室100包括腔室主體112、蓋組件140及支撐組件180。蓋組件140安置在腔室主體112之上端處，且支撐組件180至少部分安置在腔 室主體112內。
腔室主體112包括狹縫閥開口114，該狹縫閥開口形成於該腔室主體之側壁中，以提供通向處理腔室100之內部的出入口。狹縫閥開口114經選擇性地打開及關閉以允許由晶圓搬運機器人(未示出)進出腔室主體112之內部。
在一或多個實施例中，腔室主體112包括形成於其中之溝道115，以用於使傳熱流體流過該溝道。傳熱流體可為加熱流體或冷卻劑，且用來在處理期間控制腔室主體112之溫度。腔室主體112之溫度控制對於防止氣體或副產物在腔室主體112之內部上的不當冷凝很重要。示例性傳熱流體包括水、乙二醇或上述兩者之混合物。示例性傳熱流體可亦包括氮氣。
腔室主體112可進一步包括襯裡120，該襯裡圍繞支撐組件180。襯裡120為可移除的，以用於維護及清潔。襯裡120可由諸如鋁之金屬、陶瓷材料或任何其他製程相容的材料製作。襯裡120可經珠粒噴擊以增加表面糙度及/或表面面積，進而增加沉積於該襯裡上之任何材料之黏附，藉此防止導致處理腔室100之污染的材料之剝落。在一或多個實施例中，襯裡120包括一或多個孔125及形成於該襯裡中之泵送溝道129，該泵送溝道與真空埠131形成流體連通。孔125提供氣體進入泵送溝道129中之流動路徑，該泵送溝道129提供用於處理腔室100內之氣體至真空埠131的出口。
真空系統耦接至真空埠131。真空系統可包括真空泵130及節流閥132以調節氣體穿過處理腔室100之流動。 真空泵130耦接至安置於腔室主體112中之真空埠131，且因此與形成於襯裡120內之泵送溝道129形成流體連通。術語「氣體」及「多種氣體」可互換地使用，除非另有說明，且代表一或多種前驅物、反應物、催化劑、載體、淨化、清潔、上述各者之組合，以及引入腔室主體112中之任何其他流體。
蓋組件140包括至少兩個堆疊之組件，該至少兩個堆疊之組件經設置來在該等組件之間形成電漿容積或空腔。在一或多個實施例中，蓋組件140包括第一電極143(「上電極」)，該第一電極安置在第二電極145(「下電極」)的垂直上方，從而在該第一電極與該第二電極之間限定電漿容積或空腔150。第一電極143連接至電源152，諸如射頻(radio frequency；RF)電源，且第二電極145連接至接地，從而在兩個電極143、145之間形成電容。
在一或多個實施例中，蓋組件140包括一或多個氣體入口154(僅示出一個)，該一或多個氣體入口至少部分形成於第一電極143之上區段156中。一或多個製程氣體經由一或多個氣體入口154進入蓋組件140。一或多個氣體入口154在其第一端處與電漿空腔150形成流體連通，且在其第二端處耦接至一或多個上游氣體源及/或其他氣體遞送組件，諸如氣體混合器。
在一或多個實施例中，第一電極143具有膨脹區段155，該膨脹區段限定電漿空腔150。在一或多個實施例中，膨脹區段155為環形構件，該環形構件具有自其上部分155A至其下部分155B逐漸增大之內表面或直徑157。如此，第一 電極143與第二電極145之間的距離為在膨脹區段155上可變的。變化的距離有助於控制在電漿空腔150內產生之電漿之形成及穩定性。
在一或多個實施例中，膨脹區段155類似於倒置截圓錐或「漏斗」。在一或多個實施例中，膨脹區段155之內表面157自膨脹區段155之上部分155A至下部分155B逐漸傾斜。內徑157之斜率或角度可取決於製程要求及/或製程限制而變化。膨脹區段155之長度或高度亦可取決於特定製程要求及/或限制而變化。
如以上所提及，第一電極143之膨脹區段155由於第一電極143之逐漸增加的內表面157而改變第一電極143與第二電極145之間的垂直距離。可變距離直接影響電漿空腔150內之功率位準。不希望受理論限制，兩個電極143、145之間的距離之變化允許電漿找到在電漿空腔150之一些部分(若非遍及整個電漿空腔150)內維持電漿自身所必要的功率位準。因此，電漿空腔150內之電漿對壓力依賴較弱，從而允許電漿在較寬操作窗內產生及維持。如此，可在蓋組件140內形成更具可重複性且更加可靠的電漿。因為產生於電漿空腔150中之電漿經界定於蓋組件140中，然後進入處理基板所在的支撐組件180上方之處理區141中，所以蓋組件140由於電漿以遠離處理區141之遠端方式產生而被視為遠端電漿源。
膨脹區段155與如以上所述氣體入口154形成流體連通。一或多個氣體入口154之第一端可在膨脹區段155之 內徑之最上點處通向電漿空腔150中。類似地，一或多個氣體入口154之第一端可在沿膨脹區段155之內徑157的任何高度間隔處通向電漿空腔150中。儘管未示出，但是可將兩個氣體入口154安置於膨脹區段155之相對側處，以產生進入膨脹區段155中之渦旋流動模式或「渦流」流動，該渦旋流動模式或「渦流」流動有助於混合電漿空腔150內之氣體。
蓋組件140可進一步包括絕緣體環160，該絕緣體環將第一電極143與第二電極145電氣絕緣。絕緣體環160可由氧化鋁或任何其他絕緣的製程相容材料製作。絕緣體環160圍繞或大體上圍繞至少膨脹區段155。
蓋組件140可進一步包括分配板170及與第二電極145相鄰之阻隔板175。第二電極145、分配板170及阻隔板175可經堆疊且安置於蓋輪緣178上，該蓋輪緣連接至腔室主體112。鉸鏈組件(未示出)可用來將蓋輪緣178耦接至腔室主體112。蓋輪緣178可包括用於循環傳熱媒體之嵌入式溝道或通道179。傳熱媒體可取決於製程要求而用於加熱、冷卻或兩者。
在一或多個實施例中，第二電極或頂板145可包括複數個氣體通道或孔165，該複數個氣體通道或孔形成於電漿空腔150下方，以允許來自電漿空腔150之氣體流動穿過該複數個氣體通道或孔。分配板170為大體上圓碟形的，且亦包括複數個孔172或流道，以分配穿過該複數個孔或流道之氣體流動。孔172可經定大小且定位於分配板170周圍，以將受控且均勻的流動分配提供至將要處理之基板所在的腔室 主體112之處理區141。此外，孔172藉由減緩或重新導引流動氣體之速度分佈，以及均勻地分配氣體之流動以提供在基板表面上的氣體之均勻分配來防止氣體直接衝擊在基板表面上。
在一或多個實施例中，分配板170包括用於容納加熱器或加熱流體之一或多個嵌入式溝道或通道174，以提供蓋組件140之溫度控制。可將電阻加熱元件(未示出)插入通道174內以加熱分配板170。可將熱電耦連接至分配板170以調節該分配板之溫度。熱電耦可用於反饋迴路中以控制施加至加熱元件之電流，如以上所述。
或者，可使傳熱媒體通過通道174。一或多個通道174可含有冷卻媒體(若需要)，以取決於腔室主體112內之製程要求而更好地控制分配板170之溫度。可使用任何適合的傳熱媒體，諸如例如氮氣、水、乙二醇或上述各者之混合物。
在一或多個實施例中，可使用一或多個熱燈(未示出)加熱蓋組件140。通常，熱燈佈置在分配板170之上表面周圍，以藉由輻射加熱包括分配板170的蓋組件140之組件。
阻隔板175可視情況安置在第二電極145與分配板170之間。阻隔板175係可移除地安裝至第二電極145之下表面。阻隔板175可處於與第二電極145的良好熱接觸或電氣接觸中。在一或多個實施例中，可使用螺釘或類似緊固件將阻隔板175耦接至第二電極145。阻隔板175亦可經螺紋旋擰(threaded)或鎖固至第二電極145之外徑上。
阻隔板175包括複數個孔176以提供自第二電極145至分配板170的複數個氣體通道。孔176可經定大小且定位於阻隔板175周圍，以將氣體之受控且均勻的流動分配提供至分配板170。
支撐組件180可包括支撐構件185來支撐基板(第1圖中未示出)，以用於在腔室主體112內處理。支撐構件185可經由軸187耦接至升舉機構183，該軸延伸穿過形成於腔室主體112之底表面中之位於中心的開口114。升舉機構183可由波紋管188可撓地密封至腔室主體112，該波紋管防止來自軸187周圍的真空洩漏。升舉機構183允許支撐構件185在腔室主體112內於製程位置與下轉移位置之間垂直地移動。轉移位置略低於形成於腔室主體112之側壁中的狹縫閥開口114，以使可用機器人將基板自基板支撐構件185移除。
在一或多個實施例中，支撐構件185具有平坦的圓形表面或大體上平坦的圓形表面，以用於支撐將要在該支撐構件上處理之基板。支撐構件185可由鋁構造。支撐構件185可包括由諸如矽或陶瓷材料之一些其他材料製作的可移除頂板190，以減少基板之背側污染。
在一或多個實施例中，基板(未示出)可使用真空夾盤緊固至支撐構件185。在一或多個實施例中，基板(未示出)可使用靜電夾盤緊固至支撐構件185。靜電夾盤通常包括圍繞電極181之至少一介電材料，該介電材料可位於支撐構件185上或形成為支撐構件185之整體部分。夾盤之介電質 部分使夾盤電極181與基板且與支撐組件180之剩餘部分電氣絕緣。
在一個實施例中，電極181耦接至複數個RF功率偏壓源184、186。RF偏壓電源184、186提供RF功率至電極181，此舉激勵且維持由安置在腔室主體112之處理區141中的氣體形成之電漿放電。
在第1圖中描繪之實施例中，雙重RF偏壓電源184、186經由匹配電路189耦接至安置於支撐構件185中之電極181。由RF偏壓電源184、186產生之訊號經由單個饋入穿過匹配電路189經遞送至支撐構件185，以遊離提供於電漿處理腔室100中之氣體混合物，藉此提供執行沉積、蝕刻或其他電漿增強型製程所必需的離子能量。RF偏壓電源184、186大體能夠產生具有自約50kHz至約200MHz之頻率及介於約0瓦特與約5000瓦特之間的功率之RF訊號。額外偏壓電源可耦接至電極181以根據需要控制電漿之特性。
支撐構件185可包括形成為穿過該支撐構件之鏜孔192，以容納升舉銷193，第1圖中展示出該等升舉銷之一。每一升舉銷193皆由陶瓷材料或含陶瓷材料構造，且用於基板搬運及運輸。升舉銷193在嚙合安置在腔室主體112內之環形升舉環195時在該升舉銷之各別鏜孔192內可移動。升舉環195為可移動的，使得當升舉環195處於上位置中時，升舉銷193之上表面可延伸超過支撐構件185之基板支撐表面。相反地，當升舉環195處於下位置中時，升舉銷193之上表面位於支撐構件185之基板支撐表面以下。因此，當升 舉環195在下位置與上位置之間移動時，使每一升舉銷193在支撐構件185中的該升舉銷之各別鏜孔192中移動。
支撐組件180可進一步包括邊緣環196，該邊緣環安置在支撐構件185周圍。在一或多個實施例中，邊緣環196為適於覆蓋支撐構件185之外周邊且保護支撐構件185免於沉積的環形構件。邊緣環196可定位於支撐構件185上或定位成與支撐構件185相鄰，以在支撐構件185之外徑與邊緣環196之內徑之間形成環形淨化氣體溝道。環形淨化氣體溝道可與穿過支撐構件185及軸187形成之淨化氣體導管197形成流體連通。淨化氣體導管197與凈化氣體供應器(未示出)形成流體連通，以提供淨化氣體至淨化氣體溝道。可單獨或以組合方式使用諸如氮氣、氬氣或氦氣之任何適合的淨化氣體。在操作中，淨化氣體流動穿過導管197，流動至淨化氣體溝道中，且在安置於支撐構件185上之基板之邊緣周圍流動。因此，淨化氣體與邊緣環196合作防止基板之邊緣及/或背側處之沉積。
支撐組件180之溫度可由穿過嵌入支撐構件185之主體中的流體溝道198循環之流體控制。在一或多個實施例中，流體溝道198與熱轉移導管199形成流體連通，該熱轉移導管穿過支撐組件180之軸187而安置。流體溝道198安置於支撐構件185周圍，以提供一致的熱轉移至支撐構件185之基板接收表面。流體溝道198及熱轉移導管199可流動傳熱流體以加熱或冷卻支撐構件185及安置在該支撐構件上之基板。可使用任何適合的傳熱流體，諸如水、氮氣、乙二醇 或上述各者之混合物。支撐構件185可進一步包括用於監視支撐構件185之支撐表面之溫度的嵌入式熱電耦(未示出)，該嵌入式熱電耦指示安置在該支撐表面上之基板之溫度。例如，可將來自熱電耦之訊號使用於反饋迴路中，以控制穿過流體溝道198循環的流體之溫度及流動速率。
可在腔室主體112內垂地直移動支撐構件185，以使可控制支撐構件185與蓋組件140之間的距離。感測器(未示出)可提供關於支撐構件185在腔室100內之位置的資訊。
在操作中，支撐構件185可經提升至密切接近蓋組件140，以控制正在處理之基板之溫度。如此，可經由自分配板170發出之輻射加熱基板。或者，可使用由升舉環195致動之升舉銷193來升舉基板離開支撐構件185達到密切接近熱蓋組件140。
系統控制器(未示出)可用來調節處理腔室100之操作。系統控制器可在儲存於電腦之記憶體上的電腦程式之控制下操作。電腦程式可包括賦能於處理腔室100中執行於以下所述製程的指令。例如，電腦程式可決定製程定序及定時、氣體混合、腔室壓力、RF功率位準、晶座定位、狹縫閥打開及關閉、基板冷卻及特定製程之其他參數。
第2圖為可適於執行如本文所揭示之製程的例示性多腔室處理系統200的示意性俯視圖，該例示性多腔室處理系統耦接有處理腔室100。系統200可包括用於將基板轉移至系統200中且自系統200轉移出之一或多個裝料鎖定腔室202、204。通常，因為系統200處於真空下，所以裝料鎖定 腔室202、204可「向下泵送」正被引入至系統200中之基板。第一機器人210可在裝料鎖定腔室202、204與第一組一或多個基板處理腔室212、214、216、100(展示出四個)之間轉移基板。每一處理腔室212、214、216、100皆經設置來執行基板處理操作中至少一個，該等基板處理操作諸如蝕刻製程、循環層沉積(cyclical layer deposition；CLD)、原子層沉積(atomic layer deposition；ALD)、化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)、除氣、定向及其他基板製程。用來執行蝕刻製程之處理腔室100相對於其他腔室212、214、216之位置係用於例示，且必要時，處理腔室100之位置可視情況與處理腔室212、214、216中任一個交換。
第一機器人210亦可將基板轉移至一或多個轉移腔室222、224/自一或多個轉移腔室222、224轉移基板。轉移腔室222、224可用來維持超高真空條件，同時允許基板在系統200內轉移。第二機器人230可在轉移腔室222、224與第二組一或多個處理腔室232、234、236、238之間轉移基板。類似於處理腔室212、214、216、100，處理腔室232、234、236、238可經配備來執行各種基板處理操作，該等基板處理操作包括本文所述之乾式蝕刻製程、任何其他適合的製程，包括例如沉積、預清潔、除氣及定向。基板處理腔室212、214、216、100、232、234、236、238中任一個若對於將要由系統200執行之特定製程並非必要，則可自系統200移除。
第3圖例示出用來執行蝕刻製程以在具有高蝕刻選 擇性的情況下蝕刻安置於基板上之介電質阻障層的製程順序300。第3圖中所述之順序對應於第4A圖至第4E圖中描繪之製造階段，第4A圖至第4E圖例示出具有形成於基板上之雙重金屬鑲嵌結構402之基板400在蝕刻介電質阻障層408繼之以界面保護層沉積製程之沉積的不同階段期間的示意性橫截面圖。
藉由將諸如第4A圖中描繪之基板400的基板轉移至諸如第1圖中描繪之處理腔室100的處理腔室或其他適合的處理腔室中，在方塊302處開始製程順序300。基板400可具有大體上平坦的表面、不均勻表面或上面形成有一結構的大體上平坦的表面。第4A圖中所示之基板400包括形成於基板400上之雙重金屬鑲嵌結構402。在一個實施例中，基板400可為諸如以下各者之材料：晶態矽(例如，Si<100>或Si<111>)、氧化矽、應變矽、矽鍺、摻雜或無摻雜多晶矽、摻雜或無摻雜矽晶圓及圖案化或非圖案化絕緣體上晶圓矽(silicon on insulator；SOI)、碳摻雜氧化矽、氮化矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石。基板400可具有各種尺寸，諸如200mm、300mm或450mm直徑晶圓，以及矩形面板或正方形面板。除非另有說明，否則本文所述之實施例及實例實施於具有300mm直徑或450mm直徑之基板上。
在一個實施例中，雙重金屬鑲嵌結構402為後端半導體製程中利用之互連結構。雙重金屬鑲嵌結構402包括安置在基板400上之介電質阻障層408。如第4A圖中所示，介電質堆疊444安置於基板400上，該介電質堆疊具有形成於 其中之開口411，該開口經設置成具有至少一個導電層，諸如銅接線，該至少一個導電層安置於該開口中，該至少一個導電層在橫向上由介電層限定。介電質堆疊444包括安置在介電質阻障層408上方的介電質塊體絕緣層406。硬光罩層404可安置於介電質塊體絕緣層406之頂部上。開口411可包括溝槽405，該溝槽係藉由適合的蝕刻製程(諸如雙重金屬鑲嵌蝕刻製程)形成於介電質塊體絕緣層406中之通孔407上。在一個實施例中，介電質塊體絕緣層406為具有小於4.0之介電常數的介電材料(例如，低介電常數材料)。適合的材料之實例包括含碳氧化矽(SiOC)，諸如可得自應用材料公司的BLACK DIAMOND®介電材料，及其他低介電常數聚合物，諸如聚醯胺。安置於介電質塊體絕緣層406上之硬光罩層404可為選自由氧化矽、正矽酸乙酯(tetraethylorthosilicate；TEOS)、氮氧化矽、非晶碳等組成之群組的介電層。在第4A圖至第4E圖中描繪之實施例中，介電質塊體絕緣層406為含碳氧化矽(SiOC)層，且硬光罩層404為TEOS層、氧化矽層或非晶碳層。
介電質阻障層408具有約5.5或更小之介電常數。在一個實施例中，介電質阻障層408為含碳矽層(SiC)、氮摻雜的含碳矽層(SiCN)等。在第4A圖中描繪之實施例中，介電質阻障層為SiCN膜。介電質阻障層材料之實例為可得自應用材料公司之BLOK®介電材料。
在第4A圖中描繪之實施例中，介電質堆疊420經蝕刻穿過開口411，藉此在介電質阻障層408上方之介電質塊 體絕緣層406中之通孔407上界定溝槽405，或反之亦然。介電質塊體絕緣層406之一部分經移除以暴露介電質阻障層408之表面410。存在於互連層440中之導電層442在形成於介電質阻障層408中之通孔407下方。在一個實施例中，使用由氟及碳形成之電漿來蝕刻介電質塊體絕緣層406。可在處理腔室100或其他適合的反應器中蝕刻介電質塊體絕緣層406。
在方塊304處，處理製程經執行來處理介電質阻障層408之暴露表面410，以改變表面性質來促進介電質阻障層408在後續化學蝕刻製程中之移除。在方塊304處執行之處理製程包括將處理氣體混合物供應至腔室100中。然後由處理氣體混合物形成電漿來電漿處理由介電質塊體絕緣層406所暴露之介電質阻障層408之表面410。處理製程將介電質阻障層408活化成激發態，從而在未受介電質塊體絕緣層406保護的區域中形成已處理介電質阻障層412，如第4C圖中所示。已處理介電質阻障層412然後可在方塊306處容易地與隨後供應至處理腔室100中之化學蝕刻氣體反應，從而形成容易抽出處理腔室100之揮發性氣體副產物。
在一個實施例中，處理氣體混合物包括含氫氣體、含氮氣體或惰性氣體中之至少一種。鹹信，在處理氣體混合物中供應之含氫氣體、含氮氣體或惰性氣體可有助於增加由處理氣體混合物形成之電漿中的離子之壽命。離子之增加的壽命可有助於更徹底地與基板400上之介電質阻障層408反應且活化基板400上之介電質阻障層408，藉此增強活化的介 電質阻障層412在後續化學蝕刻製程期間自基板400之移除。在含氫氣體利用於處理氣體混合物中之實施例中，來自含氫氣體之氫原子可與介電質阻障層408中所含之矽原子反應，藉此在已處理介電質阻障層412上形成Si-H鍵或Si-OH鍵之弱懸鍵。具有Si-H或Si-OH鍵終端之已處理介電質阻障層412可容易地由隨後供應至處理腔室100之其他蝕刻劑吸收，藉此有助於容易自基板表面移除已處理介電質阻障層412。
在一個實施例中，供應至處理腔室100中之含氫氣體包括H2、H2O等中之至少一種。供應至處理腔室100中之含氮氣體包括N2、N2O、NO2、NH3等中之至少一種。供應至處理腔室100中之惰性氣體包括Ar、He、Kr等中之至少一種。在一示例性實施例中，在處理腔室100中供應來執行處理製程之含氫氣體為H2氣體，且在處理腔室100中供應來執行處理製程之含氮氣體為N2氣體，且惰性氣體為He或Ar。
在電漿處理製程期間，可調整若干製程參數以控制處理製程。在一個示例性實施例中，將處理腔室100中之製程壓力調整為介於約10毫托至約5000毫托之間，諸如介於約10毫托與約200毫托之間。可施加頻率為約13MHz之RF偏壓功率以維持處理氣體混合物中之電漿。例如，可施加約20瓦特至約200瓦特之RF偏壓功率以維持處理腔室100內之電漿。可使處理氣體混合物以介於約200sccm至約800sccm之間的速率流動至腔室中。將基板溫度維持在約25攝氏度至約300攝氏度之間，諸如在約50攝氏度與約140攝氏度 之間，例如在約50攝氏度與約110攝氏度之間。
在一個實施例中，取決於操作溫度、壓力及氣體之流動速率，使基板400經受處理製程達約5秒至約5分鐘之間。例如，可使基板暴露於預處理製程達約30秒至約90秒。在一示例性實施例中，使基板暴露於處理製程達約90秒或更少。
在方塊306處，對基板400執行遠端電漿蝕刻製程，以蝕刻基板400上之已處理介電質阻障層412，如第4C圖中所示。遠端電漿蝕刻製程為經執行來緩慢地移除由基板400上之介電質塊體絕緣層406暴露之已處理介電質阻障層412的化學製程。藉由將蝕刻氣體混合物供應至處理腔室100中之電漿空腔150中，以由處理氣體混合物在電漿空腔150中形成遠端電漿源，然後流動處理氣體以用於蝕刻已處理介電質阻障層412，來執行遠端電漿蝕刻製程。
在一個實施例中，用來移除已處理介電質阻障層412之蝕刻氣體混合物為氨氣(NH3)及三氟化氮(NF3)氣體之混合物。引入處理腔室中之每一氣體之量可經改變且經調節來適應例如將要移除之已處理介電質阻障層412之厚度、正處理之基板之幾何形狀、電漿空腔之體積容量、腔室主體之體積容量以及耦接至腔室主體之真空系統之能力。
因為電漿係在電漿空腔150中以遠端方式產生，所以自來自遠端源電漿之蝕刻氣體混合物離解的蝕刻劑為相對適度且溫和的，以便緩慢地、溫和地且逐漸地與已處理介電質阻障層412化學反應，直至暴露下層導電層442為止。鹹 信，在遠端電漿源中，氨氣(NH3)氣體及三氟化氮(NF3)氣體在遠端電漿空腔150中經離解，從而形成氟化銨(NH4F)及/或具有HF之氟化銨(NH4F.HF)。在將氟化銨(NH4F)及具有HF之氟化銨(NH4F.HF)之蝕刻劑引入處理腔室100之處理區141中從而到達基板表面上之後，氟化銨(NH4F)及具有HF之氟化銨(NH4F.HF)之蝕刻劑可與材料層404之介電材料(諸如氧化矽)反應，從而形成主要為固態的(NH4)2SiF6。氟化銨(NH4F)及具有HF之氟化銨(NH4F.HF)之蝕刻劑與已處理介電質阻障層412化學反應，從而形成固態(NH4)2SiF6，該(NH4)2SiF6稍後將藉由使用低溫昇華製程自基板表面移除，將在方塊308處進一步詳細地論述該低溫昇華製程。
在一或多個實施例中，經添加以提供蝕刻氣體混合物之氣體具有氨氣(NH3)比三氟化氮(NF3)為至少1：1莫耳比率。在一或多個實施例中，蝕刻氣體混合物之莫耳比率為至少約3：1(氨氣比三氟化氮)。將氣體以自約5：1(氨氣比三氟化氮)至約30：1之莫耳比率引入腔室100中。在另一實施例中，蝕刻氣體混合物之莫耳比率為自約5：1(氨氣比三氟化氮)至約10：1。蝕刻氣體混合物之莫耳比率亦可處於約10：1(氨氣比三氟化氮)與約20：1之間。
在一個實施例中，在蝕刻氣體混合物中可亦供應其他類型之氣體，諸如惰性氣體或載氣，以有助於將蝕刻氣體混合物載運至真空處理腔室100之處理區141中。惰性氣體或載氣之適合的實例包括Ar、He、N2、O2、N2O、NO2、NO等中之至少一個。在一個實施例中，可供應至真空處理腔室 100中之惰性氣體或載氣為體積流動速率在約200sccm與約1500sccm之間的Ar或He。
當供應蝕刻氣體混合物以執行遠端電漿源蝕刻製程時，基板溫度可維持在低範圍處，諸如小於約100攝氏度，諸如在約40攝氏度與約100攝氏度之間。鹹信，將基板溫度維持在低範圍處(諸如小於100攝氏度)可有助於增加蝕刻製程之蝕刻速率。咸信，過高的溫度將抑制用以形成用於蝕刻之所要的蝕刻劑(氟化銨(NH4F)及/或具有HF之氟化銨(NH4F.HF)之氨氣(NH3)與三氟化氮(NF3)之間的化學反應。因為三氟化氮(NF3)在高溫下為相對熱力學穩定的，所以在蝕刻製程期間利用之低溫可有助於電漿物種中之電漿至正蝕刻的已處理介電質阻障層412上之表面吸附。因此，將基板溫度控制在小於約100攝氏度之範圍處可在蝕刻製程期間合意地提高蝕刻速率，藉此增加整體蝕刻製程產量。
在蝕刻氣體混合物供應至處理腔室中且暴露於低溫基板(諸如小於約100攝氏度)之後，可接著蝕刻已處理介電質阻障層412，在基板表面上形成固體蝕刻副產物414(諸如氟矽酸銨(NH4)2SiF6)，如第4C圖中所示。剩餘在基板400上之蝕刻副產物414，(NH4)2SiF6，具有相對低的熔點，諸如約100攝氏度，此相對低的熔點允許副產物414得以藉由昇華製程自基板移除，以下將在方塊308處進一步論述該昇華製程。可連續執行蝕刻製程，直至安置於基板400上之已處理介電質阻障層412已全部反應且轉換成蝕刻副產物414為止。
在蝕刻製程期間，可調整若干製程參數以控制蝕刻製程。在一個示例性實施例中，將處理腔室100中之製程壓力調整為介於約10毫托至約5000毫托之間，諸如介於約800毫托與約5托之間。可施加頻率為約80KHz之RF電源以維持化學蝕刻氣體混合物中之電漿。例如，可將介於約20瓦特至約70瓦特之間的RF電源施加至蝕刻氣體混合物。此處所稱之RF電源可為自電源152供應至電極143、145之RF功率。在一個實施例中，RF電源可具有約80KHz之頻率。另外，可將RF偏壓功率供應至電極181以產生偏壓功率。例如，可將介於約10瓦特至約1000瓦特之間的頻率為約13MHz或60MHz之RF偏壓功率施加至蝕刻氣體混合物。可使蝕刻氣體混合物以介於約400sccm至約2000sccm之間的速率流動至腔室中。在一個實施例中，蝕刻製程可經執行達約60秒與約2000秒之間的時間。
在方塊308處，在完成蝕刻製程且已處理介電質阻障層412已大體上反應且轉換成蝕刻副產物之後，執行昇華製程以將蝕刻副產物414昇華成可抽出處理腔室100之揮發狀態。昇華製程自基板400移除蝕刻副產物414，從而暴露下層導電層442，如第4D圖中所示。可在執行方塊306處之遠端電漿蝕刻製程所在之相同腔室(諸如如以上所述之處理腔室100)中執行昇華製程。或者，根據需要，可在系統200之單獨的處理腔室處執行昇華製程。
昇華製程可為利用電漿能來使蝕刻副產物414自基板400昇華的電漿退火製程。來自電漿之熱能可藉由蝕刻副 產物414(諸如氟矽酸銨(NH4)2SiF6)之低熔(昇華)點之本性而有效地移除蝕刻副產物414，而不使用照習知高的退火製程。
在一個實施例中，昇華製程可利用低RF偏壓功率電漿處理製程來溫和地且適度地處理基板，而不損壞基板表面。在一個實施例中，低溫電漿製程可使用低RF偏壓功率(諸如小於約300瓦特)，連同控制經控制在約20攝氏度與約150攝氏度之間(諸如約110攝氏度)的基板溫度，來使蝕刻副產物414自基板表面昇華。
藉由將電漿退火氣體混合物供應至腔室100中來執行昇華製程。然後由電漿退火氣體混合物形成電漿，以對基板400進行電漿退火，從而形成容易抽出處理腔室100之揮發性氣體副產物。
在一個實施例中，電漿退火氣體混合物包括含氫氣體、含氮氣體或惰性氣體中之至少一種。鹹信，在電漿退火氣體混合物中供應之含氫氣體、含氮氣體或惰性氣體可有助於增加由電漿退火氣體混合物形成之電漿中的離子之壽命，藉此有效地自基板400移除蝕刻副產物414。離子之增加的壽命可有助於更徹底地與基板400上之蝕刻副產物414反應且活化基板400上之蝕刻副產物414，藉此增強蝕刻副產物414自基板400之移除。
在一個實施例中，供應至處理腔室100中之含氫氣體包括H2、H2O等中之至少一種。供應至處理腔室100中之含氮氣體包括N2、N2O、NO2、NH3等中之至少一種。供應至 處理腔室100中之惰性氣體包括Ar、He、Kr等中之至少一種。在一示例性實施例中，在處理腔室100中供應來執行處理製程之含氫氣體為H2氣體，且在處理腔室100中供應來執行處理製程之含氮氣體為N2氣體，且惰性氣體為He或Ar。
在電漿退火製程期間，可調整若干製程參數以控制預處理製程。在一個示例性實施例中，將處理腔室100中之製程壓力調整為介於約10毫托至約5000毫托之間，諸如介於約10毫托與約200毫托之間。可施加頻率為約13MHz之RF偏壓功率以維持處理氣體混合物中之電漿。例如，可施加約20瓦特至約300瓦特之RF偏壓功率以維持處理腔室100內之電漿。可使電漿退火氣體混合物以介於約100sccm至約1000sccm之間的速率流動至腔室中。將基板溫度維持在約20攝氏度與約150攝氏度之間，諸如約110攝氏度。在一些實施例中，無功率施加至電極143、145。
在方塊310處，在自基板移除蝕刻副產物414以暴露下層導電層442之後，在蝕刻後介電質塊體絕緣層406與導電層442之表面上形成界面保護層422，如第4E圖中所示。界面保護層422可藉由使製程氣體混合物流動至處理腔室100中來沉積。流動至處理腔室100中之製程氣體混合物執行沉積製程，以形成界面保護層422來保護導電層442之暴露表面免於在處於周圍環境中時進一步污染或氧化，藉此允許增加製程Q-時間。製程氣體混合物可包括含碳及矽元素之聚合物氣體。在一個實施例中，製程氣體混合物可包括(但不限於)伴隨有諸如以下各者之至少一種載氣之聚合物氣體： 氬氣(Ar)、氦氣(He)、氧化氮(NO)、一氧化碳(CO)、一氧化二氮(N2O)、氧氣(O2)、氮氣(N2)等。聚合物氣體之適合的實例尤其包含氟烷基聚氧化乙烯、聚二甲基矽氧烷、三甲基矽烷(TMS或3MS)、四甲基矽烷(TMS或4MS)、八甲基環四矽烷(octamethylcyclotetrasilane；OMCTS)、六甲基二矽烷(hexamethyldisiliane；HMDS)。在一個實施例中，界面保護層422為含矽層，諸如氧化矽層。
在將製程氣體混合物供應至蝕刻反應器中時，調整若干製程參數。在一個實施例中，將蝕刻反應器中之製程氣體混合物之壓力調整為介於約10毫托至約500毫托之間，且將基板溫度維持在約0攝氏度與約100攝氏度之間。可以約0瓦特至約1000瓦特之功率施加RF電源。可使製程氣體混合物以介於約1sccm至約100sccm之間的速率流動。
界面保護層422之厚度可由任何適合的方法決定。在一個實施例中，可沉積具有介於約1Å至約200Å之間的厚度之界面保護層422。在另一實施例中，界面保護層422之厚度可藉由監視發光、預定時間週期之到期或藉由用於量測保護層被充分地形成之另一指標來決定。
在處理腔室100中原位沉積及完成雙重金屬鑲嵌結構402上之界面保護層沉積製程。在一替代性實施例中，可視情況在另一真空處理腔室中非原位沉積或蝕刻界面保護層沉積製程。
因此，提供用於具有高蝕刻選擇性之蝕刻製程繼之以界面保護層沉積製程的方法及設備。該方法可在高蝕刻選 擇性的情況下蝕刻介電質阻障層，具有良好界面控制同時提供界面保護層來保護在蝕刻製程之後暴露之導電層。藉由利用界面保護層之沉積，可獲得良好的界面控制，且亦可延長製程Q-時間，以便提供較寬的製程窗及可靠的製造可預測性。
雖然前述內容針對本發明之實施例，但可在不脫離本發明之基本範疇的情況下設計本發明之其他及進一步實施例，且本發明之範疇由以下申請專利範圍決定。
400‧‧‧基板
402‧‧‧雙重金屬鑲嵌結構
404‧‧‧硬光罩層/材料層
405‧‧‧溝槽
406‧‧‧介電質塊體絕緣層
407‧‧‧通孔
408‧‧‧介電質阻障層
411‧‧‧開口
420、444‧‧‧介電質堆疊
422‧‧‧界面保護層
440‧‧‧互連層
442‧‧‧導電層/下層導電層

Claims (20)

  1. 一種用於蝕刻安置於一基板上之一介電質阻障層之方法，該方法包含以下步驟：將一基板轉移至一蝕刻處理腔室中，該基板具有安置於該基板上之一介電質阻障層；對該介電質阻障層執行一處理製程；在供應至該蝕刻處理腔室中之一蝕刻氣體混合物中以遠端方式產生一電漿，以蝕刻安置於該基板上之該已處理介電質阻障層；電漿退火該介電質阻障層以自該基板移除該介電質阻障層；以及在自該基板移除該介電質阻障之後形成一界面保護層。
  2. 如請求項1所述之方法，其中在該蝕刻氣體混合物中以遠端方式產生該電漿之步驟進一步包含以下步驟：在該蝕刻氣體混合物中以約5：1至約30：1之一莫耳比率供應氨氣及三氟化氮。
  3. 如請求項1所述之方法，其中在該蝕刻氣體混合物中以遠端方式產生該電漿之步驟進一步包含以下步驟：維持一基板溫度小於約100攝氏度。
  4. 如請求項1所述之方法，其中電漿退火該介電質阻障層之步驟進一步包含以下步驟： 自該基板昇華一蝕刻副產物。
  5. 如請求項1所述之方法，其中該介電質阻障層為一碳化矽層。
  6. 如請求項1所述之方法，其中在該蝕刻氣體混合物中以遠端方式產生該電漿之步驟進一步包含以下步驟：施加一RF電源，來自該蝕刻氣體混合物以遠端方式產生該電漿。
  7. 如請求項6所述之方法，其中該RF電源具有約80KHz之一頻率。
  8. 如請求項1所述之方法，其中形成該界面保護層之步驟進一步包含以下步驟：將伴隨有至少一種載氣之一聚合物氣體供應至該蝕刻處理腔室中。
  9. 如請求項8所述之方法，其中該載氣為氬氣(Ar)、氦氣(He)、一氧化氮(NO)、一氧化碳(CO)、一氧化二氮(N2O)、氧氣(O2)或氮氣(N2)中之至少一種。
  10. 如請求項8所述之方法，其中該聚合物氣體為氟烷基聚氧化乙烯、聚二甲基矽氧烷、三甲基矽烷、四甲基矽烷、八 甲基環四矽烷(OMCTS)或六甲基二矽烷(HMDS)中之至少一種。
  11. 如請求項1所述之方法，其中該界面保護層為氧化矽層。
  12. 如請求項1所述之方法，其中該電漿退火該介電質阻障層以移除該基板上之該介電質阻障層之步驟進一步包含以下步驟：在移除該介電質阻障層之後暴露安置於該基板中之一導電層。
  13. 如請求項1所述之方法，其中電漿退火該介電質阻障層之步驟進一步包含以下步驟：施加小於300瓦特之一RF偏壓功率以產生一電漿來電漿退火該基板。
  14. 如請求項1所述之方法，其中電漿退火該介電質阻障層之步驟進一步包含以下步驟：將一基板溫度維持在約20攝氏度與約150攝氏度之間。
  15. 一種用於蝕刻安置於一基板上之一介電質阻障層之方法，該方法包含以下步驟： 將一基板轉移至一蝕刻處理腔室中，該基板具有一介電質阻障層，該介電質阻障層安置於一基板上之一雙重金屬鑲嵌結構中；在供應至該蝕刻處理腔室中之一蝕刻氣體混合物中產生一電漿，以蝕刻安置於該基板上之該介電質阻障層，其中該蝕刻氣體混合物包括氨氣及三氟化氮；電漿退火該介電質阻障層以自該基板移除該介電質阻障層；以及在自該基板移除該介電質阻障之後形成一界面保護層。
  16. 如請求項15所述之方法，其中在該蝕刻氣體混合物中產生該電漿之步驟進一步包含以下步驟：在將該蝕刻氣體混合物供應至該處理腔室中之前處理該介電質阻障層。
  17. 如請求項15所述之方法，其中在該蝕刻氣體混合物中產生該電漿之步驟進一步包含以下步驟：以遠離該蝕刻處理腔室之方式在該蝕刻氣體混合物中產生該電漿，其中該電漿係藉由在該蝕刻氣體混合物中施加具有約80KHz之一頻率的一RF電源來以遠端方式產生。
  18. 如請求項15所述之方法，其中該界面保護層係由選自以下各項中之至少一種的一聚合物氣體形成：氟烷基聚氧化乙 烯、聚二甲基矽氧烷、三甲基矽烷、四甲基矽烷、八甲基環四矽烷(OMCTS)或六甲基二矽烷(HMDS)。
  19. 如請求項15所述之方法，其中該介電質阻障層為碳化矽層，且該界面保護層為氧化矽層。
  20. 一種用於蝕刻安置於一基板上之一介電質阻障層之方法，該方法包含以下步驟：將一基板轉移至一蝕刻處理腔室中，該基板具有一介電質阻障層，該介電質阻障層安置於一基板上之一雙重金屬鑲嵌結構中；在該蝕刻處理腔室中之一處理氣體混合物中施加一第一低RF偏壓功率，以處理該介電質阻障層；在一蝕刻氣體混合物中以遠離該蝕刻處理腔室之方式施加一源RF功率，其中該蝕刻氣體混合物包括氨氣及三氟化氮；在該蝕刻處理腔室中之一退火氣體混合物中施加一第二低RF偏壓功率，以退火該蝕刻後介電質阻障層來自該基板移除該介電質阻障層；以及在自該基板移除該介電質阻障之後形成一界面保護層。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170004975A1 (en) * 2013-12-27 2017-01-05 Intel Corporation Technologies for selectively etching oxide and nitride materials and products formed using the same
US9847289B2 (en) * 2014-05-30 2017-12-19 Applied Materials, Inc. Protective via cap for improved interconnect performance
US20160138161A1 (en) * 2014-11-19 2016-05-19 Applied Materials, Inc. Radical assisted cure of dielectric films
US10373850B2 (en) * 2015-03-11 2019-08-06 Asm Ip Holding B.V. Pre-clean chamber and process with substrate tray for changing substrate temperature
US10276469B2 (en) * 2015-04-17 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming semiconductor device structure
CN108352317A (zh) * 2016-02-05 2018-07-31 应用材料公司 具有多重类型腔室的积层蚀刻系统
CN106206422B (zh) * 2016-08-19 2019-05-31 上海华力微电子有限公司 降低金属硬质掩模大马士革一体化刻蚀缺陷生长的方法
KR20200142601A (ko) * 2018-05-16 2020-12-22 어플라이드 머티어리얼스, 인코포레이티드 원자 층 자기 정렬 기판 프로세싱 및 통합 툴셋
KR102554014B1 (ko) * 2018-06-15 2023-07-11 삼성전자주식회사 저온 식각 방법 및 플라즈마 식각 장치
US10950460B2 (en) 2018-08-08 2021-03-16 Tokyo Electron Limited Method utilizing using post etch pattern encapsulation
CN109559988A (zh) * 2018-11-30 2019-04-02 德淮半导体有限公司 硅片的制备方法及装置
KR20210035449A (ko) * 2019-09-24 2021-04-01 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US20230031381A1 (en) * 2021-07-31 2023-02-02 Applied Materials, Inc. Apparatus for removing etch stop layers

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5626775A (en) * 1996-05-13 1997-05-06 Air Products And Chemicals, Inc. Plasma etch with trifluoroacetic acid and derivatives
US6613682B1 (en) * 1999-10-21 2003-09-02 Applied Materials Inc. Method for in situ removal of a dielectric antireflective coating during a gate etch process
JP2002110644A (ja) * 2000-09-28 2002-04-12 Nec Corp エッチング方法
US6673721B1 (en) * 2001-07-02 2004-01-06 Lsi Logic Corporation Process for removal of photoresist mask used for making vias in low k carbon-doped silicon oxide dielectric material, and for removal of etch residues from formation of vias and removal of photoresist mask
US7132369B2 (en) * 2002-12-31 2006-11-07 Applied Materials, Inc. Method of forming a low-K dual damascene interconnect structure
JP2004319917A (ja) * 2003-04-18 2004-11-11 Matsushita Electric Ind Co Ltd 絶縁膜除去方法および配線構造形成方法
JP3866694B2 (ja) * 2003-07-30 2007-01-10 株式会社日立ハイテクノロジーズ Ｌｓｉデバイスのエッチング方法および装置
US20070111519A1 (en) * 2003-10-15 2007-05-17 Applied Materials, Inc. Integrated electroless deposition system
US7521362B2 (en) * 2003-12-23 2009-04-21 Lam Research Corporation Methods for the optimization of ion energy control in a plasma processing system
US8222155B2 (en) * 2004-06-29 2012-07-17 Lam Research Corporation Selectivity control in a plasma processing system
US20060196527A1 (en) * 2005-02-23 2006-09-07 Tokyo Electron Limited Method of surface processing substrate, method of cleaning substrate, and programs for implementing the methods
WO2007034391A2 (en) * 2005-09-23 2007-03-29 Nxp B.V. A method of fabricating a structure for a semiconductor device
US7396762B2 (en) * 2006-08-30 2008-07-08 International Business Machines Corporation Interconnect structures with linear repair layers and methods for forming such interconnection structures
DE102007046846A1 (de) * 2007-09-29 2009-04-09 Advanced Micro Devices, Inc., Sunnyvale Seitenwandschutzschicht
US20100099263A1 (en) * 2008-10-20 2010-04-22 Applied Materials, Inc. Nf3/h2 remote plasma process with high etch selectivity of psg/bpsg over thermal oxide and low density surface defects
US8211808B2 (en) * 2009-08-31 2012-07-03 Applied Materials, Inc. Silicon-selective dry etch for carbon-containing films
US20110061812A1 (en) * 2009-09-11 2011-03-17 Applied Materials, Inc. Apparatus and Methods for Cyclical Oxidation and Etching
US20110061810A1 (en) * 2009-09-11 2011-03-17 Applied Materials, Inc. Apparatus and Methods for Cyclical Oxidation and Etching
US20110253670A1 (en) * 2010-04-19 2011-10-20 Applied Materials, Inc. Methods for etching silicon-based antireflective layers
US8771536B2 (en) * 2011-08-01 2014-07-08 Applied Materials, Inc. Dry-etch for silicon-and-carbon-containing films

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