TW201512683A - 電晶體之負偏壓熱不穩定性應力測試 - Google Patents

電晶體之負偏壓熱不穩定性應力測試 Download PDF

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Abstract

透過其熱不穩定性行為將被評估之一P型電晶體而對一電路供電。受評估之該P型電晶體之臨限值且因此該電晶體之飽和電流反映於該電路之頻率中，在一實施例中，該電路係一環形振盪器。額外電路連接至該P型電晶體及該環形振盪器以確保用於該電晶體之適當應力條件且因此確保該P型電晶體之評估。

Description

電晶體之負偏壓熱不穩定性應力測試 [相關申請案]
本申請案主張2014年8月27日申請之美國臨時申請案第61/870,770號之優先權且該申請案之全文以引用的方式併入。
本發明大體上係關於互補金屬氧化物半導體(CMOS)電晶體及電路之負偏壓熱不穩定性(NBTI)評估。
使用以下兩個參數來識別CMOS半導體電晶體(P型及N型兩者)：即，其臨限電壓(一電晶體之閘極與其源極之間之用於接通該電晶體所需之電壓)及其飽和電流(作為其驅動強度之一反映)。此等兩個電晶體參數(臨限電壓及飽和電流)反映於電路之速率中，其中此等電晶體用作為基本組件。
CMOS電晶體(P型及N型)隨著時間流逝而使其臨限電壓及飽和電流經歷一變化(降級)。一電晶體之臨限電壓及飽和電流之此降級表現為：臨限電壓之量值增大及飽和電流之量值減小。存在引起此降級之基於物理學之若干現象。
一現象係電晶體之閘極與其汲極之間之電場升高，此稱作導致臨限電壓永久移位之熱載子注入(HCI)。另一現象係引起電晶體之臨限電壓之部分可恢復降級之「偏壓熱不穩定性(BTI)」。BTI高度取決 於電晶體之溫度、總切換時間及切換行為(亦稱作切換工作週期)。P型電晶體之臨限電壓及飽和電流之BTI誘發之改變化稱作「負偏壓熱不穩定性(NBTI)」。
NBTI現象係一部分可逆程序。當移除所施加之源極至汲極偏壓時，電晶體能夠恢復由所施加之偏壓引起之臨限電壓及飽和電流之變化之部分。恢復量在相當大程度上取決於不存在任何源極至閘極偏壓之持續時間。然而，一部分恢復通常較快速。
模型化NBTI對準確電路模擬很重要。因為NBTI之部分恢復態樣，所以準確模型化在相當大程度上取決於最小化源極至閘極偏壓之施加與臨限電壓及飽和電流之變化之量值之量測之間的時間量。
圖1繪示表示當前最先進技術之一標準NBTI測試設置。一基準功能測試器10將零伏特之一外部電壓偏壓施加至電晶體P10之閘極且量測流動通過電晶體之電流。接著，透過在電晶體P10之閘極處施加一應力電壓Vg且透過在電晶體P10之汲極處施加等於P10之源極電壓之一電壓Vdd而對P型電晶體P10施予應力以在測試之應力階段期間使P10之源極與汲極之間之電位保持為零(如波形20中所展示)。在應力時期完成之後，測試器10釋放施加至電晶體P10之閘極及汲極之電壓且將零伏特之一偏壓重新施加至電晶體P10之閘極。接著，測試器量測流動通過電晶體之電流之新值。應力階段與量測階段之間通常存在由測試器限制及規格判定之一延遲。在此延遲期間，電晶體從NBTI效應部分地恢復。因此，所量測之NBTI效應低於實際NBTI效應。
10‧‧‧基準功能測試器
20‧‧‧波形
30‧‧‧控制信號
35‧‧‧偏壓及應力源
40‧‧‧裝置/P型電晶體
41‧‧‧互補控制電路
50‧‧‧感測器電路
60‧‧‧基準功能測試器
70‧‧‧環形振盪器
80‧‧‧時序圖
90‧‧‧環形振盪器(RO)
110‧‧‧時序圖
120‧‧‧時序圖/評估週期
121‧‧‧標準或現有最先進技術程序
130‧‧‧預應力輸出
140‧‧‧後應力振盪器輸出
150‧‧‧區塊
160‧‧‧區塊
170‧‧‧區塊
180‧‧‧區塊
190‧‧‧區塊
200‧‧‧區塊
210‧‧‧區塊
N20‧‧‧控制電晶體
N21‧‧‧控制電晶體
N30‧‧‧電晶體
P10‧‧‧電晶體
P20‧‧‧受評估之P型電晶體
P30‧‧‧受測試之P型電晶體
P31‧‧‧電晶體
Vg‧‧‧應力電壓
Vdd‧‧‧電壓
Vgs‧‧‧閘極至源極電壓
Vds‧‧‧汲極至源極電壓
Vgate‧‧‧閘極電壓
在附圖中，以舉例方式而非限制方式繪示本發明。在技術方案中提出本發明之新穎特徵信賴特性。然而，將藉由參考結合附圖所閱讀之一說明性實施例之以下詳細描述而最佳地理解本發明以及其較佳使用模式、進一步目的及優點，其中相同參考元件符號指示相同組 件，且：圖1係使用一測試器/基準功能設置來量測NBTI之一經典設置(先前技術)之一圖式。
圖2係用於快速及準確之熱不穩定性應力測試及評估之一電路之一實施例之一方塊圖。
圖3係測試電路之一實施例之一電路圖。
圖4係測試電路之另一實施例之一電路圖。
圖5係展示先前技術之測試時序及使用本發明之快速熱不穩定性電路之一測試時序之一實施例的一時序圖。
圖6係展示前應力測試結果及後應力測試結果的一環形振盪器之一例示性輸出。
圖7係測試週期之一實施例之一流程圖。
本發明之目的係基於一改良「負偏壓熱不穩定性(NBTI)」測試而準確地判定起因於NBTI之一電晶體臨限電壓及飽和電流之變化。在一實施例中，測試係針對一CMOS(互補金屬氧化物)電路中之P型電晶體。
在一實施例中，系統包含一電路，其包括：用於測試之一電晶體，該電晶體具有一閘極至源極電壓Vgs及一汲極至源極電壓Vds；一感測器電路，其連接至該電晶體之汲極；一互補控制電路，其耦合至該電晶體及該感測器電路。該電路經設置使得該感測器電路在該電晶體之一應力測試之一應力階段期間被斷電，且該電晶體之源極與汲極之間之電壓(Vds)在該應力測試期間為零或接近為零。該互補控制電路經設計以確保：在該應力測試之一評估階段期間透過該電晶體而對該感測器電路供電。
在一實施例中，該電路由受評估之一電晶體驅動之一感測器電 路組成。在一實施例中，該電路可包含額外電路元件以確保該電晶體之應力階段及評估階段之適當進行。在一實施例中，該電路具有三個組件：1)電晶體，其將被施予應力且接著被評估。在一實施例中，該電晶體係一P型MOS電晶體；2)一感測器電路，其由受評估之該P型電晶體直接或間接驅動且僅在評估階段被供電；及3)控制邏輯，其確保：在應力階段期間，跨該電晶體之源極及汲極之電壓係零，或足夠小以確保不會發生降級之HCI分量來干擾評估NBTI之目的；及在應力階段期間使該感測器電路斷電以確保該感測器電路之電晶體不經歷降級。
將從附圖中所繪示之本發明之較佳實施例之以下更特定描述瞭解本發明之前述及其他目的、特徵及優點。
本發明描述用於評估一P型電晶體之負偏壓熱不穩定性(NBTI)之測試電路。所描述之電路及方法提供由NBTI引起之臨限電壓及飽和電流降級之靈活及準確量測。藉由相對於P型電晶體之源極將一應力電壓施加至電晶體之閘極而對P型電晶體施予應力及維持受應力之P型電晶體之源極與汲極之間之一零電位的一序列確保：NBTI僅為由電晶體經歷之物理現象。
再者，測試電路經設置使得環形振盪器在應力期間不被供電以確保：組成振盪器之電晶體不經歷應力及降級且保持用於準確評估。電路控制電力透過P型電晶體而供應至環形振盪器，同時控制應力從被評估之P型電晶體之閘極移除。接著，透過一測試器或一計數器而捕獲振盪器之頻率。暫存環形振盪器之頻率之方法未作說明，此係因為其在此項技術中已為人所熟知。
現參考圖2，圖中描繪用於執行NBTI之快速及準確評估之一系統 之一方塊圖。將控制信號30從基準功能測試器60施加至P型電晶體，P型電晶體將被評估為一全新裝置，接著被施予應力，接著在應力之後被評估。在一實施例中，偏壓及應力源35係基準功能測試器60之一子集。裝置40係待被施予應力且接著被評估之P型電晶體。互補控制電路41係確保受評估之P型電晶體及透過P型電晶體而驅動之感測器電路50之適當偏壓及控制條件之控制電路。
在一實施例中，感測器電路50透過受評估之P型電晶體40而被供電且受控於互補控制電路41以確保：在應力階段期間，無電力從P型電晶體40輸送至感測器電路50。測試器60將供應電壓提供至P型電晶體40及互補控制電路41之偏壓節點及感測器以讀出感測器電路50之頻率或包含於電路中之任何計數器之計數來量測振盪器頻率。
圖3繪示電路及關聯時序圖之一實施例之一電路圖。「控制」信號確保：在測試序列之應力階段期間，無電力輸送至環形振盪器70。「控制」信號亦確保：在應力階段期間，受評估之電晶體P20之源極與汲極之間之一零電壓偏壓通過控制電晶體N20及N21。「控制」信號亦確保：在測試序列之「評估」階段期間，電力透過受評估之P型電晶體P20而輸送至環形振盪器70。「Vgate」信號係根據時序圖80而施加至受評估之P型電晶體P20之閘極之閘極電壓。時序圖80表示確保應力測試之應力階段期間之受評估之P型電晶體20之預應力及後應力評估及環形振盪器70之無應力的「電力」信號、「控制」信號及「Vgate」信號之一實施例。
現參考圖4，圖中展示一電路圖及關聯信號之另一實施例。「控制」信號連同「Vgate」信號來確保：在測試序列之評估階段期間，正常電力透過電晶體P31及N30而輸送至環形振盪器90。「控制」信號亦連同「Vgate」信號來確保應力階段期間之跨環形振盪器90之一零伏特偏壓。此處，「Vgate」信號係根據時序圖110之受測試之P型電晶 體P30及關聯電路電晶體P31之閘極電壓。時序圖110表示確保應力測試之應力階段期間之P型電晶體30之預應力及後應力評估及RO 90之無應力的「控制」信號及「Vgate」信號之事件之序列之一實施例。
現參考圖5，圖中展示應力及評估週期之時序之兩個實施例。時序圖描繪交替應力及評估週期。在評估週期期間，P型電晶體之閘極電壓假定為零值(P型電晶體之正常操作之典型值)。在應力/評估週期之應力階段期間，Vgate之值低於0。在一實施例中，對於NBTI測試，Vgate之典型值係約-1.2伏特至約-1.5伏特且一典型累積應力時間係1000秒，其中應力/評估週期通常在攝氏125度之一溫度處進行。藉將一較高應力位準賦予受測試之P型裝置以模擬系統之長期使用。
繪示本文所描述之實施例之時序圖120展示比標準或現有最先進技術程序121下之評估週期長度明顯更短之一評估週期時間。因為NBTI可在評估週期期間經歷一部分恢復，所以一更短評估週期120轉化為更準確量測，以及在測試序列之評估階段期間縮短評估所花費之時間。
現參考圖6，圖中展示一典型預應力振盪器輸出及後應力振盪器輸出。預應力輸出130具有與受評估之P型電晶體之驅動強度成比例之一頻率，該頻率繼而反映P型電晶體之臨限電壓及飽和電流。此可與後應力振盪器輸出140(其具有與已經歷應力之後之受測試之P型電晶體之驅動強度成比例之一頻率)比較，該頻率繼而反映應力之後之P型電晶體之臨限電壓及飽和電流。130及140之該兩個頻率之比率係P型電晶體已經歷之降級量之一指示。此可用於EDA、設計及驗證程序中以確保：在已藉由實際使用而對P型電晶體施予應力之後，裝置將適當地運作。
現參考圖7，圖中展示應力/評估程序之一實施例之一代表性流程圖。根據此流程，程序開始於一未受應力之全新P型電晶體(區塊 150)。當該全新P型電晶體處於表示一未受應力之初始評估階段之正常操作模式中時，量測及記錄環形振盪器輸出(區塊160)。接著，該P型電晶體在特定秒數內經受應力，其中該P型電晶體之閘極具有依據表示一應力週期之121之Vgate(區塊170)。進入一第一後應力評估週期，其中量測及記錄環形振盪器之輸出頻率(區塊180)。通常在1000秒之一累積應力時間內進入另一應力週期(區塊190)，接著進行用於環形振盪器之後應力頻率之一最後量測及記錄之一最後評估週期(區塊200)。
此係一P型電晶體之NBTI評估之應力/評估流程之一實施例。可在任何所要持續時間內重複具有環形振盪器之後應力頻率之中間量測之步驟170至200。在一實施例中，僅一單一應力週期用於評估電晶體。在另一實施例中，使用兩個以上應力週期。累積應力測試中之應力週期之數目可在從一個至多達數百個之範圍內。使用之週期越多，P型電晶體之特徵化越詳細。因為無需手動互動，所以對在一標準長度(在一實施例中為1000秒)之一總累積應力測試中使用更多更短應力週期無明顯抑制。
接著，比較後應力之環形振盪器頻率與從未受應力部分量測之頻率(區塊160)以計算電晶體之降級(區塊210)。接著，將此資訊添加至電晶體之模型，其提供電晶體之時序、電力需求及特性。此等模型之集合可稱作一庫。接著，來自該庫之模型可用於使用P型電晶體之電路設計中以確保：設計考量應力之效應。
一般技術者將認識到，程序係用於對一電晶體進行應力測試之操作之一概念性表示。可不依所展示及所描述之確切順序執行程序之特定操作。可不在一連續操作系列中執行特定操作，且可在不同實施例中執行不同特定操作。此外，程序可使用若干子程序來實施或實施為一較大巨集程序之部分。
在前述說明中，已參考本發明之特定例示性實施例而描述本發明。然而，應明白，可在不脫離隨附技術方案中所提出之本發明之更廣泛精神及範疇之情況下對本發明作出各種修改及改變。相應地，本說明書及圖式應被視為意指說明而非限制。
70‧‧‧環形振盪器(RO)
80‧‧‧時序圖
N20‧‧‧控制電晶體
N21‧‧‧控制電晶體
P20‧‧‧受評估之P型電晶體
Vdd‧‧‧電壓
Vgate‧‧‧閘極電壓

Claims (19)

  1. 一種電路，其包括：用於測試之一電晶體，該電晶體具有一閘極至源極電壓Vgs及一汲極至源極電壓Vds；一感測器電路，其連接至該電晶體之汲極；一互補控制電路，其附接至該電晶體及該感測器電路，使得該感測器電路在該電晶體之一應力測試期間被斷電，且用於測試之該電晶體之該汲極至源極電壓在該應力測試期間為零，且該感測器電路在該應力測試之一評估期間透過該電晶體而被供電。
  2. 如請求項1之電路，其中該感測器電路係一環形振盪器。
  3. 如請求項2之電路，其中該環形振盪器之頻率輸出反映該電晶體之一臨限電壓及一飽和電流。
  4. 如請求項1之電路，其中該感測器電路耦合至該電晶體之汲極。
  5. 如請求項1之電路，其中一測試信號耦合至該電晶體之閘極。
  6. 如請求項1之電路，其進一步包括：一對電晶體，其等並聯耦合至該感測器電路，一第一電晶體在該應力測試期間將跨該感測器電路之一電壓設定為零，且一第二電晶體在該應力測試評估期間提供接地。
  7. 如請求項1之電路，其中該測試之該應力階段包括：將一「接通」狀態中之該閘極至源極電壓Vgs設定為高於正常操作之一電壓。
  8. 如請求項1之電路，其中該測試之該評估階段包括：將一「接通」狀態中之該閘極至源極電壓Vgs設定為與正常操作關聯之一電壓。
  9. 一種方法，其包括：藉由在一電晶體之一閘極處施加一應力電壓Vg且在該電晶體之一汲極處施加一電壓Vdd而執行該電晶體之一應力測試；在該電晶體之該應力測試期間使耦合至該電晶體之一感測器電路斷電；藉由在釋放該應力測試之後即時量測該感測器電路之一輸出而評估該電晶體，該感測器電路之該輸出量測歸因於該應力測試之該電晶體之一降級。
  10. 如請求項9之方法，其中該感測器電路係一環形振盪器。
  11. 如請求項10之方法，其中該環形振盪器之一頻率表示該電晶體之一臨限電壓及一飽和電流。
  12. 如請求項9之方法，其中該感測器電路耦合至該電晶體之該汲極。
  13. 如請求項9之方法，其中使該感測器電路斷電包括：在該應力測試期間，使用一第一電晶體來將跨該感測器電路之一電壓設定為零；及在該應力測試之該評估期間，透過一第二電晶體而提供接地。
  14. 如請求項9之方法，其中該測試之該應力階段包括：將一「接通」狀態中之該電晶體之閘極至源極電壓Vgs設定為高於正常操作之一電壓。
  15. 如請求項9之方法，其中該評估包括：將一「接通」狀態中之該閘極至源極電壓Vgs設定為與正常操作關聯之一電壓。
  16. 如請求項9之方法，其進一步包括：基於該感測器電路之該輸出而計算該電晶體之特徵化資訊；將該電晶體之該特徵化資訊添加至一庫，該庫用於電路設計 中。
  17. 一種電路，其包括：用於測試之一P型電晶體，該電晶體具有一閘極至源極電壓Vgs及一汲極至源極電壓Vds；一環形振盪器，其耦合至該電晶體之汲極；一互補控制電路，其附接至該電晶體及該感測器電路，該互補控制電路在該電晶體之一應力測試期間使該環形振盪器斷電且設定該電晶體之該Vds，該Vds在該應力測試期間為零；及一測試器，其量測該環形振盪器之一頻率輸出以判定該電晶體之一臨限電壓及一飽和電流。
  18. 如請求項17之電路，其中在該應力測試之前首先評估該P型電晶體。
  19. 如請求項18之電路，其中該應力測試之前之第一評估與該應力測試之後之評估之間的該環形振盪器之該頻率輸出之一變化判定該電晶體之一降級程度。
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