KR102262347B1 - 트랜지스터들의 네거티브 바이어스 열적 불안정성 스트레스 테스팅 - Google Patents

Abstract

회로는, 열적 불안정성 거동이 평가되어야 하는 P-타입 트랜지스터를 통해 전력이 공급된다. 평가 하의 P-타입 트랜지스터의 임계치 및 결과적으로 트랜지스터의 포화 전류는, 일 실시형태에서 링 오실레이터인 회로의 주파수에 반영된다. 트랜지스터에 대한 적절한 스트레스 조건들 및 결과적으로 P-타입 트랜지스터의 평가를 보장하기 위해 추가적인 회로가 P-타입 트랜지스터 및 링 오실레이터에 연결된다.

Description

트랜지스터들의 네거티브 바이어스 열적 불안정성 스트레스 테스팅{NEGATIVE BIAS THERMAL INSTABILITY STRESS TESTING OF TRANSISTORS}

본 출원은 2014년 8월 27일에 출원된 미국 가출원 제 61/870,770 호에 대해 우선권을 주장하고, 그 출원은 그 전체가 참조에 의해 본원에 통합된다.

본 발명은 일반적으로 CMOS 트랜지스터들 및 회로들의 네거티브 바이어스 열적 불안정성 (Negative Bias Thermal Instability; NBTI) 평가에 관한 것이다.

CMOS 반도체 트랜지스터들 P-타입 및 N-타입 양자 모두는 2 개의 파라미터들, 즉, 그들의 임계 전압 - 트랜지스터를 턴온하기 위해 트랜지스터의 게이트와 그것의 소스 사이에 필요한 전압 - 및 그들의 구동 강도의 반영으로서 그들의 포화 전류로 식별된다. 이들 2 개의 트랜지스터 파라미터들, 임계 전압 및 포화 전류는 이러한 트랜지스터들이 기본 컴포넌트들로서 사용되는 회로들의 속도에 반영된다.

CMOS 트랜지스터들 P-타입 및 N-타입은 시간에 걸쳐 그들의 임계 전압 및 포화 전류에서의 변화 - 열화 - 를 겪는다. 이 트랜지스터의 임계 전압 및 포화 전류에서의 열화 (degradation) 는 임계 전압의 크기에서의 증가 및 포화 전류의 크기에서의 감소의 형태를 취한다. 이러한 열화를 야기하는 몇몇 물리 기반 현상들이 존재한다.

하나의 현상은 임계 전압에서의 영구적인 시프트 (shift) 를 초래하는 핫 캐리어 인젝션 (hot carrier injection; HCI) 으로 알려진, 트랜지스터의 게이트와 그것의 드레인 사이의 상승된 전계들이다. 다른 현상은 트랜지스터의 임계 전압에서의 부분적으로 회복가능한 열화를 야기하는 "바이어스된 열적 불안정성 (biased thermal instability)" (BTI) 이다. BTI 는 스위칭 듀티 사이클 (duty cycle) 로서도 알려진 트랜지스터의 스위칭 거동, 총 스위칭 시간, 및 온도에 크게 의존한다. P-트랜지스터들의 임계 전압 및 포화 전류에서의 BTI-유발된 변화는 "네거티브 바이어스 열적 불안정성 (negative bias thermal instability)" (NBTI) 로서 지칭된다.

NBTI 현상은 부분적으로 가역적인 프로세스이다. 인가된 소스-대-게이트 바이어스가 제거될 때, 트랜지스터는 인가된 바이어스에 의해 유발된 임계 전압에서의 그리고 포화 전류에서의 변화의 일부를 회복할 수 있다. 회복의 양은 임의의 소스-대-게이트 바이어스의 부존재의 지속기간에 크게 의존한다. 하지만, 부분적 회복은 통상적으로 빠르다.

NBTI 를 모델링하는 것은 정확한 회로 시뮬레이션을 위해 중요하다. NBTI 의 부분적 회복 양태 때문에, 정확한 모델링은 소스-대-게이트 바이어스의 인가와, 임계 전압 및 포화 전류에서의 변화의 크기의 측정 사이의 시간의 양을 최소화하는 것에 크게 의존한다.

도 1 은 당해 기술분야의 현재 상태를 나타내는 표준 NBTI 테스트 셋업을 나타낸다. 벤치 테스터 (bench tester; 10) 는 트랜지스터 (P10) 의 게이트에 0 볼트의 외부 전압 바이어스를 인가하고 그 트랜지스터를 통해 흐르는 전류를 측정한다. 그 다음, P-트랜지스터 (P10) 는 트랜지스터 (P10) 의 게이트에 스트레스 전압 (Vg) 을 인가하는 것을 통해서, 그리고 파형 (20) 으로 도시된 바와 같이 테스트의 스트레스 페이즈 (stress phase) 동안 P10 의 소스와 드레인 사이의 전위를 0 에 유지하기 위해 트랜지스터 (P10) 의 드레인에 P10 의 소스 전압과 동일한 전압 (Vdd) 을 인가하는 것을 통해서 스트레스를 받는다. 스트레스 기간이 완료된 후에, 테스터 (10) 는 트랜지스터 (P10) 의 게이트 및 드레인에 대한 인가된 전압들을 해제하고 트랜지스터 (P10) 의 게이트에 0 볼트의 바이어스를 재인가한다. 테스터는 그 다음 그 트랜지스터를 통해 흐르는 전류의 새로운 값을 측정한다. 테스터 제한들 및 사양들에 의해 결정되는 측정 페이즈와 스트레스 페이즈 사이의 지연이 통상적으로 존재한다. 이 지연 동안, 트랜지스터는 NBTI 효과들로부터 부분적으로 회복한다. 따라서, 측정된 NBTI 효과는 실제 NBTI 효과보다 더 낮다.

미국 등록특허공보 제 6,693,838 호 미국 등록특허공보 제 7,379,339 호 미국 등록특허공보 제 7,409,305 호 미국 등록특허공보 제 7,447,054 호 미국 등록특허공보 제 7,483,322 호 미국 등록특허공보 제 7,518,927 호 미국 등록특허공보 제 7,626,852 호 미국 등록특허공보 제 7,675,781 호 미국 등록특허공보 제 8,947,911 호 미국 등록특허공보 제 9,082,514 호 미국 공개특허공보 제 2005/0138581 호 미국 공개특허공보 제 2005/0146965 호 미국 공개특허공보 제 2005/0212543 호 미국 공개특허공보 제 2005/0278677 호 미국 공개특허공보 제 2006/0049842 호 미국 공개특허공보 제 2006/0076972 호 미국 공개특허공보 제 2006/0198226 호 미국 공개특허공보 제 2006/0267621 호 미국 공개특허공보 제 2007/0103242 호 미국 공개특허공보 제 2007/0237013 호 미국 공개특허공보 제 2010/0038683 호 미국 공개특허공보 제 2010/0296329 호 미국 공개특허공보 제 2010/0322026 호 미국 공개특허공보 제 2013/0015876 호 미국 공개특허공보 제 2013/0039139 호 미국 공개특허공보 제 2013/0176767 호 미국 공개특허공보 제 2014/0129884 호 미국 공개특허공보 제 2015/0063010 호 미국 공개특허공보 제 2015/0086775 호 미국 공개특허공보 제 2015/0228357 호

이 발명의 목적은 향상된 NBTI 테스트에 기초하여 "네거티브 바이어스 열적 불안정성 (negative bias thermal instability)" (NBTI) 으로부터 초래되는 트랜지스터 임계 전압 및 포화 전류에서의 변화를 정확하게 결정하기 위한 것이다. 일 실시형태에서, 테스팅은 CMOS (complementary metal-oxide) 회로에서 P-타입 트랜지스터들을 위한 것이다.

일 실시형태에서의 시스템은, 게이트-대-소스 전압 (Vgs) 및 드레인-대-소스 전압 (Vds) 을 갖는, 테스트용 트랜지스터, 그 트랜지스터의 드레인에 연결된 센서 회로, 트랜지스터 및 센서 회로에 커플링된 상보형 제어 회로 (complementary control circuitry) 를 포함하는 회로를 포함한다. 이 회로는, 센서 회로가 트랜지스터의 스트레스 테스트의 스트레스 페이즈 동안 전력 공급이 차단되고 (powered off), 트랜지스터의 소스와 드레인 사이의 전압 (Vds) 이 스트레스 테스트 동안 제로 (zero) 또는 거의 제로이도록 설정된다. 이 상보형 제어 회로는, 센서 회로가 스트레스 테스트의 평가 페이즈 동안 트랜지스터를 통해 전력이 공급되는 것을 보장하도록 설계된다.

일 실시형태에서, 회로는 평가 하의 트랜지스터에 의해 구동되는 센서 회로로 이루어진다. 일 실시형태에서, 회로는 트랜지스터의 스트레스 및 평가 페이즈들의 적절한 수행을 보장하는 추가적인 회로 엘리먼트들을 포함할 수도 있다. 일 실시형태에서, 회로는 다음 3 개의 컴포넌트들을 갖는다:

1) 스트레스되고 그 다음 평가될 트랜지스터. 일 실시형태에서, 트랜지스터는 P-MOS 트랜지스터이다.

2) 평가 하의 P-트랜지스터에 의해 직접 또는 간접적으로 구동되고 또한 평가 페이즈 동안에만 전력이 공급되는 센서 회로; 및

3) 스트레스 페이즈 동안, 트랜지스터의 소스와 드레인에 걸친 전압은 어떤 열화의 HCI 컴포넌트도 NBTI 를 평가하는 목적을 방해하는 일이 없도록 보장할 만큼 충분히 작거나 제로인 것을 보장하고, 또한 센서 회로의 트랜지스터들이 열화를 겪지 않는 것을 보장하도록 센서 회로는 스트레스 페이즈 동안 전력이 차단되는 것을 보장하는 제어 회로.

본 발명은 첨부된 도면들의 도들에서 제한적이 아닌 예시적인 방식으로 도시된다. 본 발명의 신규한 특징들로 믿어지는 특성은 첨부된 청구항들에서 전개된다. 하지만, 본 발명 그 자체, 및 이용의 바람직한 모드, 추가적인 목적들, 및 그것의 이점들은, 동일한 참조 부호들은 동일한 컴포넌트들을 표시하는 첨부 도면들과 함께 읽힐 때 예시적인 실시형태의 이하의 상세한 설명을 참조하면 가장 잘 이해될 것이다.
도 1 은 테스터/벤치 셋-업을 이용하여 NBTI 를 측정하기 위한 전통적인 셋업 (종래 기술) 의 다이어그램이다.
도 2 는 빠르고 정확한 열적 불안정성 스트레스 테스팅 및 평가를 위한 회로의 일 실시형태의 블록도이다.
도 3 은 테스트 회로의 일 실시형태의 회로도이다.
도 4 는 테스트 회로의 다른 실시형태의 회로도이다.
도 5 는 본 발명의 빠른 열적 불안정성 회로를 이용한 테스트 타이밍과 종래 기술의 테스트 타이밍의 일 실시형태를 보여주는 타이밍도이다.
도 6 은 스트레스 전 및 스트레스 후 테스트 결과들을 보여주는 링 오실레이터의 예시적인 출력이다.
도 7 은 테스팅 사이클의 일 실시형태의 흐름도이다.

본 발명의 전술한 및 다른 목적들, 특징들, 및 이점들은, 첨부 도면들에서 도시된 바와 같은, 본 발명의 선호되는 실시형태의 이하의, 보다 특별한 설명으로부터 명백해질 것이다.

P-타입 트랜지스터의 네거티브 바이어스 열적 불안정성 (NBTI) 을 평가하기 위한 테스트 회로가 설명된다. 설명된 회로들 및 방법들은 NBTI 에 의해 야기되는 임계 전압의 그리고 포화 전류 열화의 유연하고 정확한 측정을 제공한다. 스트레스 하의 P-트랜지스터의 소스와 드레인 사이에 제로 전위를 유지하면서 트랜지스터의 소스에 대해 트랜지스터의 게이트에 스트레스 전압을 인가함으로써 P-트랜지스터에 스트레스를 주는 시퀀스는, NBTI 가 오직 트랜지스터에 의해 경험되는 물리적 현상일 뿐이라는 것을 보장한다.

또한, 테스트 회로는, 오실레이터를 구성하는 트랜지스터들이 스트레스 및 열화를 겪지 않고 정확한 평가를 위해 보존되는 것을 보장하도록, 링 오실레이터 (ring oscillator) 는 스트레스 동안 전력이 공급되지 않도록 설정된다. 회로는, 평가되는 P-트랜지스터의 게이트로부터 스트레스의 제거와 동시에 링 오실레이터에 대한 P-트랜지스터를 통한 전력의 공급을 제어한다. 오실레이터의 주파수는 그 다음 테스터 또는 카운터를 통해 캡처된다. 링 오실레이터의 주파수를 레지스터링하는 방법은 당해 기술분야에서 잘 알려져 있으므로 명시하지 않는다.

이제 도 2 를 참조하면, NBTI 의 빠르고 정확한 평가를 수행하기 위한 시스템의 블록도가 묘사된다. 벤치 테스터 (60) 로부터의 제어 신호들 (30) 은 신규의 디바이스로서 평가될, 그 다음 스트레스를 받고, 그 다음 스트레스 후에 평가될, P-트랜지스터에 인가된다. 바이어스 및 스트레스 소스 (35) 는 일 실시형태에서 벤치 테스터 (60) 의 서브셋트이다. 디바이스 (40) 는 스트레스를 받고 평가될 P-트랜지스터이다. 상보형 제어 회로 (41) 는 평가 하의 P-트랜지스터에 대한 그리고 P-트랜지스터를 통해 구동되는 센서 회로 (50) 의 적절한 바이어스 및 제어 조건들을 보장하는 제어 회로이다.

일 실시형태에서, 센서 회로 (50) 는, 평가 하에서 P-트랜지스터 (40) 를 통해 전력이 공급되고, 스트레스 페이즈 동안 P-트랜지스터 (40) 로부터 센서 회로 (50) 에 어떤 전력도 전달되지 않는 것을 보장하도록 상보형 제어 회로 (41) 에 의해 제어된다. 테스터 (60) 는, P-트랜지스터 (40) 및 상보형 제어 회로 (41) 의 바이어스된 노드들에 공급 전압들을 제공하고, 오실레이터 주파수를 측정하기 위해 회로 내에 포함된 임의의 카운터의 카운트 또는 센서 회로 (50) 주파수를 읽어 내기 위한 센서들을 제공한다.

도 3 은 회로의 회로도 일 실시형태 및 연관된 타이밍도를 나타낸다. "Control" 신호는, 테스트 시퀀스의 스트레스 페이즈 동안 링 오실레이터 (70) 에 전력이 전달되지 않는 것을 보장한다. 그것은 또한 제어 트랜지스터들 (N20 및 N21) 을 통해 스트레스 페이즈 동안 평가 하의 트랜지스터 (P20) 의 소스와 드레인 사이에 제로 전압 바이어스를 보장한다. "Control" 신호는 또한, 테스트 시퀀스의 "평가" 페이즈 동안 평가 하의 P-트랜지스터 (P20) 를 통해 링 오실레이터 (70) 에 전력의 전달을 보장한다. "Vgate" 신호는 타이밍도 (80) 에 따라 평가 하의 P-트랜지스터 (P20) 의 게이트에 인가되는 게이트 전압이다. 타이밍도 (80) 는, 평가 하의 P-트랜지스터 (20) 의 스트레스 전 및 후, 및 스트레스 테스트의 스트레스 페이즈 동안 링 오실레이터 (70) 의 무 스트레스를 보장하기 위한 신호들 "power", "Control", 및 "Vgate" 의 일 실시형태를 나타낸다.

이제 도 4 를 참조하면, 회로도의 다른 실시형태 및 연관된 신호들이 도시된다. "Vgate" 신호와 함께 "Control" 신호는 트랜지스터들 (P31 및 N30) 을 통해 테스트 시퀀스의 평가 페이즈 동안 링 오실레이터 (90) 에 정규 전력 전달을 보장한다. 그것은 또한, 신호 "Vgate" 와 함께, 스트레스 페이즈 동안 링 오실레이터 (90) 에 걸친 제로 볼트 바이어스를 보장한다. "Vgate" 신호는 타이밍도 (110) 에 따라 테스트 하의 P-트랜지스터 (P30) 의, 그리고 연관된 회로 트랜지스터 (P31) 의 게이트 전압이다. 타이밍도 (110) 는 스트레스 테스트의 스트레스 페이즈 동안 RO (90) 의 무 스트레스의 및 P-트랜지스터 (30) 의 스트레스 전 및 후 평가를 보장하기 위한 신호들 "Control" 및 "Vgate" 의 이벤트들의 시퀀스의 일 실시형태를 나타낸다.

이제 도 5 를 참조하면, 스트레스 및 평가 사이클의 타이밍의 2 개의 실시형태들이 도시된다. 타이밍도는 교번하는 스트레스 및 평가 사이클들을 묘사한다. 평가 사이클 동안, P-트랜지스터 게이트 전압은 제로 값이고 전형적인 P-트랜지스터의 정규 동작이라고 가정한다. 스트레스/평가 사이클들의 스트레스 페이즈 동안 Vgate 의 값은 0 보다 더 낮다. 일 실시형태에서, NBTI 테스팅에 있어서, 스트레스/평가 사이클들이 전형적으로 125도C의 온도에서 수행될 때 Vgate 의 전형적인 값은 약 -1.2V 내지 -1.5V 정도이고 전형적인 누적 스트레스 시간은 1000초이다. 이것은 시스템의 보다 긴 기간의 사용을 시뮬레이션하기 위해, 테스트 하의 P-디바이스에 대해 보다 높은 스트레스 레벨을 놓기 위해 행해진다.

본원에서 설명된 실시형태들을 나타내는 타이밍도 (120) 는 표준 또는 기존 상태의 당해 기술분야의 프로세스 (121) 하의 평가 사이클 길이보다 평가 사이클에 대해 상당하게 더 짧은 시간을 보인다. NBTI 가 평가 사이클 동안 부분적 회복을 겪을 수 있기 때문에, 보다 짧은 평가 사이클 (120) 은, 테스트 시퀀스의 평가 페이즈 동안 평가에 소요되는 시간을 단축시키는 것에 추가하여, 보다 정확한 측정으로 옮긴다.

이제 도 6 을 참조하면, 전형적인 스트레스 전 오실레이터 출력 및 스트레스 후 오실레이터 출력이 도시된다. 스트레스 전 출력 (130) 은, 평가 하의 P-트랜지스터의 구동 강도에 비례하는 주파수를 가지고, 이는 바꾸어 말하면 P-트랜지스터 임계 전압 및 포화 전류의 반영이다. 이는, 스트레스 후의 P-트랜지스터 임계 전압 및 포화 전류를 반영하는, 스트레스를 겪은 후에 평가 하의 P-트랜지스터의 구동 강도에 비례하는 주파수를 갖는, 스트레스 후 오실레이터 출력 (140) 에 대해 비교될 수 있다. 130 과 140 의 2 개의 주파수들의 비율은 P-트랜지스터가 겪은 열화의 양의 표시이다. 이것은, P-트랜지스터가 실제 사용에 의해 스트레스를 받은 후에 디바이스가 적절하게 기능할 것을 보장하기 위해 EDA, 설계, 및 검증에서 이용될 수 있다.

이제 도 7 을 참조하면, 스트레스/평가 절차의 일 실시형태의 대표적인 흐름도가 도시된다. 이 플로우에 따라서, 절차는 신규의 스트레스 받지 않은 P-트랜지스터로 개시된다 (블록 150). 신규의 P-트랜지스터가 초기 스트레스받지 않은 평가 페이즈를 나타내는 정규 동작 모드에 있는 상태에서, 링 오실레이터 출력이 측정 및 기록된다 (블록 160). 그 다음, P-트랜지스터는, 스트레스 사이클을 나타내는 121 에 따라 P-트랜지스터의 게이트가 Vgate 에 있는 상태에서 특정된 수의 초 동안 스트레스를 받는다 (블록 170). 제 1 스트레스 후 평가 사이클은, 링 오실레이터의 출력 주파수가 측정되고 기록되는 것으로 진입한다 (블록 180). 다른 스트레스 사이클이 통상적으로 1000초의 누적 스트레스 시간에 대해 진입하고 (블록 190에서), 그 다음, 링 오실레이터의 스트레스 후 주파수의 최종 측정 및 기록을 위한 최종 평가 사이클이 이어진다 (블록 200).

이것은 P-트랜지스터의 NBTI 평가를 위한 스트레스/평가 플로우의 일 실시형태이다. 단계들 170 내지 200 은 링 오실레이터의 스트레스 후 주파수들의 중간 측정들을 갖는 임의의 바람직한 지속기간 동안 반복될 수 있다. 일 실시형태에서, 오직 단일의 스트레스 사이클이 트랜지스터를 평가하기 위해 사용된다. 다른 실시형태에서, 2 이상의 스트레스 사이클들이 사용된다. 누적 스트레스 테스트에서의 스트레스 사이클들의 수는 1 에서 수백까지의 범위일 수도 있다. 더 많은 사이클들이 이용될 수록, P-트랜지스터의 특성화는 더 자세하게 된다. 수동적 상호작용이 필요하지 않기 때문에, 표준 길이 (일 실시형태에서 1000초) 의 총 누적 스트레스 테스트와 함께 보다 많은, 보다 짧은 스트레스 사이클들을 이용하는 것에 심각한 불리한 점은 없다.

스트레스 후 링 오실레이터 주파수들은 그 다음, 트랜지스터의 열화를 계산하기 위해, 블록 160 에서 스트레스 받지 않은 부품으로부터 측정된 주파수에 대해 비교된다 (블록 210). 이 정보는 그 다음, 트랜지스터의 타이밍, 전력 요건들, 및 특성들을 제공하는, 트랜지스터의 모델에 부가된다. 이러한 디바이스 모델들의 집합은 라이브러리 (library) 로서 지칭될 수도 있다. 라이브러리로부터의 모델은 그러면 설계가 스트레스의 효과를 고려하는 것을 보장하도록, P-타입 트랜지스터를 이용하는 회로 설계들에서 사용될 수 있다.

당해 기술분야에서 통상의 지식을 가진 자라면 프로세스는 트랜지스터를 스트레스 테스트하기 위해 이용되는 동작들의 개념적 표현이라는 것을 인식할 것이다. 프로세스의 구체적인 동작들은 정확히 도시되고 설명된 순서로 수행되지 않을 수도 있다. 구체적인 동작들은 하나의 계속적인 일련의 동작들로 수행되지 않을 수도 있고, 상이한 구체적인 동작들이 상이한 실시형태들에서 수행될 수도 있다. 또한, 프로세스는 수개의 하위-프로세스들을 이용하여, 또는 더 큰 매크로 프로세스의 일부로서 구현될 수 있을 것이다.

전술한 명세에서, 본 발명은 그것의 구체적인 예시적인 실시형태들을 참조하여 설명되었다. 하지만, 다양한 변형들 및 변화들이, 첨부된 청구항들에서 전개되는 바와 같은 보다 넓은 사상 및 범위로부터 벗어남이 없이 그것에 대해 이루어질 수도 있다는 것은 명백할 것이다. 명세서 및 도면들은 따라서 제한적인 의미로서보다는 예시적인 의미로서 간주되어야 한다.

Claims (22)

1. 테스트용 트랜지스터로서, 상기 트랜지스터는 게이트-대-소스 전압 (Vgs) 및 드레인-대-소스 전압 (Vds) 을 갖는, 상기 테스트용 트랜지스터;
   상기 트랜지스터의 드레인에 연결된 센서 회로; 및
   상기 트랜지스터 및 상기 센서 회로에 부착된 상보형 제어 회로로서, 상기 센서 회로는 상기 트랜지스터의 스트레스 테스트 동안 전력 공급이 차단되고 상기 테스트용 트랜지스터의 상기 드레인-대-소스 전압은 상기 스트레스 테스트 동안 제로이도록 하고, 상기 센서 회로는 상기 스트레스 테스트의 평가 동안 상기 트랜지스터를 통해 전력이 공급되도록 하는, 상기 상보형 제어 회로를 포함하고,
   상기 상보형 제어 회로는 상기 센서 회로에 병렬로 커플링된 한 쌍의 트랜지스터들을 포함하고, 상기 한 쌍의 트랜지스터의 제 1 트랜지스터는 상기 스트레스 테스트 동안 상기 센서 회로에 걸친 전압을 제로로 설정하고, 상기 한 쌍의 트랜지스터의 제 2 트랜지스터는 상기 스트레스 테스트의 평가 동안 접지를 제공하는, 회로.
2. 제 1 항에 있어서,
   상기 센서 회로는 링 오실레이터인, 회로.
3. 제 2 항에 있어서,
   상기 링 오실레이터의 주파수 출력은 상기 트랜지스터의 임계 전압 및 포화 전류를 반영하는, 회로.
4. 제 1 항에 있어서,
   상기 센서 회로는 상기 트랜지스터의 상기 드레인에 커플링되는, 회로.
5. 제 1 항에 있어서,
   테스트 신호가 상기 트랜지스터의 게이트에 커플링되는, 회로.
6. 삭제
7. 제 1 항에 있어서,
   상기 테스트의 스트레스 페이즈는 상기 게이트-대-소스 전압 (Vgs) 을 정규 동작보다 더 높은 전압에서 "온" 상태로 설정하는 것을 포함하는, 회로.
8. 제 1 항에 있어서,
   상기 테스트의 평가 페이즈는 상기 게이트-대-소스 전압 (Vgs) 을 정규 동작과 연관된 전압에서 "온" 상태로 설정하는 것을 포함하는, 회로.
9. 트랜지스터의 게이트에 스트레스 전압 (Vg) 을 인가하고 상기 트랜지스터의 드레인에 전압 (Vdd) 을 인가함으로써 트랜지스터의 스트레스 테스트를 수행하는 단계;
   제 1 트랜지스터를 이용하여 상기 스트레스 테스트 동안 센서 회로에 걸친 전압을 제로로 설정함으로써 그리고 상기 스트레스 테스트의 평가 동안 제 2 트랜지스터를 통해 접지를 제공함으로써 상기 트랜지스터의 스트레스 테스트 동안 상기 트랜지스터의 드레인에 커플링된 상기 센서 회로에 대한 전력 공급을 차단하는 단계; 및
   상기 스트레스 테스트의 해제 즉시 상기 센서 회로의 출력을 측정함으로써 상기 트랜지스터를 평가하는 단계로서, 상기 센서 회로의 상기 출력은 상기 스트레스 테스트로 인한 상기 트랜지스터의 열화를 측정하는, 상기 트랜지스터를 평가하는 단계를 포함하는, 방법.
10. 제 9 항에 있어서,
    상기 센서 회로는 링 오실레이터인, 방법.
11. 제 10 항에 있어서,
    상기 링 오실레이터의 주파수는 상기 트랜지스터의 임계 전압 및 포화 전류를 나타내는, 방법.
12. 삭제
13. 삭제
14. 제 9 항에 있어서,
    상기 테스트의 스트레스 페이즈는 상기 트랜지스터의 게이트-대-소스 전압 (Vgs) 을 정규 동작보다 더 높은 전압에서 "온" 상태로 설정하는 것을 포함하는, 방법.
15. 제 9 항에 있어서,
    상기 평가는 게이트-대-소스 전압 (Vgs) 을 정규 동작과 연관된 전압에서 "온" 상태로 설정하는 것을 포함하는, 방법.
16. 제 9 항에 있어서,
    상기 트랜지스터를 평가하는 단계 이후에,
    상기 센서 회로의 상기 출력에 기초하여 상기 트랜지스터에 대한 특성화 정보를 계산하는 단계; 및
    상기 트랜지스터에 대한 상기 특성화 정보를 회로 설계에 사용되는 라이브러리에 추가하는 단계를 더 포함하는, 방법.
17. 게이트-대-소스 전압 (Vgs) 및 드레인-대-소스 전압 (Vds) 을 갖는, 테스트용 P-타입 트랜지스터;
    상기 트랜지스터의 드레인에 커플링된 링 오실레이터;
    상기 트랜지스터 및 센서 회로에 부착된 상보형 제어 회로로서, 상기 상보형 제어 회로는, 상기 트랜지스터의 스트레스 테스트 동안 상기 링 오실레이터에 대한 전력 공급을 차단하고, 상기 트랜지스터의 상기 Vds 를 설정하며, 상기 Vds 는 상기 스트레스 테스트 동안 제로이고, 상기 상보형 제어 회로는 상기 링 오실레이터에 병렬로 커플링된 한 쌍의 트랜지스터들을 포함하고, 상기 한 쌍의 트랜지스터의 제 1 트랜지스터는 상기 스트레스 테스트 동안 상기 링 오실레이터에 걸친 전압을 제로로 설정하고, 상기 한 쌍의 트랜지스터의 제 2 트랜지스터는 상기 스트레스 테스트의 평가 동안 접지를 제공하는, 상기 상보형 제어 회로; 및
    상기 트랜지스터의 임계 전압 및 포화 전류를 결정하기 위해 상기 링 오실레이터의 주파수 출력을 측정하기 위한 테스터를 포함하는, 회로.
18. 제 17 항에 있어서,
    상기 P-타입 트랜지스터는 상기 스트레스 테스트 전에 처음으로 평가되는, 회로.
19. 제 18 항에 있어서,
    상기 스트레스 테스트 전의 처음 평가와 상기 스트레스 후의 평가 사이의 상기 링 오실레이터의 상기 주파수 출력에서의 변화는 상기 트랜지스터의 열화의 레벨을 결정하는, 회로.
20. 제 1 항에 있어서,
    복수의 스트레스 테스트들이 상기 테스트용 트랜지스터에 적용되고, 상기 상보형 제어 회로는 추가로 스트레스 후 결과를 기록하는, 회로.
21. 제 1 항에 있어서,
    상기 회로는 상기 센서 회로의 출력에 기초하여 상기 트랜지스터에 대한 특성화 정보를 저장하는 라이브러리를 더 포함하고, 상기 라이브러리는 회로 설계에 이용되는, 회로.
22. 제 16 항에 있어서,
    상기 특성화 정보는 복수의 스트레스 테스트들 이후에 계산되는, 방법.

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