TW201511475A - 延遲鎖定迴路及偏壓方法 - Google Patents

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Abstract

本文提供偏壓差動延遲元件之偏壓電路。此電路為由CMOS輸出級構成之無回授電路，具有P型電晶體及N型電晶體，以及在P型電晶體及N型電晶體之間的二極體連接式電晶體，輸出級接收控制電壓作為輸入，並且在P型電晶體及二極體連接式電晶體之間產生Vnbias。此電路比利用回授與運算放大器之傳統偏壓電路更簡單。

Description

延遲鎖定迴路及偏壓方法
本發明有關於差動緩衝級的偏壓電路。
第1圖顯示傳統延遲鎖定迴路(DLL)的方塊圖。由差動延遲元件12、14…16所構成的壓控延遲線接受輸入時脈信號refclk 10並以基於其之偏壓電壓26及28的精確量來延遲時脈信號。當DLL鎖定至參考時脈時，各延遲元件的延遲為Tclk/n，其中Tclk為時脈週期並且有n個差動延遲元件12、14…16。該延遲線產生延遲時脈dclk 18。電路回授部分會比較延遲的時脈dclk 18與參考時脈refclk 10並產生及調整偏壓電壓Vnbias 26及Vpbias 28，致使延遲為輸入時脈的一時脈週期。欲達成此，電路回授部分具有相位偵測器20，其比較refclk 10的相位與dclk 18的相位。若兩相位相同，則偏壓電壓應維持原狀。若兩者相位不同，則偏壓電壓應增加或減少以相應地加速或放慢延遲線。相位偵測器20產生數位向上或向下脈衝，該脈衝的時間長度與偵測到的相位差成正比。充電泵22利用 向上與向下脈衝來調整控制電壓Vctrl 23，其典型儲存於迴路過濾器電容器上。偏壓電路24利用Vctrl來設定偏壓電壓26及28。
第2圖顯示差動延遲元件的一特定範例。可用類比偏壓電壓來控制對於經過延遲元件的數位波形所產生的延遲量。類比偏壓電壓改變延遲元件改變邏輯狀態的跳變點(trip point)。延遲元件使用差動結構以增加雜訊排斥。輸入裝置M2 42及M3 44為差動對，其將輸出電流導向兩條分支。電晶體M1 40上的類比電壓Vnbias藉由控制經過各分支的總電流來幫助決定通過延遲元件的延遲。裝置M4 48、M5 50、M6 52及M7 54構成兩個對稱的負載元件49及51，其用來提供線性電阻負載。僅詳述負載元件49。對稱負載49係由平行連接的兩個PMOS裝置48及50所構成。一裝置M5 50之閘極繫於Vpbias，而另一裝置M4 48為二極體式連接。Vpbias亦藉由決定信號擺盪而有助於控制延遲。
為了使差動延遲級能恰當地操作，必須設定偏壓電壓Vnbias及Vpbias。這些電壓係從第1圖之另一電壓Vctrl 23衍生而來。第3圖顯示用於從Vctrl產生偏壓電壓Vnbias及Vpbias之傳統回授電路的一範例。Vctrl 23係連接至運算放大器102。運算放大器102的輸出係連接至電晶體104的閘極以及電晶體114的閘極。一對稱負載108經由另一電晶體106連接至電晶體104。對稱負載108包括第一電晶體110，其之閘極連接至運算放大器102的反向輸入，以 及類似連接之第二電晶體112。電晶體114、116、111及113以與電晶體104、106、110及112相同的方式連接並操作為輸出的緩衝器。偏壓電壓由Vpbias 28及Vnbias 26所表示。
第3圖之回授電路產生具有第4圖中顯示的DC行為之偏壓電壓。第4圖顯示Vctrl之第一曲線120、Vpbias的第二曲線122及Vnbias的第三曲線124。
不利地，第3圖的電路包括明顯的複雜性，尤其包括運算放大器102，其本身包括未詳示之許多電晶體。
根據一廣泛態樣，本發明提供一種偏壓電路，包含：接收控制電壓23的輸入，以及輸出Vnbias電壓的Vnbias輸出26，包含：無回授電路200、202及204，其從該控制電壓產生該Vnbias電壓，使得在第一控制電壓範圍內該Vnbias電壓接近一VDD、在跟隨該第一控制電壓範圍之第二控制電壓範圍內迅速下降以及在跟隨該第二控制電壓範圍之第三控制電壓範圍內以實質上線性方式較緩慢的下降。
在一些實施例中，該無回授電路包含：當該控制電壓為低時將該Vnbias電壓上拉之上拉網路200、當該控制電壓為高時將該Vnbias電壓下拉之下拉網路204以及阻礙該下拉網路下拉該Vnbias之可變電阻元件202。
在一些實施例中，該第一電壓範圍從約0.0V至約 0.2V、該第二電壓範圍從約0.2V至約0.4V以及該第三電壓範圍係約0.4V以上的範圍。
在一些實施例中，該些電壓範圍的每一個為0及VDD之間的各自範圍。
在一些實施例中，該無回授電路包含：CMOS輸出級，具有P型電晶體150及N型電晶體152，以及在該P型電晶體及該N型電晶體之間的二極體連接式電晶體154，該輸出級接收該控制電壓作為輸入，並且在該P型電晶體及該二極體連接式電晶體之間產生該Vnbias。
在一些實施例中，偏壓電路進一步包含：輸出Vpbias電壓的Vpbias輸出28以及該輸入及該Vpbias輸出之間的直接連結。
在一些實施例中，一種延遲鎖定迴路包含：包含複數個差動延遲元件12、14及16的延遲線、偏壓電路連接以提供該Vpbias電壓及該Vnbias電壓作為偏壓輸入給該些差動延遲元件。
根據另一廣泛態樣，本發明提供一種偏壓方法，包含：接收控制電壓以及輸出Vnbias電壓、以無回授方式從該控制電壓產生該Vnbias電壓，使得在第一控制電壓範圍內該Vnbias電壓接近一VDD、在跟隨該第一控制電壓範圍之第二控制電壓範圍內迅速下降以及在跟隨該第二控制電壓範圍之第三控制電壓範圍內以實質上線性方式較緩慢的下降。
在一些實施例中，該第一電壓範圍從約0.0V至約 0.2V、該第二電壓範圍從約0.2V至約0.4V以及該第三電壓範圍係約0.4V以上的範圍。
在一些實施例中，該些電壓範圍的每一個為0及VDD之間的各自範圍。
在一些實施例中，該方法進一步包含輸出追隨該控制電壓的Vpbias電壓。
此技藝中具通常知識者在閱讀本發明之特定實施例的下列說明並連同附圖可更清楚本發明之其他態樣及特徵。
10‧‧‧輸入時脈信號
12、14…16‧‧‧差動延遲元件
18‧‧‧延遲時脈
20‧‧‧相位偵測器
22‧‧‧充電泵
23‧‧‧控制電壓
26、28‧‧‧偏壓電壓
40‧‧‧電晶體
42、44‧‧‧輸入裝置
48、50、52、54‧‧‧裝置
49、51‧‧‧負載元件
102‧‧‧運算放大器
104、114、106、110、112‧‧‧電晶體
108‧‧‧對稱負載
120‧‧‧第一曲線
122‧‧‧第二曲線
124‧‧‧第三曲線
150、152、154‧‧‧電晶體
160、162‧‧‧曲線
200‧‧‧上拉網路
202‧‧‧可變電阻元件
204‧‧‧下拉網路
參照附圖僅以舉例方式說明本發明之實施例，圖中：第1圖為延遲鎖定迴路的方塊圖；第2圖為延遲元件之一範例的示意圖；第3圖為偏壓電路之一範例的示意圖；第4圖為顯示第3圖的偏壓電路產生之各種電壓的圖；第5圖為本發明之一實施例提供的偏壓電路之示意圖；第6圖為顯示第5圖的偏壓電路產生之各種電壓的圖；以及第7圖為本發明之一實施例提供的偏壓電路之另一範例的示意圖。
第5圖為本發明之一實施例所提供的偏壓電路之示意圖。第5圖的偏壓電路會以其應用於提供偏壓電壓給第2圖之延遲元件的背景來加以說明。然而，應了解到偏壓電路可有提供偏壓電壓給其他延遲元件設計的應用。此電路亦接受輸入Vctrl 23並產生偏壓電壓Vpbias 28及Vnbias 26。該電路直接連接輸入電壓Vctrl 23至Vpbias 28。Vctrl 23亦連接至電晶體P1 150的閘極與電晶體S1 152的閘極。電晶體P1 150經由二極體式連接的電晶體M1 154連接至電晶體S1 152。電晶體P1 150亦連接至一供應電壓VDD。於電晶體M1的汲極取得Vnbias 26。電晶體S1可以比M1更大的尺寸實施以適應M1產生的電流。
此電路的用意在於模仿第3圖之偏壓電路的DC行為。參照第4圖，當Vctrl介於0.3V及0.9V之間時，可觀察到Vctrl及Vpbias大約相等。參照回第5圖，藉由Vctrl 23及Vpbias 28之間的直接連結來再生此行為。針對Vctrl的其他值，電路的操作會導致與第4圖不同的行為。第5圖之剩餘的電路係用來產生Vnbias，其模仿第3圖的電路之顯示於第4圖中的Vnbias之行為。第5圖之電路的行為顯示於第6圖中。其中曲線160為Vctrl=Vpbias，以及162為Vnbias。
注意到亦想像得到僅產生Vpbias 28的偏壓電路。控制電壓Vctrl 23可例如直接連接至差動延遲元件的Vpbias輸入，或可以某些其他方式產生Vpbias輸入。
操作上，當Vctrl上升時，電晶體S1，其係因其開關 特性而被選上，開始啟通，並且電晶體P1 150開始關閉。這會使電壓Vnbias下拉。當電晶體S1 152完全啟通時，電晶體P1 150完全關閉並且Vnbias會因而非常接近零電壓(或Vss)。從0.2伏到0.4伏之間，電晶體S1從完全關閉轉變成完全啟通。在此時期內，電晶體P1 150及開關S1 152同時試著將Vnbias拉往不同方向，但超過此範圍，S1凌駕P1。此結果為，再次參照第6圖，Vnbias於0.2伏到0.4伏之間迅速下降，並在0.4伏到1.0伏之間平緩至較中等的下降率。
可見到第6圖中Vnbias的曲線162與第4圖中之Vnbias 124的曲線非常類似。此外，第6圖中的Vpbias的曲線與第4圖中之Vpbias的曲線122在0.3伏到0.9伏的範圍內相同。
偏壓電壓Vpbias及Vnbias一起界定在差動延遲元件之輸出的電壓擺盪。於0.2伏到0.3伏之間的Vpbias中的不正確會使電壓擺盪較低一些，並且擺盪不對稱。假設為低於0.3伏之電路操作並不關鍵。設定Vpbias會設定擺盪。
更一般而言，偏壓電路包括互補MOS輸出級(P1 150及S1 152)及串聯在兩互補電晶體之間的二極體式連接的電晶體154。然而，電晶體154明顯地使操作與標準的CMOS輸出級非常不同，其當控制或輸入電壓改變時會在輸出電壓的高與低狀態之間有非常陡的轉變。
仍一般而言，提供無回授電路，其從控制電壓產生Vnbias電壓，使得在第一控制電壓範圍內Vnbias電壓接近供 應電壓VDD、在跟隨第一控制電壓範圍之第二控制電壓範圍內迅速下降以及在跟隨第二控制電壓範圍之第三控制電壓範圍內以實質上線性方式較緩慢的下降。在一些實施例中，VDD約為1V，並且第一電壓範圍從約0V至約0.2V、第二電壓範圍從約0.2V至約0.4V以及第三電壓範圍為約0.4V以上。這些範圍取決於程序及設計。在一些實施例中，這些範圍為VDD的函數，例如0至0.2VDD、0.2 VDD至0.4VDD以及0.4VDD以上。另一特定範例為0至0.3VDD、0.3 VDD至0.5VDD以及0.5VDD以上。
茲參照第7圖，顯示本發明之一實施例所提供的另一偏壓網路的示意圖。此電路同樣接收Vctrl 23並產生Vnbias輸出26。輸入23聯皆至上拉網路200與下拉網路204。有一可變電阻元件202用來阻礙下拉網路下拉Vnbias26。可見到第5圖的電路為第7圖實施例的一特定範例。詳言之，針對第5圖的實施例，上拉網路200為P電晶體150、下拉網路204為電晶體S1 152以及可變電阻元件202為二極體式連接的電晶體M1 154。然而，應了解到可使用其他的元件。
在上述實施例中，為了方便說明，裝置元件與電路如圖中所示般連接。在本發明對於半導體IC與DRAM裝置的實際應用中，元件及電路等等可直接互相連接。同樣地，元件及電路等等可間接經由其他元件及電路等等互相連接，視半導體IC與DRAM裝置操作而定。因此，半導體IC與DRAM裝置的真實組態中，電路元件及裝置互相 耦合(直接或間接連接)。
本發明之上述的實施例僅意圖作為範例。熟悉該項技藝者可對特定實施例作出修改、變更及變異而不悖離本發明之範疇，其僅由所附之申請專利範圍加以界定。
23‧‧‧控制電壓
26‧‧‧偏壓電壓
28‧‧‧偏壓電壓
150‧‧‧電晶體
152‧‧‧電晶體
154‧‧‧電晶體

Claims (11)

  1. 一種延遲鎖定迴路，包含：包含複數個具有負輸入及正輸入之差動延遲元件的延遲線；偏壓電路，包含：組態成接收控制電壓的輸入，組態成輸出負電壓的負輸出以供輸入至該些差動延遲元件之該些負輸入，以及組態成輸出正電壓的正輸出以供輸入至該些差動延遲元件之該些正輸入；介於該輸入與該正輸出之間的直接連接，使得該正輸出追隨該控制電壓；電路，組態成從該控制電壓產生該負電壓，該電路包含：當該控制電壓為低時將該負電壓上拉之上拉網路；當該控制電壓為高時將該負電壓下拉之下拉網路。
  2. 如申請專利範圍第1項之延遲鎖定迴路，進一步包含組態成阻礙該下拉網路下拉該負電壓之可變電阻元件，其中該上拉網路包含具有連接以接收該控制電壓之P型電晶體；其中該下拉網路包含具有連接以接收該控制電壓之n型電晶體。
  3. 如申請專利範圍第1項之延遲鎖定迴路，其中 各差動延遲元件包含：接收差動輸入之電晶體的輸入差動對，該輸入差動對之源極係連接至另一電晶體之汲極，該負電壓係連接至該另一電晶體之閘極；第一對稱負載元件及第二對稱負載元件，該第一及第二對稱負載元件係連接至電晶體之該輸入差動對，且亦連接以接收該正電壓。
  4. 如申請專利範圍第2項之延遲鎖定迴路，其中電晶體之該輸入差動對包含：第一n型電晶體，其具有一連接以承接該差動輸入之第一端的閘極、一連接至該另一電晶體之汲極的源極、及一連接至該第一對稱負載元件之汲極；第二n型電晶體，其具有一連接以承接該差動輸入之第二端的閘極、一連接至該另一電晶體之該汲極的源極、及一連接至該第二對稱負載元件之汲極。
  5. 如申請專利範圍第3項之延遲鎖定迴路，其中該另一電晶體具有連接至第一供應之源極。
  6. 如申請專利範圍第2項之延遲鎖定迴路，其中：該第一對稱負載元件包含：連接以形成電晶體之差動對的第一p型電晶體及第二p型電晶體；該第一p型電晶體具有源極、閘極、和汲極，該第二p型電晶體具有源極、閘極、和汲極，該第一和第二p型電晶體之該些汲極係連接在一起並連接至該第一p型電晶 體之該閘極；該第一和第二p型電晶體之該些源極係連接在一起並連接至第二供應電壓；以及該第二p型電晶體之該閘極係連接以接收該負電壓；其中該第二對稱負載元件包含：連接以形成電晶體之差動對的第一p型電晶體及第二p型電晶體；該第一p型電晶體具有源極、閘極、和汲極，該第二p型電晶體具有源極、閘極、和汲極，該第一和第二p型電晶體之該些汲極係連接在一起並連接至該第一p型電晶體之該閘極；該第一和第二p型電晶體之該些源極係連接在一起並連接至該第二供應電壓；以及該第二p型電晶體之該閘極係連接以接收該負電壓。
  7. 如申請專利範圍第1項之延遲鎖定迴路，其中該可變電阻包含介於該p型電晶體與該n型電晶體之間的二極體連接電晶體，該負電壓被輸出於該p型電晶體之汲極上。
  8. 如申請專利範圍第1項之延遲鎖定迴路，包含：參考時脈，其係輸入至該些差動延遲元件之第一者，該些差動延遲元件之最後者係輸出延遲時脈；相位偵測器，其被連接以接收輸入的時脈及該延遲時脈並產生至少一控制信號為所偵測之相位的函數；充電泵，其被連接以接收該至少一控制信號且被連接以將該控制電壓輸出至該偏壓電路。
  9. 一種延遲鎖定迴路，包含：包含複數個具有負輸入及正輸入之差動延遲元件的延遲線；偏壓電路，包含：組態成接收控制電壓的輸入，用以輸出負電壓的負輸出以供輸入至該些差動延遲元件之該些負輸入，以及組態成輸出正電壓的正電壓輸出以供輸入至該些差動延遲元件之該些正電壓輸入；介於該輸入與該正電壓輸出之間的直接連接，使得該正電壓輸出追隨該控制電壓；電路，其係從該控制電壓產生該負電壓，該電路包含：當該控制電壓為低時將該負電壓上拉之上拉網路；當該控制電壓為高時將該負電壓下拉之下拉網路；及組態成阻礙該下拉網路下拉該負電壓之可變電阻元件，其中從該控制電壓產生該負電壓之該電路係使得在第一控制電壓範圍內該負電壓接近供應電壓VDD、在跟隨該第一控制電壓範圍之第二控制電壓範圍內迅速下降、以及在跟隨該第二控制電壓範圍之第三控制電壓範圍內以實質上線性方式較緩慢的下降。
  10. 如申請專利範圍第9項之延遲鎖定迴路，其中該第一電壓範圍從約0.0V至約0.2V、該第二電壓範圍從約 0.2V至約0.4V以及該第三電壓範圍係約0.4V以上的範圍。
  11. 如申請專利範圍第9項之延遲鎖定迴路，其中該些電壓範圍的每一個為0及VDD之間的各自範圍。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011193334A (ja) * 2010-03-16 2011-09-29 Elpida Memory Inc 内部クロック調整回路
US20130106504A1 (en) 2011-10-27 2013-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits with cascode transistor

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0738583B2 (ja) * 1985-01-26 1995-04-26 株式会社東芝 半導体集積回路
DE3709353A1 (de) * 1987-03-21 1988-09-29 Ruetgerswerke Ag Wasserfreie applikationsform niedermolekularer alkalihuminate
US5293082A (en) * 1988-06-21 1994-03-08 Western Digital Corporation Output driver for reducing transient noise in integrated circuits
US4959563A (en) * 1988-06-29 1990-09-25 Texas Instruments Incorporated Adjustable low noise output circuit
JPH0637626A (ja) * 1992-03-27 1994-02-10 Toshiba Corp バイアス電流供給回路
US5378943A (en) * 1993-04-20 1995-01-03 International Business Machines Corporation Low power interface circuit
JPH07297703A (ja) * 1994-04-26 1995-11-10 Mitsubishi Electric Corp 出力バッファ回路
US5999017A (en) * 1997-07-03 1999-12-07 Motorola, Inc. CMOS implemented output buffer circuit for providing ECL level signals
US5942940A (en) * 1997-07-21 1999-08-24 International Business Machines Corporation Low voltage CMOS differential amplifier
US5973524A (en) * 1998-03-25 1999-10-26 Silsym, Inc. Obtaining accurate on-chip time-constants and conductances
US6249164B1 (en) * 1998-09-25 2001-06-19 International Business Machines Corporation Delay circuit arrangement for use in a DAC/driver waveform generator with phase lock rise time control
US6621314B2 (en) * 2001-09-25 2003-09-16 Intel Corporation Delay locked loop
US6605997B1 (en) * 2002-02-08 2003-08-12 International Business Machines Corporation CMOS dual-stage differential receiver-amplifer
US7233201B2 (en) * 2004-08-31 2007-06-19 Micron Technology, Inc. Single-ended pseudo-differential output driver
US20060176096A1 (en) * 2005-02-10 2006-08-10 International Business Machines Corporation Power supply insensitive delay element
US7279949B2 (en) * 2005-02-11 2007-10-09 International Business Machines Corporation Programmable delay element
US7816975B2 (en) * 2005-09-20 2010-10-19 Hewlett-Packard Development Company, L.P. Circuit and method for bias voltage generation

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