JP2010063021A

JP2010063021A - 集積回路

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Publication number: JP2010063021A
Application number: JP2008228879A
Authority: JP
Inventors: Susumu Ueda; 進上田
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2008-09-05
Filing date: 2008-09-05
Publication date: 2010-03-18

Abstract

【課題】ＣＲ発振回路を構成するコンデンサの充放電切換りタイミングと、論理回路を構成するＣＭＯＳインバータに貫通電流が流れるタイミングとをずらすことで、周波数が安定した発振信号を発生する集積回路を提供する。
【解決手段】複数のＣＭＯＳ素子によって構成された論理回路と、論理回路に、容量素子と抵抗素子の時定数に依存する周波数の発振信号を出力するＣＲ発振回路と、論理回路に入力される発振信号を遅延する遅延回路と、を備え、ＣＲ発振回路と電源とを接続する電源配線が、論理回路と電源とを接続する電源配線と接続されている。
【選択図】図１

Description

本発明は、ＣＲ発振回路を有する集積回路に関するものである。

従来、例えば特許文献１に示されるように、電源電圧の変動による、発振信号の周波数の変化が抑制されたＣＲ発振回路が提案されている。特許文献１に示されるＣＲ発振回路は、電圧レベルがアナログ的に変化する第１ノードの電位が一定の閾値電圧を超えると反転信号を出力する第１インバータと、当該第１インバータの出力を、２つの閾値電圧と比較し、その比較結果に応じた反転信号を第２ノードへ出力するシュミットトリガ回路（シュミットインバータ）と、第２ノードの電位が一定の閾値電圧を超えると反転信号を出力端子に出力する第２インバータと、第１ノードと第２ノード間に接続されたコンデンサと、第１ノードと出力端子間に接続された抵抗と、を有している。

このように、特許文献１に示されるＣＲ発振回路では、電圧レベルがコンデンサの充放電によってアナログ的に変化する１段目のゲートに、閾値電圧にヒステリシスを持たない通常の第１インバータを配置し、２段目のゲートに、閾値電圧にヒステリシスを有するシュミットインバータを配置している。したがって、第１インバータに入力される入力信号にノイズが畳重され、当該ノイズが第１インバータによって増幅されてシュミットインバータに入力されたとしても、ノイズがシュミットインバータの閾値電圧に達しない限り、ノイズを遮断することができるようになっている。
特開平６―３３８７２１号公報

ところで、特許文献１に示されるＣＲ発振回路の場合、シュミットインバータによってノイズを遮断しているので、下記に示す貫通電流に起因する電源電圧の変動を抑制することができず、発振信号の周波数が不安定となる虞がある。

例えば、ＣＲ発振回路の出力端子に、複数のＣＭＯＳインバータによって構成された論理回路の入力端子が接続され、当該ＣＭＯＳインバータを構成するＰチャネル型ＭＯＳトランジスタがハイサイド側に配置され、Ｎチャンネル型ＭＯＳトランジスタがローサイド側に配置されているとする。この場合、論理回路に入力される発振信号（クロック信号）のＨレベルからＬレベルへの切換りタイミング（コンデンサの充放電切換りタイミング）において、Ｐチャネル型ＭＯＳトランジスタ、及びＮチャンネル型ＭＯＳトランジスタそれぞれの閾値電圧を越える電圧が印加され、Ｐチャネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタが同時にオン状態となり、ＣＭＯＳインバータに貫通電流が流れることがある。貫通電流がＣＭＯＳインバータに流れると、貫通電流と電源配線の抵抗によって電圧降下が生じ、ＣＲ発振回路に印加される電源電圧（印加電圧）が一時的に下降する。第１インバータも、ＣＭＯＳインバータによって構成されているとすると、第１インバータの閾値電圧は印加電圧に比例するので、上記した印加電圧の下降に伴って、第１インバータの閾値電圧も一時的に下降する。

上記したコンデンサの充放電切換りタイミングは、第１ノードの電圧レベルが、第１インバータの閾値電圧とほぼ等しくなるタイミングであり、第２ノードの極性が反転し始めるタイミングでもある。したがって、上記した充放電切換りタイミングで、閾値電圧が一時的に下降すると、再度、第１ノードの電圧レベルが閾値電圧よりも十分に高い若しくは低い状態が実現され、第２ノードの電圧レベルが元の電圧レベルに回復する。すると、第２ノードに一時的な電圧の上昇若しくは下降（チャタリング）が生じ、論理回路に入力されるクロック信号の周波数が不安定となる。例えば、上記した論理回路が、クロック信号の立ち上がり若しくは立ち下り時に、発振信号の周波数を分周する分周回路である場合、上記したチャタリングに分周回路が応答し、発振信号と同等の周波数を出力する虞がある。すなわち、分周回路としての機能を果たさない虞がある。

そこで、本発明は上記問題点に鑑み、ＣＲ発振回路を構成するコンデンサの充放電切換りタイミングと、論理回路を構成するＣＭＯＳインバータに貫通電流が流れるタイミングとをずらすことで、周波数が安定した発振信号を発生する集積回路を提供することを目的とする。

上記した目的を達成するために、請求項１に記載の発明は、複数のＣＭＯＳ素子によって構成された論理回路と、論理回路に、容量素子と抵抗素子の時定数に依存する周波数の発振信号を出力するＣＲ発振回路と、論理回路に入力される発振信号を遅延する遅延回路と、を備え、ＣＲ発振回路と電源とを接続する電源配線が、論理回路と電源とを接続する電源配線と接続されていることを特徴する。

このように本発明によれば、遅延回路を介して、ＣＲ発振回路の出力端子と論理回路の入力端子とが接続されているので、発振信号の切換りタイミングと、論理回路を構成するＣＭＯＳ素子に貫通電流が流れるタイミングと、をずらすことができる。すなわち、容量素子の充放電切換りタイミングと、ＣＲ発振回路に印加される電源電圧に変動が生じるタイミングと、を遅延回路によってずらすことができる。これにより、ＣＲ発振回路の出力信号にチャタリングが生じることを抑制することができる。

以上のようにして、上記した集積回路は、ＣＲ発振回路を構成する充放電切換りタイミングと、論理回路を構成するＣＭＯＳ素子に貫通電流が流れるタイミングとをずらすことで、周波数が安定した発振信号を発生する集積回路となっている。

請求項２に記載のように、遅延回路を、少なくとも１つのバッファによって構成すると、バッファ自身の容量及び抵抗によって、発振信号を遅延させることができる。

請求項３に記載のように、ＣＲ発振回路の電源配線に、電源の電圧変動に起因するノイズを除去する第１フィルタ回路が設けられた構成が好ましい。これによれば、電源の電圧変動による閾値電圧の変動を抑制することができる。

請求項４に記載のように、第１フィルタ回路としては、ＣＲ発振回路の電源配線とグランドとに接続された第１コンデンサと、ＣＲ発振回路の電源配線と論理回路の電源配線との接続点、及びＣＲ発振回路の電源配線における第１コンデンサとの接続点との間に設けられた第１抵抗と、を有する第１ローパスフィルタ回路を採用することができる。

請求項５に記載のように、ＣＲ発振回路の出力端子と前記遅延回路の入力端子との間に、高周波ノイズを除去する第２ローパスフィルタ回路が設けられた構成が好ましい。これによれば、発振信号に含まれる高周波ノイズを、第２フィルタによって除去することができる。なお、高周波ノイズとは、発振信号の周波数よりも高い周波数を有するノイズのことである。

請求項６に記載のように、第２ローパスフィルタ回路としては、ＣＲ発振回路の出力端子と遅延回路の入力端子とを接続する配線とグランドとに接続された第２コンデンサと、配線における第２コンデンサとの接続点、及びＣＲ発振回路の出力端子との間に設けられた第２抵抗と、を有する回路を採用することができる。また、請求項７に記載のように、第２ローパスフィルタ回路としては、ＣＲ発振回路の出力端子と遅延回路の入力端子とを接続する配線とグランドとに接続された第２コンデンサと、配線における第２コンデンサとの接続点、及びＣＲ発振回路の出力端子との間に設けられ、遅延回路の入力端子と電源、及びグランドのいずれかとの接続を制御するスイッチングと、を有する回路を採用することができる。

請求項８に記載のように、ＣＲ発振回路としては、所定の閾値電圧を超える入力信号が入力された場合に、入力信号の極性が反転された第１出力信号を出力する第１反転信号生成手段と、第１出力信号の極性が反転された第２出力信号を出力する第２反転信号生成手段と、第２出力信号の極性が反転された第３出力信号を出力する第３反転信号生成手段と、第１反転信号生成手段の入力端子と、第２反転信号生成手段の出力端子との間に接続された容量素子と、第１反転信号生成手段の入力端子と、第３反転信号生成手段の出力端子との間に接続された抵抗素子と、を有するものを採用することができる。

請求項９に記載のように、第１反転信号生成手段若しくは前記第２反転信号生成手段としては、ヒステリシス電圧を有するシュミットインバータを採用することができる。これによれば、ヒステリシス電圧よりも電圧レベルが低いノイズを除去することができる。

請求項１０に記載のように、シュミットインバータは、ヒステリシス電圧と電源の電圧との比が一定に調整されているのが好ましい。

発振信号の周波数は、ヒステリシス電圧と電源の電圧の比に依存する性質を有している。したがって、請求項９に記載の発明によれば、電源の電圧変動による、発振信号の周波数の変動を抑制することができる。

請求項１１に記載のように、ＣＲ発振回路としては、第３出力信号の極性が反転され、且つ波形整形された第４出力信号を出力する第４反転信号生成手段を備える構成が好ましい。

以下、本発明の実施形態を図に基づいて説明する。
（第１実施形態）
図１は、第１実施形態に係る集積回路の概略構成を示す回路図である。図２は、遅延回路の概略構成を示す回路図である。図３は、図１に示す集積回路から遅延回路を除いた場合における、理想的な発振信号を示す波形図である。図４は、図１に示す集積回路から遅延回路を除いた場合における、発振信号を示す波形図である。図５は、図４における、充放電の切換りタイミングでの、電源電圧、閾値電圧、及び発振信号の挙動を説明するための波形図である。図６は、図１に示す集積回路における、発振信号を示す波形図である。図７は、図６における、充放電の切換りタイミングでの、電源電圧、閾値電圧、及び発振信号の挙動を説明するための波形図である。なお、図５及び図７においては、煩雑を避けるため、クロック信号のうち、第４ノード２４及び第５ノード２５におけるクロック信号のみを示す。

図１に示すように、集積回路１００は、要部として、発振信号を出力するＣＲ発振回路１０と、発振信号を遅延する遅延回路３０と、発振信号を分周する分周回路４０と、を有している。ＣＲ発振回路１０の電源配線５１は、分周回路４０の電源配線５２に接続されて、それぞれ同一の電源５０と接続されており、電源電圧Ｖ_ＣＣによって、集積回路１００が駆動するようになっている。

ＣＲ発振回路１０は、入力信号が所定の閾値電圧Ｖ_ＴＨを越えると、入力信号の極性が反転された第１出力信号を出力する第１インバータ１１と、第１出力信号の極性が反転された第２出力信号を出力する第２インバータ１２と、第２出力信号の極性が反転された第３出力信号を出力する第３インバータ１３と、第１インバータ１１の入力端子と第２インバータ１２の出力端子との間に接続されたコンデンサ１４と、第１インバータ１１の入力端子と第３インバータの出力端子との間に接続された抵抗１５と、を有している。本実施形態に係るＣＲ発振回路１０は、第３出力信号の極性が反転され、波形整形された第４出力信号を出力する第４インバータ１６をさらに有しており、第４インバータ１６の出力端子が、遅延回路３０の入力端子に接続されるようになっている。上記した第１〜第４インバータ１１〜１３，１６は、それぞれＣＭＯＳインバータによって構成されおり、電源配線５１を介して電源５０及び分周回路４０の電源配線５２と接続されている。なお、以下においては、便宜上、第１インバータ１１の入力端子をノード２０、第１インバータ１１の出力端子を第１ノード２１、第２インバータ１２の出力端子を第２ノード２２、第３インバータ１３の出力端子を第３ノード２３、第４インバータ１６の出力端子を第４ノード２４、及び後述する遅延回路３０の出力端子を第５ノード２５、と示す。

遅延回路３０は、ＣＲ発振回路１０から出力された発振信号を分周回路４０に入力される前で、遅延させるものである。本実施形態に係る遅延回路３０は、図２に示すように、複数のバッファ３１によって構成されており、当該バッファ３１の容量及び抵抗によって、発振信号が遅延されるようになっている。遅延回路３０の出力端子には、分周回路４０の入力端子が接続されており、第１〜第４ノード２１〜２４における発振信号よりも遅延した発振信号が、分周回路４０に入力されるようになっている。

分周回路４０は、特許請求の範囲に記載の論理回路の具体例である。本実施形態に係る分周回路４０は、複数のＣＭＯＳインバータによって構成され、自身に入力される発振信号（第５ノード２５における発振信号）の立ち上がり時（ＬレベルからＨレベルへの電圧レベルの変化時）に、当該クロック信号を分周する機能を有している。すなわち、分周回路４０は、クロック信号を半周期に分周する機能を有している。本実施形態では、上記したＣＭＯＳインバータを構成するＰチャネル型ＭＯＳトランジスタがハイサイド側に配置され、Ｎチャンネル型ＭＯＳトランジスタがローサイド側に配置されている。

次に、図１に示す集積回路１００から遅延回路３０を除いた場合における、発振信号を出力する原理を図３に基づいて説明する。ＣＲ発振回路１０に電源電圧Ｖ_ＣＣが印加され、例えば、ノード２０の電圧レベルが[１]（Ｈレベル）だとすると、第１ノード２１の電圧レベル、第２ノード２２の電圧レベル、第３ノード２３の電圧レベル、第４ノード２４の電圧レベル（第５ノード２５の電圧レベル）それぞれが、[０]（Ｌレベル）、[１]、[０]、[１]となる。すると、第３ノード２３の電圧レベルが[０]なので、抵抗１５を介してコンデンサ１４が徐々に放電され、ノード２０の電圧レベル[１]が徐々に下降する。ノード２０の電圧レベルが第１インバータ１１の閾値電圧Ｖ_ＴＨまで下降すると、第１インバータ１１の出力（第１ノード２１の電圧レベル）が反転し、第１ノード２１の電圧レベル、第２ノード２２の電圧レベル、第３ノード２３の電圧レベル、第４ノード２４の電圧レベル（第５ノード２５の電圧レベル）それぞれも、[１]、[０]、[１]、[０]と反転する。すると、第３ノード２３の電圧レベルが[１]なので、抵抗１５を介してコンデンサ１４が徐々に充電され、ノード２０の電圧レベル[０]が徐々に上昇する。ノード２０の電圧レベルが第１インバータ１１の閾値電圧Ｖ_ＴＨまで上昇すると、第１ノード２１の電圧レベルが反転し、第１ノード２１の電圧レベル、第２ノード２２の電圧レベル、第３ノード２３の電圧レベル、第４ノード２４の電圧レベル（第５ノード２５の電圧レベル）それぞれも、[０]、[１]、[０]、[１]と反転する。以降、これらの動作を繰り返して、ＨレベルとＬレベルが切換った発振信号（以下、発振信号を、クロック信号と示す）が、分周回路４０に入力される。

次に、図１に示す集積回路１００から遅延回路３０を除いた場合における、分周回路４０を構成するＣＭＯＳインバータに流れる貫通電流に起因するクロック信号の変動を、図４及び図５に基づいて説明する。なお、上記したように、各第１〜第４インバータ１１〜１３，１６は、ＣＭＯＳインバータによって構成されている。しかたがって、後述する理由により、クロック信号の切換りタイミング時に、第１〜第４インバータ１１〜１３，１６にも貫通電流が流れ、電源電圧Ｖ_ＣＣに変動が生じる虞がある。しかしながら、第１実施形態の作用効果を説明するためには、上記した第１〜第４インバータ１１〜１３，１６に流れる貫通電流の影響は不要なので、煩雑を避けるため、第１〜第４インバータ１１〜１３，１６に流れる貫通電流による影響を省略する。

図４及び図５に示すように、分周回路４０に入力されるクロック信号（第５ノード２５におけるクロック信号）のＨレベルからＬレベルへの切換りタイミング（コンデンサ１４の充電から放電への切換りタイミング）で、電源電圧Ｖ_ＣＣに一時的な下降が生じる。これは、クロック信号のＨレベルからＬレベルへの切換りタイミングにおいて、Ｐチャネル型ＭＯＳトランジスタ、及びＮチャンネル型ＭＯＳトランジスタそれぞれの閾値電圧を越える電圧が印加され、Ｐチャネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタが同時にオン状態となり、ＣＭＯＳインバータに貫通電流が流れるためである。貫通電流がＣＭＯＳインバータに流れると、貫通電流、及び電源配線５１，５２の分だけ電圧降下が生じ、ＣＲ発振回路１０に印加される電源電圧Ｖ_ＣＣが一時的に下降する。

また、図５に示すように、電源電圧Ｖ_ＣＣの一時的な下降に伴って、閾値電圧Ｖ_ＴＨも一時的に下降する。これは、第１インバータ１１の閾値電圧Ｖ_ＴＨ、すなわち、第１インバータ１１を構成するＣＭＯＳインバータの閾値電圧Ｖ_ＴＨは、電源電圧Ｖ_ＣＣに比例するためである。

また、図４に示すように、上記したコンデンサ１４の充電から放電への切換りタイミングで、第１〜第５ノード２１〜２５の電圧レベルが一時的に変動する。これは、コンデンサ１４の充電から放電への切換りタイミング（ノード２０の電圧レベルが閾値電圧Ｖ_ＴＨとほぼ等しくなるタイミング）において、閾値電圧Ｖ_ＴＨが一時的に下降するためである。図５に示すように、ノード２０の電圧レベルが閾値電圧Ｖ_ＴＨよりも十分に高い状態から徐々に減少して、閾値電圧Ｖ_ＴＨ程度まで減少すると、それに伴って、第４ノード２４及び第５ノード２５の電圧レベルもＨレベルからＬレベルに下降し始める。通常ならば、第４ノード２４及び第５ノード２５の電圧レベルはそのままＬレベルまで下降するが、このタイミングで、上記した閾値電圧Ｖ_ＴＨの一時的な下降が生じるために、ノード２０の電圧レベルが閾値電圧Ｖ_ＴＨよりも十分に高い状態が再現され、第４ノード２４及び第５ノード２５の電圧レベルが元の電圧レベルであるＨレベルに回復する（クロック信号が、一時的に立ち上がる）。すると、図５に示すように、第４ノード２４及び第５ノード２５に一時的な電圧レベルの下降（チャタリング）が生じる。

このように、クロック信号のＨレベルからＬレベルへの切換りタイミングにおいて、ＣＭＯＳインバータを一時的に流れる貫通電流により、クロック信号にチャタリングが生じ、クロック信号の周波数が不安定となってしまう。上記したチャタリングが分周回路４０に入力されると、図４に示すように、チャタリング（第５ノード２５におけるクロック信号の一時的な立ち上がり）に分周回路４０が応答し、半周期ではなく、１周期の周波数を分周回路４０が出力する、という不具合が生じる。すなわち、分周回路４０が、クロック信号の周波数を分周しない、という不具合が生じる。

次に、第１実施形態に係る集積回路１００の特徴点を説明する。上記したように、電源電圧Ｖ_ＣＣに一時的な下降が生じるタイミング（閾値電圧Ｖ_ＴＨに一時的な下降が生じるタイミング）と、ノード２０の電圧レベルが閾値電圧Ｖ_ＴＨとほぼ等しくなるタイミングとが同時なので、クロック信号にチャタリングが生じる。換言すれば、ＣＭＯＳインバータに貫通電流が流れるタイミング（第５ノード２５におけるクロック信号の切換りタイミング）と、コンデンサ１４の充電から放電への切換りタイミングと、が同時の場合、クロック信号にチャタリングが生じる。ところで、第１実施形態に係る集積回路１００では、遅延回路３０を介して、ＣＲ発振回路１０の出力端子と、分周回路４０の入力端子とが接続されている。したがって、遅延回路３０によって、分周回路４０に入力されるクロック信号（第５ノード２５におけるクロック信号）の切換りタイミングと、コンデンサ１４の充電から放電への切換りタイミングと、をずらすことができる。

図６及び図７に示すように、第１実施形態に係る集積回路１００においても、第５ノード２５におけるクロック信号の切換りタイミングで、分周回路４０を構成するＣＭＯＳインバータの貫通電流によって電源電圧Ｖ_ＣＣに下降が生じ、それと共に閾値電圧Ｖ_ＴＨにも下降が生じる。しかしながら、上記した第５ノード２５におけるクロック信号の切換りタイミングと、コンデンサ１４の充電から放電への切換りタイミングとが、遅延時間分だけずれるので、ノード２０における電圧レベルは、理想的にＨレベルからＬレベルに下降する。これにより、クロック信号にチャタリングが生じるのが抑制され、周波数が安定したクロック信号を出力することができる。

以上のようにして、上記した集積回路１００は、ＣＲ発振回路１０を構成するコンデンサ１４における充電から放電への切換りタイミングと、分周回路４０を構成するＣＭＯＳインバータに貫通電流が流れるタイミングとをずらす事で、周波数が安定したクロック信号を発生する集積回路となっている。

以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

例えば、図８に示すように、第１インバータ１１に、Ｈレベル側の閾値電圧Ｖ_ＴＵとＬレベル側の閾値電圧Ｖ_ＴＬを有し、ヒステリシス電圧ΔＶ（Ｖ_ＴＵ−Ｔ_ＴＬ）を有するシュミットインバータを採用しても良い。これにより、第１インバータ１１に入力される軽微なノイズ（第１インバータ１１のヒステリシス電圧ΔＶを超えない電圧を有するノイズ）を除去することができる。なお、第２インバータ１２に、上記したシュミットインバータを採用することもできる。

また、閾値電圧Ｖ_ＴＵ，Ｖ_ＴＬそれぞれと、電源５０の電源電圧Ｖ_ＣＣとの比（Ｖ_ＴＵ／Ｖ_ＣＣ及びＶ_ＴＬ／Ｖ_ＣＣ）が一定になるようにシュミットインバータを構成すると良い。クロック信号のパルス幅は、閾値電圧Ｖ_ＴＵ，Ｖ_ＴＬと電源電圧Ｖ_ＣＣとの比に依存する性質を有しており、電源電圧Ｖ_ＣＣが変動すると、閾値電圧Ｖ_ＴＵ，Ｖ_ＴＬと電源電圧Ｖ_ＣＣとの比が変動し、それに伴ってパルス幅も変動し、クロック信号の周波数が変動する虞がある。しかしながら、上記したように、閾値電圧Ｖ_ＴＵ，Ｖ_ＴＬそれぞれと、電源電圧Ｖ_ＣＣとの比が一定に調整されているので、電源電圧Ｖ_ＣＣの変動による、パルス幅の変動を抑制し、ひいては周波数の変動を抑制することができる。図８は、集積回路の変形例を示す回路図である。

また、図９に示すように、ＣＲ発振回路１０の電源配線５１とグランドとに接続された第１コンデンサ６１と、電源配線５１と分周回路４０の電源配線５２との接続点、及び電源配線５１における第１コンデンサ６１との接続点との間に設けられた第１抵抗６２と、を有するローパスフィルタ回路６０を設けても良い。これにより、電源配線５１，５２を介して第１〜第４インバータ１１〜１３，１６に入力される、分周回路４０を構成するＣＭＯＳインバータに流れる貫通電流に起因する電源電圧Ｖ_ＣＣの変動を抑制することができる。図９は、集積回路の変形例を示す回路図である。

また、図１０（ａ）に示すように、第４ノード２４と遅延回路３０の入力端子とを接続する配線２６とグランドとに接続された第２コンデンサ７１と、配線２６における第２コンデンサ７１との接続点、及び第４ノード２４との間に設けられた第２抵抗７２と、を有するローパスフィルタ回路７０を設けても良い。これにより、第４ノード２４におけるクロック信号に含まれる、クロック信号の周波数よりも高い周波数を有する高周波ノイズを除去することができる。また、図１０（ｂ）に示すように、配線２６とグランドとに接続された第３コンデンサ８１と、配線２６における第３コンデンサ８１との接続点、及び第４ノード２４との間に設けられ、遅延回路３０の入力端子と電源５０との接続、及び遅延回路３０の入力端子とグランドとの接続、を制御するスイッチング素子８２と、を有するフィルタ回路８０を設けても良い。これにより、図１０（ａ）に示すローパスフィルタ回路７０と同様の作用効果を得ることができる。上記したスイッチング素子８２としては、例えば、ハイサイドにＰチャネル型ＭＯＳトランジスタが配置され、ローサイド側にＮチャネル型ＭＯＳトランジスタが配置されたＣＭＯＳインバータを採用することができる。なお、スイッチング素子８２として、ＣＭＯＳインバータを採用する場合、当該スイッチング素子８２によって、クロック信号の極性が反転してしまうので、図１０（ｂ）に示すように、スイッチング素子８２の入力端子に、クロック信号の極性を反転するＮＯＴゲート８３が設けられる。これにより、フィルタ回路８０に入力されるクロック信号の極性と、フィルタ回路８０から出力されるクロック信号の極性とが一致する。なお、ＮＯＴゲート８３を、第５ノード２５に設けても良い。図１０は、集積回路の変形例を示す回路図である。

第１実施形態に係る集積回路の概略構成を示す回路図である。遅延回路の概略構成を示す回路図である。図１に示す集積回路から遅延回路を除いた場合における、理想的な発振信号を示す波形図である。図１に示す集積回路から遅延回路を除いた場合における、発振信号を示す波形図である。図４における、充放電の切換りタイミングでの、電源電圧、閾値電圧、及び発振信号の挙動を説明するための波形図である。図１に示す集積回路における、発振信号を示す波形図である。図６における、充放電の切換りタイミングでの、電源電圧、閾値電圧、及び発振信号の挙動を説明するための波形図である。集積回路の変形例を示す回路図である。集積回路の変形例を示す回路図である。集積回路の変形例を示す回路図である。

符号の説明

１０・・・ＣＲ発振回路
１１〜１３，１６・・・第１〜第４インバータ
２０・・・ノード
２１〜２５・・・第１〜第５ノード
３０・・・遅延回路
４０・・・分周回路
１００・・・集積回路

Claims

複数のＣＭＯＳ素子によって構成された論理回路と、前記論理回路に、容量素子と抵抗素子の時定数に依存する周波数の発振信号を出力するＣＲ発振回路と、前記論理回路に入力される前記発振信号を遅延する遅延回路と、を備え、
前記ＣＲ発振回路と電源とを接続する電源配線が、前記論理回路と前記電源とを接続する電源配線と接続されていることを特徴とする集積回路。
前記遅延回路は、少なくとも１つのバッファによって構成されていることを特徴とする請求項１に記載の集積回路。
前記ＣＲ発振回路の電源配線に、前記電源の電圧変動に起因するノイズを除去する第１フィルタ回路が設けられていることを特徴とする請求項１又は請求項２に記載の集積回路。
前記第１フィルタ回路は、前記ＣＲ発振回路の電源配線とグランドとに接続された第１コンデンサと、前記ＣＲ発振回路の電源配線と前記論理回路の電源配線との接続点、及び前記ＣＲ発振回路の電源配線における前記第１コンデンサとの接続点との間に設けられた第１抵抗と、を有する第１ローパスフィルタ回路であることを特徴とする請求項３に記載の集積回路。
前記ＣＲ発振回路の出力端子と前記遅延回路の入力端子との間に、高周波ノイズを除去する第２ローパスフィルタ回路が設けられていることを特徴とする請求項１〜４いずれか１項に記載の集積回路。
前記第２ローパスフィルタ回路は、前記ＣＲ発振回路の出力端子と前記遅延回路の入力端子とを接続する配線とグランドとに接続された第２コンデンサと、前記配線における前記第２コンデンサとの接続点、及び前記ＣＲ発振回路の出力端子との間に設けられた第２抵抗と、を有することを特徴とする請求項５に記載の集積回路。
前記第２ローパスフィルタ回路は、前記ＣＲ発振回路の出力端子と前記遅延回路の入力端子とを接続する配線とグランドとに接続された第２コンデンサと、前記配線における前記第２コンデンサとの接続点、及び前記ＣＲ発振回路の出力端子との間に設けられ、前記遅延回路の入力端子と前記電源、及び前記グランドのいずれかとの接続を制御するスイッチングと、を有することを特徴とする請求項５に記載の集積回路。
前記ＣＲ発振回路は、所定の閾値電圧を超える入力信号が入力された場合に、前記入力信号の極性が反転された第１出力信号を出力する第１反転信号生成手段と、
前記第１出力信号の極性が反転された第２出力信号を出力する第２反転信号生成手段と、
前記第２出力信号の極性が反転された第３出力信号を出力する第３反転信号生成手段と、
前記第１反転信号生成手段の入力端子と、前記第２反転信号生成手段の出力端子との間に接続された前記容量素子と、
前記第１反転信号生成手段の入力端子と、前記第３反転信号生成手段の出力端子との間に接続された前記抵抗素子と、を有することを特徴とする請求項１〜７いずれか１項に記載の集積回路。
前記第１反転信号生成手段若しくは前記第２反転信号生成手段は、ヒステリシス電圧を有するシュミットインバータであることを特徴とする請求項８に記載の集積回路。
前記シュミットインバータは、前記ヒステリシス電圧と前記電源の電圧との比が一定に調整されていることを特徴とする請求項９に記載の集積回路。
前記ＣＲ発振回路は、前記第３出力信号の極性が反転され、且つ波形整形された第４出力信号を出力する第４反転信号生成手段を備えることを特徴とする請求項８〜１０いずれか１項に記載の集積回路。