TW201501467A - 半導體開關 - Google Patents

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Abstract

本發明揭露一種半導體開關，包含一開關單元，該開關單元包含：一電晶體，具有一汲極、一閘極以及一源極；一汲極偏壓電阻，耦接該汲極；一汲極偏壓選擇電路，用來於該電晶體導通時耦接該汲極偏壓電阻與一第一汲極偏壓，並用來於該電晶體不導通時耦接該汲極偏壓電阻與一第二汲極偏壓；一閘極偏壓電阻，耦接該閘極；一閘極偏壓選擇電路，用來於該電晶體導通時耦接該閘極偏壓電阻與一第一閘極偏壓，並用來於該電晶體不導通時耦接該閘極偏壓電阻與一第二閘極偏壓；一源極偏壓電阻，耦接該源極；以及一源極偏壓選擇電路，用來於該電晶體導通時耦接該源極偏壓電阻與一第一源極偏壓，並用來於該電晶體不導通時耦接該源極偏壓電阻與一第二源極偏壓，其中該第一與第二汲極偏壓不同，該第一與第二閘極偏壓不同，該第一與第二源極偏壓不同。

Description

半導體開關
本發明是關於一種開關，尤其是關於一種半導體開關。
半導體元件作為開關使用已是常見的技術，其中一種使用方式是將半導體元件作為一傳/收開關（Transmitter/ReceiverSwitch, T/R Switch）。傳統的半導體傳/收開關10如圖1所示，包含一NMOS電晶體110，該電晶體110包含一閘極汲極間寄生電容Cgd 與一閘極源極間寄生電容Cgs ，當該電晶體110不導通時（亦即該傳/收開關10處於一關閉狀態時），該電晶體110之汲極經由一偏壓電阻120耦接至一直流工作電壓VDD ，並接收一交流電壓訊號VAC ，該電晶體110之閘極與源極則耦接至地，此時為避免該電晶體110之損壞或誤動作，於該交流電壓訊號VAC 之正半週期中，該電晶體110之汲極至閘極電壓VDG(total) 以及汲極至源極電壓VDS(total) 應小於該電晶體110之崩潰電壓VBV ，而於該交流電壓訊號VAC 之負半週期中，該電晶體110之閘極至汲極電壓VGD(total) 應小於該電晶體110之導通電壓Vth ，根據前述偏壓條件，上述電壓關係可以用下列式子來表示：  VDG(total) = (VDD + VAC ) - 0 < VBV （式一）  VDS(total) = (VDD + VAC ) - 0 < VBV （式二）  VGD(total) = 0 - (VDD + (-VAC )) < Vth （式三）由式一及式三（或式二及式三），吾人可推導得知該電晶體110能夠承受的最大交流電壓訊號VAC 為(VBV + Vth )/2，此時汲極至閘極的直流電壓差VDG(dc) 為(VBV - Vth )/2。
上述的電晶體偏壓結構與方式至少會有下列問題：當該電晶體110不導通且該電晶體110的崩潰電壓VBV 不夠大時，例如該崩潰電壓為二倍VDD （其也有可能更小），若該交流電壓訊號VAC 之最大值不小於前述直流工作電壓VDD ，該電晶體110之汲極電壓的最大值至少即為該直流工作電壓VDD 加上該交流電壓訊號VAC 之電壓的最大值，亦即至少為二倍VDD ，此時由於該電晶體110之閘極接地，該電晶體110之汲極至閘極最大電壓差VDG(total) 將可能超過該電晶體110的崩潰電壓VBV （亦即前揭式一無法被滿足），從而造成該電晶體110的損壞或使用壽命的減損。
鑑於上述，本發明之一目的在於提供一種半導體開關，以解決先前技術的問題。
本發明揭露了一種半導體開關，可應用於一電子元件。該半導體開關之一實施例包含一開關單元，該開關單元包含：一電晶體，具有一汲極、一閘極以及一源極；一汲極偏壓電阻，耦接該汲極；一汲極偏壓選擇電路，用來於該電晶體導通時耦接該汲極偏壓電阻與一第一汲極偏壓，並用來於該電晶體不導通時耦接該汲極偏壓電阻與一第二汲極偏壓；一閘極偏壓電阻，耦接該閘極；一閘極偏壓選擇電路，用來於該電晶體導通時耦接該閘極偏壓電阻與一第一閘極偏壓，並用來於該電晶體不導通時耦接該閘極偏壓電阻與一第二閘極偏壓；一源極偏壓電阻，耦接該源極；以及一源極偏壓選擇電路，用來於該電晶體導通耦接於該源極偏壓電阻與一第一源極偏壓，並用來於該電晶體不導通時耦接該源極偏壓電阻與一第二源極偏壓，其中該第一與第二汲極偏壓不同，該第一與第二閘極偏壓不同，該第一與第二源極偏壓不同。
依據本發明之一實施例，上述電晶體具有一崩潰電壓以及一導通電壓，該第二汲極偏壓與該第二閘極偏壓之電壓差大於該崩潰電壓減去三倍該導通電壓之值的四分之一，且該第二源極偏壓與該第二閘極偏壓之電壓差大於該崩潰電壓減去三倍該導通電壓之值的四分之一；另外，該第二汲極偏壓與該第二閘極偏壓之電壓差小於三倍該崩潰電壓減去該導通電壓之值的四分之一，且該第二源極偏壓與該第二閘極偏壓之電壓差小於三倍該崩潰電壓減去該導通電壓之值的四分之一。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
本發明包含一種半導體開關及包含該半導體開關之收發器，該半導體開關可應用於一電子元件，該電子元件可以是一積體電路（Integrated Circuit, IC）（例如一傳送電路及/或一接收電路）或包含該積體電路之裝置（例如一無線訊號傳輸裝置），該半導體開關可藉由偏壓電阻之設置、偏壓選擇電路之連接以及偏壓範圍之決定來避免過電壓所造成之元件損傷或誤動作（malfunction）等。在實施為可能的前提下，本技術領域具有通常知識者能夠依本說明書之揭露內容來選擇等效之元件或步驟來實現本發明，亦即本發明之實施並不限於後續之實施例。另外，由於本發明之半導體開關所包含之部分或全部元件之任一單獨而言可為已知元件，因此，在不影響該本發明之充分揭露及可實施性的前提下，以下說明對於個別已知元件的細節將予以節略。
請參閱圖2a至圖3b，其係本發明之半導體開關之一實施例的示意圖，其中圖2a顯示該半導體開關20處於一開啟狀態時的電路圖；圖2b顯示該半導體開關20處於一關閉狀態時的電路圖；圖3a與圖3b則分別為圖2a與圖2b之等效電路圖。如圖2a至圖3b所示，本實施例之半導體開關20包含一或複數個開關單元，每該開關單元包含：一電晶體210，具有一汲極、一閘極以及一源極，在實施為可能的前提下，該電晶體210可以是任何已知的MOS電晶體（例如一已知的NMOS電晶體或一已知的PMOS電晶體或其組合）或具有同等功能之電晶體；一汲極偏壓電阻220，耦接於該電晶體210之汲極與一汲極直流偏壓之間，該汲極直流偏壓包含一第一汲極偏壓（例如一接地電壓）與一第二汲極偏壓（例如一設計偏壓VBias ）；一汲極偏壓選擇電路230，用來於該電晶體210導通時（亦即該半導體開關20處於前述開啟狀態時）耦接該汲極偏壓電阻220與該第一汲極偏壓，並用來於該電晶體210不導通時（亦即該半導體開關20處於前述關閉狀態時）耦接該汲極偏壓電阻220與該第二汲極偏壓；一閘極偏壓電阻240，耦接於該電晶體210之閘極與一閘極直流偏壓之間，該閘極直流偏壓包含一第一閘極偏壓（例如一固定電壓）與一第二閘極偏壓（例如該接地電壓）；一閘極偏壓選擇電路250，用來於該電晶體210導通時耦接該閘極偏壓電阻240與該第一閘極偏壓，並用來於該電晶體210不導通時耦接該閘極偏壓電阻240與該第二閘極偏壓；一源極偏壓電阻260，耦接於該電晶體210之源極與一源極直流偏壓之間，該源極直流偏壓包含一第一源極偏壓（例如該接地電壓）與一第二源極偏壓（例如該設計偏壓VBias ）；以及一源極偏壓選擇電路270，用來於該電晶體210導通時耦接該源極偏壓電阻260與該第一源極偏壓，並用來於該電晶體210不導通時耦接該源極偏壓電阻260與該第二源極偏壓，其中該第一與第二汲極偏壓不同，該第一與第二閘極偏壓不同，該第一與第二源極偏壓不同。
承前所述，本實施例中，該第一汲極偏壓等於該第一源極偏壓，例如兩者均為前述接地偏壓；又該第二汲極偏壓等於該第二源極偏壓，例如兩者均為前述設計偏壓VBias ，然而只要能確保該電晶體210能正確地導通或不導通，並且不因過電壓而損傷或誤動作，該些偏壓之值並無特別限制。另外，本實施例中，提供予閘極之固定電壓為前述電子元件所對應之電壓，更精確地說，該固定電壓為該電子元件之一直流工作電壓VDD ，然而，類似地，只要能確保該電晶體210能正確地啟閉，且不因過電壓而損傷或誤動作，該固定電壓之值並無特別限制。
請參閱圖2b及圖3b，本實施例中，為確保該電晶體210在不導通時不因過電壓而損傷或誤動作，前述第二汲極偏壓（亦即該設計偏壓VBias ）與第二閘極偏壓之電壓差VDG(dc) 的較佳範圍為(VBV - 3Vth )/4 < VDG(dc) < (3VBV - Vth )/4，且第二源極偏壓（亦即該設計偏壓VBias ）與第二閘極偏壓之電壓差VSG(dc) 的較佳範圍亦為(VBV - 3Vth )/4 < VSG(dc) < (3VBV - Vth )/4，其中VBV 為電晶體210的崩潰電壓，Vth 為電晶體210的導通電壓，另外，由於本實施例中該第二閘極偏壓為接地電壓，故此處該直流電壓差VDG(dc) 與VSG(dc) 的較佳範圍即分別為該第二汲極偏壓與該第二源極偏壓的較佳範圍（亦即為該設計偏壓VBias 的較佳範圍）。進一步而言，相較於習知開關之結構與偏壓設計（如圖1及其相關說明所述），只要本實施例之第二汲極偏壓與第二閘極偏壓之電壓差VDG(dc) 以及第二源極偏壓與第二閘極偏壓之電壓差VSG(dc) 均介於該較佳範圍內，本實施例之電晶體210相較於先前技術即更能避免過電壓的形成，其中該較佳範圍之推導將進一步闡明於後。請注意，上述電晶體210之導通電壓Vth 可以是一正值（例如當該電晶體210為一NMOS電晶體時）、零（例如當該電晶體210為一空乏型NMOS電晶體時）或一負值（例如當該電晶體210為一空乏型NMOS電晶體或一PMOS電晶體時）。另請注意，若前述固定電壓為直流工作電壓VDD 且該直流工作電壓VDD 為電路中的最大電壓，該設計偏壓VBias 可能因此受限而不得大於該固定電壓（亦即VBias 需小於或等於VDD ），此時該該設計偏壓VBias 的較佳範圍為(VBV - 3Vth )/4 < VBias ≦ VDD ，然在實施為可能的前提下，此一限制並非必要。
上述直流電壓差VDG(dc) 、VSG(dc) 之限制可於電路設計階段中經由規範該第二汲極偏壓與該第二源極偏壓之值來實現，或於電路運作階段中利用一已知的電壓差控制電路或其等效電路來實現。另外，前述實施例中，該汲極偏壓選擇電路230、閘極偏壓選擇電路250及源極偏壓選擇電路270之任一單獨而言可透過習知技術來實現，且本技術領域具有通常知識者能依本發明之揭露來實施及控制該些選擇電路230、250、270，因此在不影響本發明之揭露要求及可實施性的前提下，不必要之說明將予以節略。
請再次參閱圖2a至圖3b，本實施例中，每該開關單元之電晶體210包含一或複數個寄生電容（例如一閘極汲極間電容Cgd 及一閘極源極間電容Cgs ），且前述汲極偏壓電阻220之阻抗、該閘極偏壓電阻240之阻抗以及該源極偏壓電阻260之阻抗，於在意之一定頻段內（如輸入訊號之頻段），均大於該一或複數個寄生電容之任一個的阻抗，舉例來說，該些偏壓電阻220、240、260之阻抗均大於該一或複數個寄生電容之阻抗的X倍，其中X之較佳者為大於或等於10之數值。藉由上述，如圖3b所示，當本實施例之半導體開關20處於一關閉狀態且該電晶體210為NMOS電晶體時，一交流輸入訊號VAC 主要會由該一或複數個開關單元之其中之一的電晶體210之汲極輸入，該交流輸入訊號VAC 取道該些寄生電容後再由該一或複數個開關單元的其中之一的電晶體210之源極輸出。為說明方便，假定該開關20僅包含一開關單元、該些寄生電容為一閘極汲極間寄生電容Cgd 及一閘極源極間寄生電容Cgs 且具有相同電容值、該些偏壓電阻220、240、260之阻抗值遠大於電容Cgd 及電容Cgs 之阻抗值以及該交流輸入訊號VAC 之電壓值介於前述直流工作電壓VDD 之正負值之間，此時該開關20之電晶體210的汲極電壓VD(total) 為該交流輸入訊號VAC 之電壓值加上該第二汲極偏壓（例如VDD /2）；同時由於電容Cgd 與Cgs 均等分壓且隔絕直流電壓的關係，該電晶體210的閘極電壓VG(total) 為該交流輸入訊號VAC 之電壓值的一半；接著由於電容Cgs 會消耗掉另一半該交流輸入訊號VAC 之電壓，該電晶體210的源極電壓VS(total) 因此等於該第二源極偏壓（例如VDD /2）。基於上述，本實施例中電晶體210的汲極與閘極間電壓差VDG(total) 為該交流輸入訊號VAC 的二分之一加上該第二汲極偏壓（VDD /2），該電壓差VDG(total) 的最大值VDG(total_max) 即為該交流輸入訊號VAC 的最大值（VDD ）的二分之一加上VDD /2，亦即為VDD ，由於該最大電壓差VDG(total_max) 顯然小於先前技術之汲極與閘極間的最大電壓差（其至少為二倍VDD ，如第
段所述）以及小於該電晶體210之崩潰電壓VBV （例如二倍VDD 至三倍VDD 之間的電壓），因此能避免過電壓所帶來的電晶體損壞問題。類似地，本實施例中電晶體210的源極與閘極間最大電壓差VSG(total_max) 為第二源極偏壓（VDD /2）減去該交流輸入訊號VAC 的最小值（-VDD /2），亦即為VDD ，由於此最大電壓差VSG(total_max) 亦遠小於該電晶體210之崩潰電壓VBV ，因而確保了該電晶體210之安全。
承上一段所述，並請參閱本說明書第
段所述之先前技術，習知開關所能承受的最大交流電壓訊號為(VBV + Vth )/2，若本實施例之開關20欲承受更大的交流電壓訊號VAC 且同時保持汲極至閘極電壓VDG(total) 小於崩潰電壓VBV ，則開關20所包含之單一電晶體210的電壓條件應滿足下列式子：  VAC ＞ (VBV + Vth )/2 （式四）  VDG(total) = (VD(dc) + VAC ) - (VG(dc) + VAC /2) ＜ VBV （式五）  VGD(total) = (VG(dc) - VAC /2) - (VD(dc) - VAC ) ＜ Vth （式六）  VSG(total) = VS(dc) - (VG(dc) - VAC /2) ＜ VBV （式七）  VGS(total) = (VG(dc) + VAC /2) - VS(dc) ＜ Vth （式八）其中VD(dc) 為汲極之直流偏壓（亦即前揭之第二汲極偏壓）、VG(dc) 則為閘極之直流偏壓（亦即前揭之第二閘極偏壓）、VS(dc) 為源極之直流偏壓（亦即前揭之第二源極偏壓），本實施例中，VD(dc) 為前述設計偏壓VBias ，VG(dc) 則為接地電壓，因此VD(dc) 會等於VBias 。根據式四與式五之交集、式四與式六之交集、式四與式七的交集以及式四與式八的交集，吾人可以分別得到下列四式：  VDG(dc) = VD(dc) - VG(dc) ＜ (3VBV - Vth )/4 （式九）  VDG(dc) = VD(dc) - VG(dc) ＞ (VBV - 3Vth )/4 （式十）  VSG(dc) = VS(dc) - VG(dc) ＜ (3VBV - Vth )/4 （式十一）  VSG(dc) = VS(dc) - VG(dc) ＞ (VBV - 3Vth )/4 （式十二）再根據式九與式十，吾人即可得到如第
段所提及之第二汲極偏壓與第二閘極偏壓之電壓差VDG(dc) 的較佳範圍為(VBV - 3Vth )/4 < VDG(dc) < (3VBV - Vth )/4；另根據式十一與式十二，吾人亦可得到第二源極偏壓與第二閘極偏壓之電壓差VSG(dc) 的較佳範圍為(VBV - 3Vth )/4 < VSG(dc) < (3VBV - Vth )/4；若再根據式五與式六，吾人可進一步推導出本實施例之開關20所能承受的最大交流輸入訊號VAC(max) 為(VBV + Vth )，此時VDG = VSG = (VBV - Vth )/2。亦即本實施例之開關20能安全地承受具有高於直流工作電壓VDD 振幅之交流輸入訊號VAC 。
請繼續參閱圖2a至圖3b，如圖所示，當開關單元之數目為複數個時，該些開關單元係串聯在一起，且對二相鄰之開關單元（例如一第M開關單元與一第M+1開關單元）而言，第M開關單元之源極與第M+1開關單元之汲極係串聯在一起，且第M開關單元之源極偏壓電阻260同時為第M+1開關單元之汲極偏壓電阻220。本實施例中，前述交流輸入訊號VAC 係從第一個開關單元之汲極輸入，而由最後一個開關單元之源極輸出。當該開關單元之數目為N個時（N為正整數）且該第二汲極偏壓與該第二源極偏壓均為前述設計偏壓VBias 時，第K個開關單元之汲極電壓、閘極電壓以及源極電壓可以分別表示如下：  汲極電壓VD(total_K) = VBias + K×(VAC /N)；  閘極電壓VG(total_K) = (2K-1) × (VAC /2N)；及  源極電壓VS(total_K) = VBias + (K-1)×(VAC /N)，其中K為不大於N之正整數。依據上述，假定該設計偏壓VBias 為VDD /2且該交流輸入訊號VAC 之電壓值係介於±VDD 之間時，吾人亦可推導出該汲極電壓與閘極電壓間之電壓差（VBias + VAC /2N）不會大於VDD ，且該源極電壓與閘極電壓間之電壓差（VBias - VAC /2N）亦不會大於VDD ，由於此二電壓差均不大於VDD ，亦即均會小於電晶體210之崩潰電壓（例如二倍VDD ），故能避免損害電晶體210。亦即本實施例之開關能安全地承受具有高於直流工作電壓VDD 振幅之交流輸入訊號VAC 。
前述實施例中，各開關單元之電晶體210主要係以NMOS電晶體為例，然而在實施為可能的前提下，本發明亦不排除利用CMOS或PMOS電晶體來實現，由於本技術領域具有通常知識者能依據前揭實施例之內容以及本領域之習知技術得知如何利用PMOS或CMOS電晶體來實施本發明，因此類似之說明在此不予贅述。
此外，基於本發明之半導體開關，本發明另揭露一種具有半導體開關之收發器。如圖4所示，該收發器40之一實施例包含：一或複數個開關單元42（圖4僅繪出一個開關單元42以便瞭解，然此並非對本發明之限制）；一傳送單元44；一接收單元46；以及一控制單元48。每該開關單元42包含：一電晶體410，具有一輸入電極、一控制電極以及一輸出電極，若電晶體410為NMOS電晶體，該輸入電極、控制電極與輸出電極即分別為汲極、閘極與源極，然此僅係說明，非用以限制本發明；一輸入電極偏壓電阻420，耦接該輸入電極；一輸入電極偏壓選擇電路430，用來於該電晶體410導通時耦接該輸入電極偏壓電阻420與一第一輸入電極偏壓VI1 （例如前述接地電壓），並用來於該電晶體410不導通時耦接該輸入電極偏壓電阻420與一第二輸入電極偏壓VI2 （例如前述設計偏壓VBias ）；一控制電極偏壓電阻440，耦接該控制電極；一控制電極偏壓選擇電路450，用來於該電晶體410導通時耦接該控制電極偏壓電阻440與一第一控制電極偏壓VC1 （例如前述直流工作電壓VDD），並用來於該電晶體410不導通時耦接該控制電極偏壓電阻440與一第二控制電極偏壓VC2 （例如前述接地電壓）；一輸出電極偏壓電阻460，耦接該輸出電極；以及一輸出電極偏壓選擇電路470，用來於該電晶體410導通時耦接該輸出電極偏壓電阻460與一第一輸出電極偏壓VO1 （例如前述接地電壓），並用來於該電晶體410不導通時耦接該輸出電極偏壓電阻460與一第二輸出電極偏壓VO2 （例如前述設計偏壓VBias ）。此外，前述傳送單元44係用來經由該一或複數個開關單元42輸出一傳送訊號（亦即一交流訊號VAC ），該傳送單元44與該開關單元42間可增設一電容（未顯示）以濾除低頻雜訊；該接收單元46用來經由該一或複數個開關單元42接收一接收訊號（亦即另一交流訊號VAC ），且該接收單元46與該開關單元42間同樣可增設一電容（未顯示）以濾除低頻雜訊；該控制單元48則耦接該一或複數個開關單元42、該傳送單元44與該接收單元46，用來依據該傳送單元44之一傳送狀態及/或該接收單元46之一接收狀態來控制該輸入電極偏壓選擇電路430耦接至該第一或第二輸入電極偏壓，並控制該控制電極偏壓選擇電路450耦接至該第一或第二控制電極偏壓，以及控制該輸出電極偏壓選擇電路470耦接至該第一或第二輸出電極偏壓，其中該第一與第二輸入電極偏壓不同，該第一與第二控制電極偏壓不同，該第一與第二輸出電極偏壓不同。本實施例中，當該傳送單元44傳送訊號時，該接收單元46不會同時接收訊號，然而在實施為可能的前提下，本發明亦不排除該傳送單元44與接收單元46同時分別傳送及接收訊號。由於本技術領域具有通常知識者可參考圖2a至圖3b之揭露內容來瞭解本實施例及其實施變化與功效，因此在不影響本實施例之揭露要求及可實施性的前提下，重複及冗餘之說明在此予以節略。
請注意，本實施例中，該傳送單元44、接收單元46以及控制單元48之任一個單獨而言屬於習知技術，亦即本技術領域人士可依據本發明之揭露及需求來利用習知技術以實現該些單元44、46、48，因此在不影響本實施例之揭露要求以及可實施性的前提下，無關技術特徵之說明將予以節略。另外，前述各實施例中，寄生電容係伴隨著電晶體之製造而產生，且交流輸入訊號視應用可以是一無線傳送訊號、一無線接收訊號或其它交流訊號，由於該些內容並不影響本發明之技術特徵，故相關細節在此予以節略。再請注意，本發明之半導體開關之電晶體可以是矽電晶體、砷化鎵電晶體或其它適合用來實現本發明之電晶體。
綜上所述，本發明之半導體開關及具有半導體開關之收發器可藉由偏壓電阻之設置、偏壓選擇電路之連接以及偏壓範圍或壓差之限制來避免過電壓之形成所帶來的負面影響，並可視應用需求來決定開關單元之數目，換句話說，本發明除可提高電路的可靠性，並可提高應用的彈性。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之請求項所界定者為準。
10‧‧‧半導體傳/收開關
110‧‧‧電晶體
120‧‧‧偏壓電阻
20‧‧‧半導體開關
210‧‧‧電晶體
220‧‧‧汲極偏壓電阻
230‧‧‧汲極偏壓選擇電路
240‧‧‧閘極偏壓電阻
250‧‧‧閘極偏壓選擇電路
260‧‧‧源極偏壓電阻
270‧‧‧源極偏壓選擇電路
40‧‧‧收發器
42‧‧‧開關單元
44‧‧‧傳送單元
46‧‧‧接收單元
48‧‧‧控制單元
410‧‧‧電晶體
420‧‧‧輸入電極偏壓電阻
430‧‧‧輸入電極偏壓選擇電路
440‧‧‧控制電極偏壓電阻
450‧‧‧控制電極偏壓選擇電路
460‧‧‧輸出電極偏壓電阻
470‧‧‧輸出電極偏壓選擇電路
VAC‧‧‧交流輸入訊號
VDD‧‧‧直流工作電壓
VBias‧‧‧設計偏壓
Cgd‧‧‧閘極汲極間寄生電容
Cgs‧‧‧閘極源極間寄生電容
VI1‧‧‧第一輸入電極偏壓
VI2‧‧‧第二輸入電極偏壓
VC1‧‧‧第一控制電極偏壓
VC2‧‧‧第二控制電極偏壓
VO1‧‧‧第一輸出電極偏壓
VO2‧‧‧第二輸出電極偏壓
〔圖1〕為先前技術之半導體開關處於一關閉狀態之示意圖；〔圖2a〕為本發明之半導體開關處於一開啟狀態之示意圖；〔圖2b〕為本發明之半導體開關處於一關閉狀態之示意圖；〔圖3a〕為圖2a之等效電路示意圖； 〔圖3b〕為圖2b之等效電路示意圖；及〔圖4〕為本發明之具有半導體開關之收發器之一實施例的示意圖。
20‧‧‧半導體開關
210‧‧‧電晶體
220‧‧‧汲極偏壓電阻
230‧‧‧汲極偏壓選擇電路
240‧‧‧閘極偏壓電阻
250‧‧‧閘極偏壓選擇電路
260‧‧‧源極偏壓電阻
270‧‧‧源極偏壓選擇電路
VAC‧‧‧交流輸入訊號
VDD‧‧‧直流工作電壓
VBias‧‧‧設計偏壓
Cgd‧‧‧閘極汲極間寄生電容
Cgs‧‧‧閘極源極間寄生電容

Claims (10)

  1. 一種半導體開關，應用於一電子元件，包含一開關單元，該開關單元包含：一電晶體，具有一汲極、一閘極以及一源極；一汲極偏壓電阻，耦接該汲極；一汲極偏壓選擇電路，用來於該電晶體導通時耦接該汲極偏壓電阻與一第一汲極偏壓，並用來於該電晶體不導通時耦接該汲極偏壓電阻與一第二汲極偏壓；一閘極偏壓電阻，耦接該閘極；一閘極偏壓選擇電路，用來於該電晶體導通時耦接該閘極偏壓電阻與一第一閘極偏壓，並用來於該電晶體不導通時耦接該閘極偏壓電阻與一第二閘極偏壓；一源極偏壓電阻，耦接該源極；以及一源極偏壓選擇電路，用來於該電晶體導通時耦接該源極偏壓電阻與一第一源極偏壓，並用來於該電晶體不導通時耦接該源極偏壓電阻與一第二源極偏壓，其中該第一與第二汲極偏壓不同，該第一與第二閘極偏壓不同，該第一與第二源極偏壓不同。
  2. 如請求項第1項所述之半導體開關，其中該第一汲極偏壓等於該第一源極偏壓，該第二汲極偏壓等於該第二源極偏壓。
  3. 如請求項第2項所述之半導體開關，其中該電晶體具有一崩潰電壓以及一導通電壓，該第二汲極偏壓與該第二閘極偏壓之電壓差大於該崩潰電壓減去三倍該導通電壓之值的四分之一，該第二源極偏壓與該第二閘極偏壓之電壓差大於該崩潰電壓減去三倍該導通電壓之值的四分之一。
  4. 如請求項第1項所述之半導體開關，其中該電晶體具有一崩潰電壓以及一導通電壓，該第二汲極偏壓與該第二閘極偏壓之電壓差大於該崩潰電壓減去三倍該導通電壓之值的四分之一，該第二源極偏壓與該第二閘極偏壓之電壓差大於該崩潰電壓減去三倍該導通電壓之值的四分之一。
  5. 如請求項第4項所述之半導體開關，其中該第二汲極偏壓與該第二閘極偏壓之電壓差小於三倍該崩潰電壓減去該導通電壓之值的四分之一，該第二源極偏壓與該第二閘極偏壓之電壓差小於三倍該崩潰電壓減去該導通電壓之值的四分之一。
  6. 如請求項第1項所述之半導體開關，其中該電晶體具有一崩潰電壓以及一導通電壓，該第二汲極偏壓與該第二閘極偏壓之電壓差小於三倍該崩潰電壓減去該導通電壓之值的四分之一，該第二源極偏壓與該第二閘極偏壓之電壓差小於三倍該崩潰電壓減去該導通電壓之值的四分之一。
  7. 如請求項第1項所述之半導體開關，其中該電子元件對應一直流工作電壓，且該第二汲極偏壓與該第二源極偏壓小於該直流工作電壓。
  8. 如請求項第1項所述之半導體開關，其中該開關單元具有一或複數個寄生電容，且該汲極偏壓電阻之阻抗、該閘極偏壓電阻之阻抗以及該源極偏壓電阻之阻抗均大於該一或複數個寄生電容之任一個的阻抗。
  9. 如請求項第8項所述之半導體開關，其中該汲極偏壓電阻之阻抗、該閘極偏壓電阻之阻抗以及該源極偏壓電阻之阻抗均為該一或複數個寄生電容之任一個的阻抗之十倍或十倍以上。
  10. 一種半導體開關，應用於一電子元件，包含複數個開關單元，每該開關單元包含：一電晶體，具有一汲極、一閘極以及一源極；一汲極偏壓電阻，耦接該汲極；一汲極偏壓選擇電路，用來於該電晶體導通時耦接該汲極偏壓電阻與一第一汲極偏壓，並用來於該電晶體不導通時耦接該汲極偏壓電阻與一第二汲極偏壓；一閘極偏壓電阻，耦接該閘極；一閘極偏壓選擇電路，用來於該電晶體導通時耦接該閘極偏壓電阻與一第一閘極偏壓，並用來於該電晶體不導通時耦接該閘極偏壓電阻與一第二閘極偏壓；一源極偏壓電阻，耦接該源極；以及一源極偏壓選擇電路，用來於該電晶體導通時耦接該源極偏壓電阻與一第一源極偏壓，並用來於該電晶體不導通時耦接該源極偏壓電阻與一第二源極偏壓，其中該第一與第二汲極偏壓不同，該第一與第二閘極偏壓不同，該第一與第二源極偏壓不同，且該複數個開關單元包含一第一開關單元與一第二開關單元，該第一開關單元之該源極與該第二開關單元之該汲極串聯在一起，且該第一開關單元之該源極偏壓電阻為該第二開關單元之該汲極偏壓電阻。
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