TW201440063A - 一次性可程式化元件之錯誤偵測及校正 - Google Patents

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Abstract

本發明揭示一種電路，該電路包括一第一一次性可程式化(OTP)元件及一第二OTP元件。該電路亦包括錯誤偵測電路系統，該錯誤偵測電路系統經耦接以自該第一OTP元件接收資料之一第一表示。該電路進一步包括輸出電路系統，該輸出電路系統回應於該錯誤偵測電路系統之一輸出以基於該資料之該第一表示或基於來自該第二OTP元件的該資料之一第二表示來輸出一OTP讀取結果。

Description

一次性可程式化元件之錯誤偵測及校正
本發明大體上係關於一次性可程式化元件之錯誤偵測及校正。
技術進步已引起較小且較強大之計算器件。舉例而言，當前存在多種攜帶型個人計算器件，包括無線計算器件，諸如，攜帶型無線電話、個人數位助理(personal digital assistant,PDA)及傳呼器件，該等器件體積小、重量輕且易於由使用者攜載。更具體言之，攜帶型無線電話(諸如，蜂巢式電話及網際網路協定(Internet protocol,IP)電話)可經由無線網路傳達語音及資料封包。另外，許多此等無線電話包括併入於其中的其他類型之器件。舉例而言，無線電話亦可包括數位靜態攝影機、數位視訊攝影機、數位記錄器及音訊檔案播放器。又，此等無線電話可處理可執行指令，包括可用以存取網際網路之軟體應用程式，諸如，網頁瀏覽器應用程式。因而，此等無線電話可包括顯著計算能力。
諸如無線電話之電子器件可包括可被寫入(例如，程式化)一次之一次性可程式化(one-time programmable,OTP)元件。舉例而言，OTP元件可共同地形成唯讀記憶體。為了增加可靠性，可以雙OTP組態來配置OTP元件。在雙OTP組態中，對來自兩個OTP元件中每一者之讀取輸出執行邏輯OR運算以判定整體讀取輸出。因此，可以雙倍記憶 體大小為代價而改良可靠性。
可使用各種器件來實施OTP元件。舉例而言，可使用電子熔絲(e-fuse)或反熔絲(anti-fuse)來實施OTP記憶體。當使用電子熔絲或反熔絲時，未熔斷熔絲表示邏輯0，且熔斷熔絲表示邏輯1。在非熔斷電子熔絲或用於反熔絲之非熔斷閘極氧化物的狀況下可發生針對OTP元件之程式化故障(亦即，錯誤邏輯0)。然而，若雙組態之另一OTP元件已被正確地程式化(亦即，含有邏輯1)，則對讀取輸出執行邏輯OR運算可克服該程式化故障。
可用以實施OTP元件的另一類型之器件為磁穿隧接面(magnetic tunnel junction,MTJ)器件。MTJ器件可優於電子熔絲/反熔絲，此係因為MTJ器件可不需要與電子熔絲/反熔絲之程式化電壓一樣高的程式化電壓、負電壓或大程式化電流。為了程式化MTJ OTP元件，可斷裂MTJ之氧化鎂(MgO)穿隧障壁層。然而，穿隧障壁層亦可歸因於在操作期間之磨損而崩潰，此情形引起後程式化錯誤(例如，邏輯0可變成邏輯1)。因為由MTJ氧化物崩潰(例如，歸因於磨損)引起之邏輯1錯誤，所以在MTJ氧化物崩潰之狀況下，在雙MTJ OTP組態中對讀取輸出執行邏輯OR運算不會提供正確輸出。執行邏輯OR運算將引起在讀取輸出中包括錯誤邏輯1。
本發明揭示可與MTJ OTP元件一起使用之錯誤偵測及校正系統及方法。舉例而言，雙MTJ OTP元件組(例如，記憶體)中每一者可包括或連接至一錯誤校正碼(error correction code,ECC)解碼器，諸如，一單錯誤校正(single error correction,SEC)及雙錯誤偵測(double error detection,DED)(SEC-DED)解碼器。該等解碼器中每一者可在讀取操作期間產生一旗標。當在資料中偵測到僅一個錯誤時，該解碼器可校正該錯誤且以一第一(例如，經撤銷確證或0)值來輸出該旗標。當偵 測到一個以上錯誤時，該解碼器可不能夠校正所有該等錯誤，且可因此以一第二(例如，經確證或1)值來輸出該旗標。當該等解碼器中之一者確證其旗標，但另一解碼器未確證其旗標時，可提供來自該非確證解碼器之輸出作為該雙MTJ OTP組態之「正確」讀取輸出。當任一旗標皆未被確證時，可提供來自該等解碼器中任一者之資料。當兩個旗標皆被確證(亦即，兩個解碼器皆遭遇一不可校正錯誤)時，可產生一錯誤信號。
可結合所描述技術而使用各種類型之ECC。舉例而言，可使用漢明(Hamming)碼。作為另一實例，可產生同位位元且將其儲存於該等OTP元件中。在另一實施中，可使用以循環冗餘檢查(cyclic redundancy check,CRC)為基礎之解碼器以代替SEC-DED解碼器。另外，應注意，所描述技術亦可與非MTJ型OTP一起使用。
在一特定實施例中，一種電路包括一第一OTP元件及一第二OTP元件。該電路亦包括錯誤偵測電路系統，該錯誤偵測電路系統經耦接以自該第一OTP元件接收資料之一第一表示。該電路進一步包括輸出電路系統，該輸出電路系統回應於該錯誤偵測電路系統之一輸出以基於該資料之該第一表示或基於來自該第二OTP元件的該資料之一第二表示來輸出一OTP讀取結果。
在另一特定實施例中，一種方法包括基於儲存於一第一OTP元件中的資料之一第一表示來產生一第一旗標，其中該第一旗標指示該資料之該第一表示是否包括任何不可校正錯誤。該方法亦包括基於儲存於一第二OTP元件中的該資料之一第二表示來產生一第二旗標，其中該第二旗標指示該資料之該第二表示是否包括任何不可校正錯誤。該方法進一步包括回應於該第一旗標及該第二旗標而基於該資料之該第一表示或該資料之該第二表示來產生一讀取輸出。
在另一特定實施例中，一種裝置包括一第一OTP元件及一第二 OTP元件。該裝置亦包括用於自該第一OTP元件接收資料之一第一表示的構件。該裝置進一步包括用於回應於該接收構件之一輸出而基於該資料之該第一表示或基於來自該第二OTP元件的該資料之一第二表示來輸出一OTP讀取結果的構件。
在另一特定實施例中，一種方法包括用於基於儲存於一第一OTP元件中的資料之一第一表示來產生一第一旗標的一步驟，其中該第一旗標指示該資料之該第一表示是否包括任何不可校正錯誤。該方法亦包括用於基於儲存於一第二OTP元件中的該資料之一第二表示來產生一第二旗標的一步驟，其中該第二旗標指示該資料之該第二表示是否包括任何不可校正錯誤。該方法進一步包括用於回應於該第一旗標及該第二旗標而基於該資料之該第一表示或該資料之該第二表示來產生一讀取輸出的一步驟。
在另一特定實施例中，一種非暫時性電腦可讀媒體包括指令，該等指令在由一處理器執行時致使該處理器致使基於儲存於一第一OTP中的資料之一第一表示來產生一第一旗標。該第一旗標指示該資料之該第一表示是否包括任何不可校正錯誤。該等指令亦可由該處理器執行以致使基於儲存於一第二OTP元件中的該資料之一第二表示來產生一第二旗標。該第二旗標指示該資料之該第二表示是否包括任何不可校正錯誤。該等指令進一步可由該處理器執行以回應於該第一旗標及該第二旗標而致使基於該資料之該第一表示或該資料之該第二表示來產生一讀取輸出。
在另一特定實施例中，一種方法包括接收表示一半導體器件之至少一實體屬性的設計資訊，該半導體器件包括一第一OTP元件及一第二OTP元件。該半導體器件亦包括：錯誤偵測電路系統，其經耦接以自該第一OTP元件接收資料之一第一表示；及輸出電路系統，其回應於該錯誤偵測電路系統之一輸出以基於該資料之該第一表示或基於 來自該第二OTP元件的該資料之一第二表示來輸出一OTP讀取結果。該方法包括變換該設計資訊以符合一檔案格式，及產生包括該經變換設計資訊之一資料檔案。
由該等所揭示實施例中至少一者提供之一個特定優點為執行OTP記憶體(包括呈雙MTJ OTP組態之記憶體)之錯誤偵測及校正的能力。在檢閱整個申請案後，本發明之其他態樣、優點及特徵就將變得顯而易見，該申請案包括以下章節：【圖式簡單說明】、【實施方式】及申請專利範圍。
100‧‧‧系統
102‧‧‧一次性可程式化(OTP)元件
103‧‧‧第一列解碼器
104‧‧‧字線
105‧‧‧位元線
106‧‧‧一次性可程式化(OTP)元件
107‧‧‧本機資料路徑
112‧‧‧一次性可程式化(OTP)元件
113‧‧‧第二列解碼器
114‧‧‧字線
115‧‧‧位元線
116‧‧‧一次性可程式化(OTP)元件
117‧‧‧本機資料路徑
120‧‧‧錯誤偵測及校正電路系統
122‧‧‧第一錯誤偵測及校正解碼器/解碼器
124‧‧‧第二錯誤偵測及校正解碼器/解碼器
131‧‧‧中間讀取輸出
132‧‧‧中間讀取輸出
133‧‧‧旗標
134‧‧‧旗標
140‧‧‧輸出電路系統
142‧‧‧輸出邏輯
144‧‧‧多工器(MUX)
150‧‧‧一次性可程式化(OTP)讀取結果
200‧‧‧資料表
400‧‧‧無線器件
410‧‧‧處理器
422‧‧‧系統單晶片器件
426‧‧‧顯示控制器
428‧‧‧顯示器
430‧‧‧輸入器件
432‧‧‧記憶體
434‧‧‧編碼器/解碼器(CODEC)
436‧‧‧揚聲器
438‧‧‧麥克風
440‧‧‧無線控制器
442‧‧‧天線
444‧‧‧電力供應器
456‧‧‧指令
480‧‧‧射頻(RF)介面
491‧‧‧一次性可程式化(OTP)元件
492‧‧‧一次性可程式化(OTP)元件
493‧‧‧錯誤偵測及校正電路系統
494‧‧‧輸出電路系統
500‧‧‧製造程序
502‧‧‧實體器件資訊
504‧‧‧使用者介面
506‧‧‧研究電腦
508‧‧‧處理器
510‧‧‧記憶體
512‧‧‧程式庫檔案
514‧‧‧設計電腦
516‧‧‧處理器
518‧‧‧記憶體
520‧‧‧電子設計自動化(EDA)工具
522‧‧‧電路設計資訊
524‧‧‧使用者介面
526‧‧‧圖形資料系統(GDSII)檔案
528‧‧‧製造程序
530‧‧‧遮罩製造商
532‧‧‧遮罩
534‧‧‧晶圓
536‧‧‧晶粒
538‧‧‧封裝程序
540‧‧‧封裝
542‧‧‧印刷電路板(PCB)設計資訊
544‧‧‧使用者介面
546‧‧‧電腦
548‧‧‧處理器
550‧‧‧記憶體
550‧‧‧記憶體
552‧‧‧GERBER檔案
554‧‧‧板組裝程序
556‧‧‧印刷電路板(PCB)
558‧‧‧印刷電路總成(PCA)
560‧‧‧產品製造程序
562‧‧‧電子器件
564‧‧‧電子器件
圖1為用以說明可操作以執行OTP元件之錯誤偵測及校正的系統之特定實施例的圖解；圖2為用以說明圖1之輸出邏輯之操作的特定實施例之資料表；圖3為用以說明執行OTP元件之錯誤偵測及校正的方法之特定實施例的流程圖；圖4為包括可操作以執行OTP元件之錯誤偵測及校正的組件之無線器件的方塊圖；及圖5為一製造程序之特定說明性實施例的資料流程圖，該製造程序用以製造包括可操作以執行OTP元件之錯誤偵測及校正的組件之電子器件。
參看圖1，展示可操作以執行一次性可程式化(OTP)元件之錯誤偵測及校正的系統之特定說明性實施例且將其大體上表示為100。系統100包括一或多個第一OTP元件102之第一集合，及一或多個第二OTP元件112之第二集合。出於方便起見，將OTP元件102之第一集合及與其相關聯之電路系統/操作標記為「左側」或「L」，且將OTP元件112之第二集合及與其相關聯之電路系統/操作標記為「右側」或 「R」。
OTP元件可被寫入(例如，程式化)一次且被讀取多次。因此，OTP元件可表示系統100中之唯讀記憶體。在圖1之實例中，OTP元件102及112係以雙OTP組態而配置。以雙組態來配置OTP元件可經由冗餘減少OTP程式化錯誤之影響。在雙OTP組態中，OTP讀取操作可包括對個別OTP執行本機讀取(local read)，且接著判定選擇哪一讀取輸出作為全域讀取結果。
OTP元件102之第一集合可耦接至第一列解碼器103，且OTP元件112之第二集合可耦接至第二列解碼器113。為了讀取特定OTP元件(例如，OTP元件106及116)，可確證對應字線104、114及位元線105、115(例如，設定至邏輯高或邏輯1值)。被讀取之位元的數目可取決於諸如字大小、對準及可定址性之因素。對OTP元件102之第一集合的讀取操作可產生第一信號，第一信號係由OTP元件102之第一集合的第一本機資料路徑107偵測。舉例而言，第一本機資料路徑107可包括一或多個感測放大器(例如，在讀取操作期間使用)及程式化寫入驅動器(例如，在OTP元件102之第一集合的一次性程式化期間使用)。對OTP元件112之第二集合的讀取操作可產生第二信號，第二信號係由OTP元件112之第二集合的第二本機資料路徑117偵測。舉例而言，第二本機資料路徑117可包括一或多個感測放大器(例如，在讀取操作期間使用)及程式化寫入驅動器(例如，在OTP元件112之第二集合的一次性程式化期間使用)。
本機資料路徑107及117可將讀取資料提供至錯誤偵測及校正電路系統120。舉例而言，第一錯誤偵測及校正解碼器122可耦接至第一OTP元件102，且第二錯誤偵測及校正解碼器124可耦接至第二OTP元件112。在一特定實施例中，第一解碼器122及第二解碼器124中至少一者為錯誤校正碼(ECC)解碼器。舉例而言，ECC解碼器可為單錯誤 校正(SEC)及雙錯誤偵測(DED)(SEC-DED)解碼器。替代地或另外，第一解碼器122及第二解碼器124中至少一者可為循環冗餘檢查(CRC)解碼器。應注意，ECC解碼器及CRC解碼器係僅作為實例而描述。其他類型之錯誤偵測及校正電路系統亦可結合所描述技術而使用。
解碼器122及124中每一者可產生指示儲存於對應OTP元件102及112中之資料是否包括任何不可校正錯誤的旗標。舉例而言，第一解碼器122可產生第一旗標133，且第二解碼器124可產生第二旗標134。第一旗標133可指示儲存於第一OTP元件102中的資料之第一表示是否包括任何不可校正錯誤，且第二旗標134可指示儲存於第二OTP元件112中的資料之第二表示是否包括任何不可校正錯誤。
舉例說明，當解碼器122及124為SEC-DED解碼器時，解碼器122及124可能夠校正單一錯誤，且可能夠偵測資料是否包括兩個錯誤(亦即，不可校正錯誤)。因此，當第一解碼器122判定出儲存於第一OTP元件102中的資料之第一表示包括一個以上錯誤時，可確證第一旗標133(例如，設定至邏輯1值)。相似地，當第二解碼器124判定出儲存於第二OTP元件112中的資料之第二表示包括一個以上錯誤時，可確證第二旗標134。作為另一實例，當解碼器122及124為CRC解碼器時，可在偵測到錯誤時確證旗標133及134，且可在未偵測到錯誤時撤銷確證旗標133及134。
解碼器122及124中每一者亦可產生一中間(例如，本機)讀取輸出。當儲存於特定OTP元件中之資料包括可校正錯誤時，對應中間讀取輸出可為該資料之錯誤校正版本。然而，當資料包括不可校正錯誤時，對應中間讀取輸出可包括該錯誤。在圖1之實例中，第一解碼器122產生第一中間讀取輸出131，且第二解碼器124產生第二中間讀取輸出132。當正自圖1之雙OTP組態讀取單一位元時，中間讀取輸出131及132可各自包括單一位元。當正自雙OTP組態讀取多個位元(例 如，8位元字、32位元字，等等)時，中間讀取輸出131及132可各自包括多個(例如，8個、32個，等等)位元。
錯誤偵測及校正電路系統120可將中間讀取輸出131、132及旗標133、134提供至輸出電路系統140。在一特定實施例中，輸出電路系統140包括經組態以將選擇信號提供至多工器(MUX)144之輸出邏輯142。基於旗標133及134之值，輸出邏輯142可致使MUX 144選擇第一中間讀取輸出131或第二中間讀取輸出132作為提供至系統100之全域資料路徑的OTP讀取結果150。參看圖2來進一步描述說明輸出邏輯142之操作之特定實例的資料表。
應注意，OTP元件102及112可為以熔絲或反熔絲為基礎之OTP元件、磁穿隧接面(MTJ)OTP元件，或其他類型之OTP元件。當OTP元件102及112為MTJ OTP元件時，每一MTJ OTP元件可包括一層堆疊。舉例而言，自下而上，MTJ堆疊(在MTJ OTP元件內)可包括緩衝層、反鐵磁性(AF)釘紮層(例如，由鉑錳(PtMn)製成)、合成AF釘紮層(例如，包括鈷鐵(CoFe)子層、釕(Ru)子層及鈷鐵硼(CoFeB)子層)、穿隧障壁層(例如，由氧化鎂(MgO)製成)、自由層(例如，由CoFeB製成)及罩蓋層。
當用於OTP記憶體時，MTJ元件係可藉由使用程式化電壓來使穿隧障壁層崩潰(例如，熔斷)而被程式化。當穿隧障壁層完整時，MTJ OTP元件可表示邏輯0，且可取決於MTJ元件處於並聯狀態抑或反並聯狀態而提供大2千歐姆至4千歐姆之電阻。當穿隧障壁層崩潰時，MTJ OTP元件可表示邏輯1，且可提供小一個數量級(例如，大約250歐姆)之電阻。因此，MTJ OTP元件之電阻相對於參考電阻(例如，1.5千歐姆)的比較可用以判定MTJ OTP元件表示邏輯0抑或邏輯1。然而，因為MTJ OTP元件之穿隧障壁層相對薄(例如，小於十埃)，所以該穿隧障壁層可在壽命操作(例如，磨損)期間崩潰及/或歸因於程序變 化而崩潰。結果，邏輯0可被錯誤邏輯1替換。使用錯誤偵測及校正電路系統120以及輸出電路系統140可校正此等錯誤。
在操作期間，可程式化OTP元件102及112。舉例而言，當OTP元件102及112係以MTJ為基礎時，藉由使四個OTP元件之障壁氧化物層崩潰，同時使接下來四個OTP元件之障壁氧化物層完整，可程式化八位元字「11110000」。取決於由電路系統120實施之錯誤偵測及校正的類型，亦可程式化額外位元，諸如，同位位元。在一特定實施例中，可針對每三十二個資料位元來產生七個同位位元。舉例而言，可正確地程式化OTP元件106，但可在OTP元件116中發生兩個程式化錯誤，從而歸因於未在第三位元及第四位元處崩潰之氧化物而引起「11000000」。
在程式化完成之後，可對八位元字執行讀取操作。出於說明目的，假定到解碼器122及124中每一者為SEC-DED解碼器。因此，第一解碼器122可輸出具有經撤銷確證(例如，0)值之第一旗標133，此係因為在儲存於左側OTP元件102中的八位元字之表示中不存在不可校正錯誤，且第一中間讀取輸出131可為「11110000」。然而，第二解碼器124可輸出具有經確證(例如，1)值之第二旗標134，此係因為在儲存於右側OTP元件112中的八位元字之表示中存在不可校正錯誤(例如，因為SEC-DED解碼器不能夠校正兩個程式化錯誤)。因此，第二中間讀取輸出132可不正確。
輸出邏輯142可接收旗標133及134。如圖2之資料表所說明，當第一旗標133被撤銷確證且第二旗標134被確證時，輸出邏輯142可設定選擇信號(SEL)，使得MUX 144選擇第一中間讀取輸出131作為OTP讀取結果150。因此，可選擇左側OTP元件102中的八位元字之表示(其不包括任何錯誤)作為OTP讀取結果150。
在對OTP元件102及112之壽命操作(例如，常規磨損)期間，可發 生氧化物崩潰。舉例而言，可在左側OTP元件102中的八位元字之最後位元中發生氧化物崩潰，從而引起「11110001」。然而，因為已在字中形成僅單一位元錯誤，所以第一SEC-DED解碼器122可能夠在讀取操作期間成功地校正該錯誤，且第一中間讀取輸出131可仍為「11110000」。因此，可在讀取操作期間撤銷確證第一旗標133，且可選擇錯誤校正中間讀取輸出131作為OTP讀取輸出150。
應注意，可在圖1之系統100中使用各種類型之ECC。舉例而言，可使用漢明碼。作為另一實例，可產生同位位元且將其儲存於OTP元件102及112中。在另一實施中，可使用以循環冗餘檢查(CRC)為基礎之解碼器以代替SEC-DED解碼器。
圖1之系統100可因此啟用呈雙OTP組態之OTP元件(包括MTJ元件)的錯誤偵測及校正。不同於對讀取輸出執行邏輯OR運算且因此傳播錯誤邏輯1值之系統，圖1之系統100可使用錯誤校正技術以偵測及校正錯誤邏輯1值。舉例而言，可使用錯誤偵測及校正電路系統120來偵測及校正由MTJ氧化物崩潰引起之錯誤邏輯1值。
參看圖2，展示用以說明圖1之輸出邏輯142的操作之特定實施例的資料表200。如資料表200所展示，當第一旗標133(被表示為「FLAG_DED_L」)及第二旗標134(被表示為「FLAG_DED_R」)皆未被確證時，可將選擇信號(SEL)之任一值提供至MUX 144，此係因為第一讀取輸出131(被表示為「DOUT_L」)及第二讀取輸出132(被表示為「DOUT_R」)兩者正確。然而，當旗標133、134中之一者被確證且另一旗標被撤銷確證時，可產生選擇信號(SEL)，使得選擇對應於經撤銷確證旗標之讀取輸出作為OTP讀取結果150(被表示為「DOUT」)。當旗標133、134兩者被確證時，可使用選擇信號(SEL)之任一值，此係因為讀取輸出131、132兩者錯誤。在此狀況下，可產生錯誤信號。
參看圖3，展示執行OTP元件之錯誤偵測及校正的方法之特定實施例的流程圖且將其大體上表示為300。在一說明性實施例中，可在圖1之系統100處執行方法300。
方法300可包括：在302處，對儲存於第一OTP元件中的資料之第一表示執行第一錯誤偵測操作以產生第一旗標。第一旗標可指示資料之第一表示是否包括任何不可校正錯誤。舉例而言，在圖1中，第一解碼器122可對儲存於OTP元件106中的資料之第一表示執行第一錯誤偵測操作，且可產生第一旗標133。在一特定實施例中，第一解碼器122亦可回應於判定出資料之第一表示包括可校正錯誤而執行錯誤校正操作。舉例而言，當第一解碼器122為SEC-DED解碼器且在資料之第一表示中存在單一錯誤時，第一解碼器122可校正該錯誤。
方法300亦可包括：在304處，對儲存於第二OTP元件中的資料之第二表示執行第二錯誤偵測操作以產生第二旗標。第二旗標可指示資料之第二表示是否包括任何不可校正錯誤。舉例而言，在圖1中，第二解碼器124可對儲存於OTP元件116中的資料之第二表示執行第二錯誤偵測操作，且可產生第二旗標134。在一特定實施例中，第二解碼器124亦可回應於判定出資料之第二表示包括可校正錯誤而執行錯誤校正操作。舉例而言，當第二解碼器124為SEC-DED解碼器且在資料之第二表示中存在單一錯誤時，第二解碼器124可校正該錯誤。
方法300可進一步包括：在306處，回應於第一旗標及第二旗標而基於資料之第一表示或資料之第二表示來產生讀取輸出。舉例而言，在圖1中，MUX 144可基於自輸出邏輯142接收之選擇信號來產生OTP讀取結果150，其中該選擇信號係回應於第一旗標133及第二旗標134，如參看圖2之資料表200所描述。
圖3之方法300可因此啟用呈雙OTP組態之OTP元件(包括MTJ元件)的錯誤偵測及校正。另外，不同於對讀取輸出執行邏輯OR運算且 因此傳播錯誤邏輯1值之系統，圖3之方法300可使用錯誤校正技術以偵測及校正錯誤邏輯1值(例如，歸因於MTJ氧化物崩潰而產生)。
參看圖4，展示包括可操作以執行OTP元件之錯誤偵測及校正的組件之無線器件400的方塊圖。無線器件400包括耦接至記憶體432之處理器410，諸如，數位信號處理器(digital signal processor,DSP)。
圖4亦展示耦接至處理器410及顯示器428之顯示控制器426。編碼器/解碼器(CODEC)434亦可耦接至處理器410。揚聲器436及麥克風438可耦接至CODEC 434。圖4亦指示出無線控制器440可經由射頻(radio-frequency,RF)介面480耦接至處理器410及天線442，RF介面480安置於無線控制器440與天線442之間。一次性可程式化(OTP)元件491及492亦可耦接至處理器410，如所展示。OTP元件491及492可對應於圖1之OTP元件102及112。OTP元件491及492可耦接至錯誤偵測及校正電路系統493以及輸出電路系統494。錯誤偵測及校正電路系統493可對應於圖1之錯誤偵測及校正電路系統120，且輸出電路系統494可對應於圖1之輸出電路系統140。
記憶體432可為包括可執行指令456之有形非暫時性處理器可讀儲存媒體。指令456係可由處理器(諸如，處理器410)執行以執行本文所描述之操作、功能及/或方法中的一或多者(諸如，圖3之方法300)或起始該一或多者之執行。指令456亦係可由耦接至處理器410的無線器件400之替代處理器(未圖示)執行。舉例而言，在執行指令456時，處理器410可對OTP元件491及492執行(或起始)讀取操作。因此，由處理器410執行指令456可致使(或起始)產生第一旗標(例如，圖1之第一旗標133)、產生第二旗標(例如，圖1之第二旗標134)，及產生讀取輸出(例如，圖1之OTP讀取結果150)。
在一特定實施例中，處理器410、顯示控制器426、記憶體432、CODEC 434及無線控制器440包括於系統級封裝或系統單晶片器件422 中。在一特定實施例中，輸入器件430及電力供應器444耦接至系統單晶片器件422。此外，在一特定實施例中，如圖4所說明，顯示器428、輸入器件430、揚聲器436、麥克風438、天線442及電力供應器444在系統單晶片器件422外部。然而，顯示器428、輸入器件430、揚聲器436、麥克風438、天線442及電力供應器444中每一者可耦接至系統單晶片器件422之組件，諸如，介面或控制器。
結合所描述實施例，一種裝置包括第一OTP元件、第二OTP元件，及用於自第一OTP元件接收資料之第一表示的構件。舉例而言，接收構件可包括：本機資料路徑107；本機資料路徑117；錯誤偵測及校正電路系統120；第一解碼器122；第二解碼器124；錯誤偵測及校正電路系統493；用以自OTP元件接收資料之一或多個其他器件、電路、模組或指令；或其任何組合。
該裝置亦包括用於回應於接收構件之輸出而基於來自第一OTP元件的資料之第一表示或基於來自第二OTP元件的資料之第二表示來輸出OTP讀取結果的構件。舉例而言，輸出構件可包括：輸出電路系統140；輸出邏輯142；MUX 144；輸出電路系統494；用以輸出資料之一或多個其他器件、電路、模組或指令；或其任何組合。
前述所揭示器件及功能性可經設計及組態成儲存於電腦可讀媒體上之電腦檔案(例如，RTL、GDSII、GERBER等等)。可將一些或所有此等檔案提供至基於此等檔案來製造器件之製造處置器。所得產品包括半導體晶圓，半導體晶圓接著經切割成半導體晶粒且封裝成半導體晶片。接著在上文所描述之器件中使用該等晶片。圖5描繪電子器件製造程序500之特定說明性實施例。
在製造程序500處(諸如，在研究電腦506處)接收實體器件資訊502。實體器件資訊502可包括表示半導體器件(諸如，包括圖1之系統100及/或其組件(例如，OTP元件102、OTP元件112、錯誤偵測及校正 電路系統120、輸出電路系統140等等)的器件)之至少一實體屬性的設計資訊。舉例而言，實體器件資訊502可包括實體參數、材料特性，及經由耦接至研究電腦506之使用者介面504而鍵入的結構資訊。研究電腦506包括耦接至諸如記憶體510之電腦可讀媒體的處理器508，諸如，一或多個處理核心。記憶體510可儲存電腦可讀指令，電腦可讀指令可執行以致使處理器508變換實體器件資訊502以符合檔案格式且產生程式庫檔案512。
在一特定實施例中，程式庫檔案512包括至少一資料檔案，至少一資料檔案包括經變換設計資訊。舉例而言，程式庫檔案512可包括經提供以供電子設計自動化(electronic design automation,EDA)工具520使用之半導體器件程式庫，包括圖1之系統100及/或其組件。
程式庫檔案512可結合設計電腦514處之EDA工具520而使用，設計電腦514包括耦接至記憶體518之處理器516，諸如，一或多個處理核心。可將EDA工具520作為處理器可執行指令而儲存於記憶體518處，以使設計電腦514之使用者能夠設計包括程式庫檔案512的圖1之系統100及/或其組件的器件。舉例而言，設計電腦514之使用者可經由耦接至設計電腦514之使用者介面524鍵入電路設計資訊522。
電路設計資訊522可包括表示包括圖1之系統100及/或其組件的半導體器件之至少一實體屬性的設計資訊。舉例說明，電路設計屬性可包括特定電路及與電路設計中之其他元件之關係的識別、定位資訊、特徵大小資訊、互連資訊，或表示半導體器件之實體屬性的其他資訊。
設計電腦514可經組態以變換包括電路設計資訊522之設計資訊以符合檔案格式。舉例說明，檔案形成可包括資料庫二進位檔案格式，資料庫二進位檔案格式表示關於呈階層格式之電路佈局的平面幾何形狀、文字標記及其他資訊，諸如，圖形資料系統(Graphic Data System,GDSII)檔案格式。設計電腦514可經組態以產生包括經變換設計資訊之資料檔案，諸如，GDSII檔案526，其包括描述包括圖1之系統100及/或其組件且亦包括在SOC內之額外電子電路及組件之器件的資訊。
可在製造程序528處接收GDSII檔案526，以根據GDSII檔案526中之經變換資訊來製造包括圖1之系統100及/或其組件的半導體器件。舉例而言，器件製造程序可包括將GDSII檔案526提供至遮罩製造商530以產生一或多個遮罩，諸如，待與光微影處理一起使用之遮罩，被說明為代表性遮罩532。可在製造程序期間使用遮罩532以產生一或多個晶圓534，晶圓534可經測試及分離成晶粒，諸如，代表性晶粒536。晶粒536包括一電路，該電路包括圖1之系統100及/或其組件。
可將晶粒536提供至封裝程序538，其中將晶粒536併入至代表性封裝540中。舉例而言，封裝540可包括單一晶粒536或多個晶粒，諸如，系統級封裝(system-in-package,SiP)配置。封裝540可經組態以符合一或多個標準或規格，諸如，電子器件聯合工程委員會(Joint Electron Device Engineering Council,JEDEC)標準。
可將關於封裝540之資訊散佈至各種產品設計者，諸如，經由儲存於電腦546處之組件程式庫。電腦546可包括耦接至記憶體550之處理器548，諸如，一或多個處理核心。可將印刷電路板(printed circuit board,PCB)工具作為處理器可執行指令而儲存於記憶體550處，以處理經由使用者介面544而自電腦546之使用者接收之PCB設計資訊542。PCB設計資訊542可包括電路板上之已封裝半導體器件的實體定位資訊，該已封裝半導體器件對應於包括圖1之系統100及/或其組件的封裝540。
電腦546可經組態以變換PCB設計資訊542以產生資料檔案，諸如，具有資料之GERBER檔案552，該資料包括電路板上之已封裝半 導體器件的實體定位資訊，以及諸如跡線及介層孔之電連線的佈局，其中該已封裝半導體器件對應於包括圖1之系統100及/或其組件的封裝540。在其他實施例中，由經變換PCB設計資訊產生之資料檔案可具有不同於GERBER格式之格式。
可在板組裝程序554處接收GERBER檔案552，且使用GERBER檔案552以產生PCB，諸如，代表性PCB 556，其係根據儲存於GERBER檔案552內之設計資訊而製造。舉例而言，可將GERBER檔案552上傳至一或多個機器以執行PCB生產程序之各種步驟。可將PCB 556填入有包括封裝540之電子組件以形成代表性印刷電路總成(printed circuit assembly,PCA)558。
可在產品製造程序560處接收PCA 558且將PCA 558整合至一或多個電子器件中，諸如，第一代表性電子器件562及第二代表性電子器件564。作為一說明性的非限制性實例，第一代表性電子器件562、第二代表性電子器件564或兩者可選自以下各者之群組：機上盒、音樂播放器、視訊播放器、娛樂單元、導航器件、通信器件、個人數位助理(PDA)、固定位置資料單元及電腦，圖1之系統100及/或其組件整合至該器件中。作為另一說明性的非限制性實例，電子器件562及564中之一或多者可為遠端單元，諸如，行動電話、手持型個人通信系統(personal communication system,PCS)單元、諸如個人資料助理之攜帶型資料單元、具備全球定位系統(global positioning system,GPS)功能之器件、導航器件、諸如儀錶讀取設備之固定位置資料單元，或儲存或擷取資料或電腦指令之任何其他器件，或其任何組合。除了根據本發明之教示的遠端單元以外，亦可在包括主動式積體電路系統之任何器件中合適地使用本發明之實施例，主動式積體電路系統包括記憶體及晶片上電路系統。
包括圖1之系統100及/或其組件的器件可經製造、處理及併入至 電子器件中，如說明性程序500所描述。關於圖1至圖4所揭示之實施例的一或多個態樣可包括於各種處理階段處(諸如，在程式庫檔案512、GDSII檔案526及GERBER檔案552內)，以及儲存於研究電腦506之記憶體510、設計電腦514之記憶體518、電腦546之記憶體550、在各種階段處(諸如，在板組裝程序554處)使用之一或多個其他電腦或處理器(未圖示)的記憶體處，且亦併入至諸如遮罩532、晶粒536、封裝540、PCA 558、諸如原型電路或器件(未圖示)之其他產品或其任何組合的一或多個其他實體實施例中。雖然描繪自實體器件設計至最終產品之各種代表性生產階段，但在其他實施例中，可使用較少階段或可包括額外階段。相似地，可由單一實體或由執行程序500之各種階段的一或多個實體執行程序500。
熟習此項技術者應進一步瞭解，可將結合本文所揭示之實施例而描述之各種說明性邏輯區塊、組態、模組、電路及演算法步驟實施為電子硬體、由處理器執行之電腦軟體，或兩者之結合。上文大體上在功能性方面描述各種說明性組件、區塊、組態、模組、電路及步驟。將此功能性實施為硬體抑或處理器可執行指令取決於特定應用及強加於整個系統上之設計約束。熟習此項技術者可針對每一特定應用而以變化之方式來實施所描述功能性，但不應將此等實施決策解譯為造成脫離本發明之範疇。
結合本文所揭示之實施例而描述之方法或演算法的步驟可直接地體現於硬體中、由處理器執行之軟體模組中，或兩者之組合中。軟體模組可駐留於隨機存取記憶體(RAM)、快閃記憶體、唯讀記憶體(ROM)、可程式化唯讀記憶體(PROM)、可抹除可程式化唯讀記憶體(EPROM)、電可抹除可程式化唯讀記憶體(EEPROM)、暫存器、硬碟、抽取式磁碟、緊密光碟唯讀記憶體(CD-ROM)或此項技術中所知的任何其他形式之非暫時性儲存媒體中。將例示性儲存媒體耦接至處 理器，使得該處理器可自該儲存媒體讀取資訊及將資訊寫入至該儲存媒體。在替代例中，儲存媒體可與處理器成一體式。處理器及儲存媒體可駐留於特殊應用積體電路(ASIC)中。ASIC可駐留於計算器件或使用者終端機中。在替代例中，處理器及儲存媒體可作為離散組件而駐留於計算器件或使用者終端機中。
提供所揭示實施例之先前描述以使任何熟習此項技術者能夠進行或使用所揭示實施例。對於熟習此項技術者而言，對此等實施例之各種修改將易於顯而易見，且本文所定義之原理可在不脫離本發明之範疇的情況下應用於其他實施例。因此，本發明並不意欲限於本文所展示之實施例，而應符合可能與如由以下申請專利範圍定義之原理及新穎特徵相一致的最廣泛範疇。
100‧‧‧系統
102‧‧‧一次性可程式化(OTP)元件
103‧‧‧第一列解碼器
104‧‧‧字線
105‧‧‧位元線
106‧‧‧一次性可程式化(OTP)元件
107‧‧‧本機資料路徑
112‧‧‧一次性可程式化(OTP)元件
113‧‧‧第二列解碼器
114‧‧‧字線
115‧‧‧位元線
116‧‧‧一次性可程式化(OTP)元件
117‧‧‧本機資料路徑
120‧‧‧錯誤偵測及校正電路系統
122‧‧‧第一錯誤偵測及校正解碼器/解碼器
124‧‧‧第二錯誤偵測及校正解碼器/解碼器
131‧‧‧中間讀取輸出
132‧‧‧中間讀取輸出
133‧‧‧旗標
134‧‧‧旗標
140‧‧‧輸出電路系統
142‧‧‧輸出邏輯
144‧‧‧多工器(MUX)
150‧‧‧一次性可程式化(OTP)讀取結果

Claims (29)

  1. 一種電路，其包含：一第一一次性可程式化(OTP)元件；一第二OTP元件；錯誤偵測電路系統，其經耦接以自該第一OTP元件接收資料之一第一表示；及輸出電路系統，其回應於該錯誤偵測電路系統之一輸出以基於該資料之該第一表示或基於來自該第二OTP元件的該資料之一第二表示來輸出一OTP讀取結果。
  2. 如請求項1之電路，其中該第一OTP元件包括於磁穿隧接面(MTJ)OTP元件之一第一集合中。
  3. 如請求項1之電路，其中該第二OTP元件包括於磁穿隧接面(MTJ)OTP元件之一第二集合中。
  4. 如請求項1之電路，其中該錯誤偵測電路系統包含一錯誤校正碼(ECC)解碼器。
  5. 如請求項4之電路，其中該ECC解碼器包含一單錯誤校正(SEC)及雙錯誤偵測(DED)(SEC-DED)解碼器。
  6. 如請求項1之電路，其中該錯誤偵測電路系統包含一循環冗餘檢查(CRC)解碼器。
  7. 如請求項1之電路，其中該錯誤偵測電路系統之該輸出包括指示是否在該資料之該第一表示中偵測到任何不可校正錯誤的一第一旗標。
  8. 如請求項7之電路，其中該錯誤偵測電路系統經組態以自該第二OTP元件接收該資料之該第二表示，且其中該錯誤偵測電路系統之該輸出進一步包括指示是否在該資料之該第二表示中偵測到 任何不可校正錯誤的一第二旗標。
  9. 如請求項1之電路，其中該輸出電路系統包括一多工器，該多工器經組態以回應於該錯誤偵測電路系統指示出在該資料之一特定表示中未偵測到不可校正錯誤而選擇對應於該資料之該特定表示的一錯誤校正碼(ECC)資料輸出。
  10. 如請求項1之電路，其中該輸出電路系統整合至至少一半導體晶粒中。
  11. 如請求項1之電路，其進一步包含選自由以下各者組成之群組之一器件：一機上盒、一音樂播放器、一視訊播放器、一娛樂單元、一導航器件、一通信器件、一個人數位助理(PDA)、一固定位置資料單元及一電腦，該輸出電路系統整合至該器件中。
  12. 一種方法，其包含：基於儲存於一第一一次性可程式化(OTP)元件中的資料之一第一表示來產生一第一旗標，其中該第一旗標指示該資料之該第一表示是否包括任何不可校正錯誤；基於儲存於一第二OTP元件中的該資料之一第二表示來產生一第二旗標，其中該第二旗標指示該資料之該第二表示是否包括任何不可校正錯誤；及回應於該第一旗標及該第二旗標而基於該資料之該第一表示或該資料之該第二表示來產生一讀取輸出。
  13. 如請求項12之方法，其進一步包含：對該資料之該第一表示執行一第一錯誤偵測操作以產生該第一旗標；及對該資料之該第二表示執行一第二錯誤偵測操作以產生該第二旗標。
  14. 如請求項12之方法，其進一步包含：回應於判定出該資料之一 特定表示包括一可校正錯誤而關於該資料之該特定表示來執行一錯誤校正操作。
  15. 如請求項12之方法，其中當該第一旗標指示出該資料之該第一表示不包括不可校正錯誤且該第二旗標指示出該資料之該第二表示包括至少一不可校正錯誤時，基於該資料之該第一表示來產生該讀取輸出。
  16. 如請求項12之方法，其中當該第二旗標指示出該資料之該第二表示不包括不可校正錯誤且該第一旗標指示出該資料之該第一表示包括至少一不可校正錯誤時，基於該資料之該第二表示來產生該讀取輸出。
  17. 如請求項12之方法，其中在整合至一電子器件中之電路系統處產生該第一旗標、該第二旗標及該讀取輸出。
  18. 一種裝置，其包含：一第一一次性可程式化(OTP)元件；一第二OTP元件；用於自該第一OTP元件接收資料之一第一表示的構件；及用於回應於該接收構件之一輸出而基於該資料之該第一表示或基於來自該第二OTP元件的該資料之一第二表示來輸出一OTP讀取結果的構件。
  19. 如請求項18之裝置，其中該第一OTP元件包括於磁穿隧接面(MTJ)OTP元件之一第一集合中，且其中該第二OTP元件包括於MTJ OTP元件之一第二集合中。
  20. 如請求項18之裝置，其中該接收構件包含耦接至該第一OTP元件及該第二OTP元件之錯誤偵測電路系統。
  21. 如請求項20之裝置，其中該輸出構件包含一多工器，該多工器經組態以回應於該錯誤偵測電路系統指示出在該資料之一特定 表示中未偵測到不可校正錯誤而選擇對應於該資料之該特定表示的一錯誤校正碼(ECC)資料輸出。
  22. 如請求項18之裝置，其進一步包含選自由以下各者組成之群組之一器件：一機上盒、一音樂播放器、一視訊播放器、一娛樂單元、一導航器件、一通信器件、一個人數位助理(PDA)、一固定位置資料單元及一電腦，該接收構件及該輸出構件整合至該器件中。
  23. 一種方法，其包含：用於基於儲存於一第一一次性可程式化(OTP)元件中的資料之一第一表示來產生一第一旗標的一步驟，其中該第一旗標指示該資料之該第一表示是否包括任何不可校正錯誤；用於基於儲存於一第二OTP元件中的該資料之一第二表示來產生一第二旗標的一步驟，其中該第二旗標指示該資料之該第二表示是否包括任何不可校正錯誤；及用於回應於該第一旗標及該第二旗標而基於該資料之該第一表示或該資料之該第二表示來產生一讀取輸出的一步驟。
  24. 如請求項23之方法，其中在整合至一電子器件中之電路系統處執行用於產生該第一旗標之該步驟、用於產生該第二旗標之該步驟及用於產生該讀取輸出之該步驟。
  25. 一種非暫時性電腦可讀媒體，其包含指令，該等指令在由一處理器執行時致使該處理器：致使基於儲存於一第一一次性可程式化(OTP)元件中的資料之一第一表示來產生一第一旗標，其中該第一旗標指示該資料之該第一表示是否包括任何不可校正錯誤；致使基於儲存於一第二OTP元件中的該資料之一第二表示來產生一第二旗標，其中該第二旗標指示該資料之該第二表示是否 包括任何不可校正錯誤；及回應於該第一旗標及該第二旗標而致使基於該資料之該第一表示或該資料之該第二表示來產生一讀取輸出。
  26. 如請求項25之非暫時性電腦可讀媒體，其中該處理器整合至選自由以下各者組成之群組之一器件中：一機上盒、一音樂播放器、一視訊播放器、一娛樂單元、一導航器件、一通信器件、一個人數位助理(PDA)、一固定位置資料單元及一電腦。
  27. 一種方法，其包含：接收表示一半導體器件之至少一實體屬性的設計資訊，該半導體器件包含：一第一一次性可程式化(OTP)元件；一第二OTP元件；錯誤偵測電路系統，其經耦接以自該第一OTP元件接收資料之一第一表示；及輸出電路系統，其回應於該錯誤偵測電路系統之一輸出以基於該資料之該第一表示或基於來自該第二OTP元件的該資料之一第二表示來輸出一OTP讀取結果；變換該設計資訊以符合一檔案格式；及產生包括該經變換設計資訊之一資料檔案。
  28. 如請求項27之方法，其中該資料檔案包含一GDSII格式。
  29. 如請求項27之方法，其中該資料檔案包含一GERBER格式。
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