TW201434078A - 形成鰭狀結構的方法 - Google Patents

Abstract

一種形成鰭狀結構的方法，包含有下述步驟。首先，形成一墊層於一基底上。接著，形成一犧牲圖案於墊層上。之後，形成一間隙壁於犧牲圖案側邊的墊層上，其中間隙壁對於墊層的高度比大於5。而後，移除犧牲圖案。之後，將間隙壁的佈局轉移至基底，以於基底中形成至少一鰭狀結構，其具有一梯形的剖面結構。

Description

形成鰭狀結構的方法

本發明係關於一種形成鰭狀結構的方法，且特別係關於一種形成具有梯形的剖面結構的鰭狀結構的方法。

隨著半導體元件尺寸的縮小，維持小尺寸半導體元件的效能是目前業界的主要目標。為了提高半導體元件的效能，目前已逐漸發展出各種多閘極場效電晶體元件(multi-gate MOSFET)。多閘極場效電晶體元件包含以下幾項優點。首先，多閘極場效電晶體元件的製程能與傳統的邏輯元件製程整合，因此具有相當的製程相容性；其次，由於立體結構增加了閘極與基底的接觸面積，因此可增加閘極對於通道區域電荷的控制，從而降低小尺寸元件帶來的汲極引發的能帶降低(Drain Induced Barrier Lowering,DIBL)效應以及短通道效應(short channel effect)；此外，由於同樣長度的閘極具有更大的通道寬度，因此亦可增加源極與汲極間之電流量。

然而，當多閘極場效電晶體元件之尺寸逐漸縮小時，其中各部分之區域之電性及物理要求也日趨嚴苛；例如，鰭狀結構之尺寸、形狀以及彼此之間距等，如何達到所需之規格要求以及克服各物理極限形成此些結構並達成此些條件已為現今半導體產業之重要議題。

本發明提出一種形成鰭狀結構的方法，用以形成具有梯形的 剖面結構的鰭狀結構，以改善製程品質並簡化製程。

本發明提供一種形成鰭狀結構的方法，包含有下述步驟。首先，形成一墊層於一基底上。接著，形成一犧牲圖案於墊層上。之後，形成一間隙壁於犧牲圖案側邊的墊層上，其中間隙壁對於墊層的高度比大於5。而後，移除犧牲圖案。之後，將間隙壁的佈局轉移至基底，以於基底中形成至少一鰭狀結構，其具有一梯形的剖面結構。

基於上述，本發明提出一種形成鰭狀結構的方法，其係將間隙壁的佈局轉移至基底，而於基底中形成至少一鰭狀結構，其中此鰭狀結構具有一梯形的剖面結構。在此強調，本發明之間隙壁對於墊層的高度比大於5，如此一來方可形成本發明所述的鰭狀結構。例如，以此方法所形成之鰭狀結構具有梯形的剖面結構。較佳者，本發明的鰭狀結構的最大寬度的範圍可達5~20奈米，且各鰭狀結構312之間的週期節距可達70奈米。

2、4‧‧‧絕緣結構

10‧‧‧硬遮罩層

12‧‧‧墊氧化層

14‧‧‧氮化層

22‧‧‧墊層

24‧‧‧犧牲圖案

24’‧‧‧犧牲圖案材料

26‧‧‧間隙壁

26’‧‧‧間隙壁材料

100‧‧‧平面電晶體

110、210、310‧‧‧基底

120、220‧‧‧閘極介電層

130、230‧‧‧電極

140‧‧‧源/汲極區

200‧‧‧三閘極場效電晶體

210’‧‧‧塊狀底材

212、312‧‧‧鰭狀結構

240‧‧‧間隙壁

C1、C2‧‧‧閘極通道

h1、h3‧‧‧高度

h2‧‧‧厚度

11‧‧‧長度

P1、P2‧‧‧蝕刻製程

Pt‧‧‧週期節距

R1‧‧‧凹槽

S1、S2‧‧‧側壁

S3‧‧‧弧面

w1‧‧‧寬度

w2‧‧‧最大寬度

θ1、θ2‧‧‧夾角

第1圖係繪示本發明一第一實施例之平面電晶體的立體圖。

第2圖係繪示本發明一第二實施例之多閘極場效電晶體的立體圖。

第3-4圖係繪示本發明第二實施例之形成鰭狀結構的方法的剖面示意圖。

第5-10圖係繪示本發明一第三實施例之形成鰭狀結構的方法之剖面示意圖。

在半導體晶片中，可包含多個電路區，例如核心電路區、邏輯電路區、輸出/輸入電路區、靜態隨機存取記憶體(Static Random Access Memory,SRAM)區等，且各區中皆可能需要不同電性之平面電晶體或/ 及非平面電晶體，而各平面電晶體及非平面電晶體之選用及整合，視所需之功能而定。以下係先分別說明平面(planar)電晶體以及非平面(non-planar)電晶體之結構。

第1圖係繪示本發明一第一實施例之平面電晶體的立體圖。如第1圖所示，平面電晶體100係可包含一基底110、至少一絕緣結構2、一閘極介電層120、一電極130以及一源/汲極區140。基底110例如是一矽基底、一含矽基底(例如SiC)、一三五族基底(例如GaN)、一三五族覆矽基底(例如GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)、一矽覆絕緣(silicon-on-insulator，SOI)基底或一含磊晶層之基底(例如具有2.5微米(um)厚的P型磊晶層之P型基底)等半導體基底。絕緣結構2則位於基底110中，其中絕緣結構2係用以將形成於基底110上之各電晶體電性絕緣。絕緣結構2可為一淺溝隔離(shallow trench isolation,STI)結構，其例如以一淺溝隔離製程形成；或者，絕緣結構2例如為一深溝渠絕緣(deep trench isolation,DTI)結構，其例如以一深溝隔離製程形成，其中淺溝渠絕緣結構之深度例如約為2500至4000埃(angstroms)，深溝渠絕緣結構之深度例如約為25000至36000埃(angstroms)，但本發明不以此為限，詳細形成方法為本領域所熟知故不再贅述。

閘極介電層120則位於基底110以及電極130之間。閘極介電層120可為一氧化層，其例如以熱氧化(thermal oxide)製程或化學氧化(chemical oxide)製程形成，而呈一「一」字形的剖面結構；電極130可為字元線等而橫跨複數個電晶體，其材質可例如為多晶矽，因而形成一多晶矽閘極。源/汲極區140則位於電極130以及閘極介電層120相對兩側邊的基底110中，其中源/汲極區140的摻雜雜質係以所欲形成之平面電晶體100的電性而定。例如，當平面電晶體100為N型電晶體，則 源/汲極區140中所摻雜之雜質可例如為磷等五族之離子；當平面電晶體100為P型電晶體，則源/汲極區140中所摻雜之雜質可例如為硼等三族之離子。接著，可再進行後續之半導體製程，以分別將電極130以及源/汲極區140向外電連接。此外，可再搭配應變矽(strained-silicon)技術，使閘極通道部分的矽晶格產生應變，使電荷在通過此應變之閘極通道時的移動力增加，進而達到使MOS電晶體運作更快的目的。

更進一步而言，平面電晶體100可更包含一間隙壁(未繪示)位於電極130以及閘極介電層120側邊的基底110上。因而，可在後續之製程中進行一金屬閘極置換(metal gate replacement)製程。當應用一後置高介電常數介電層之後閘極製程(Gate Last for High-K Last)時，金屬閘極置換(metal gate replacement)製程係依序將間隙壁(未繪示)所圍繞之電極130以及閘極介電層120移除，而將閘極介電層120置換為其他結構較緻密之緩衝層及高介電常數閘極介電層，並搭配將電極130置換為一金屬電極，其可能包含有功函數金屬層及低電阻率材料，而形成一金屬閘極，但本發明不以此為限。在其他實施例中，可不移除閘極介電層120，而直接以其作為緩衝層，直接將高介電常數閘極介電層形成於其上等。另外，當應用一前置高介電常數介電層之後閘極製程(Gate Last for High-K First)時，閘極介電層120即已包含一高介電常數閘極介電層，是以在進行金屬閘極置換(metal gate replacement)製程時，僅移除電極130，並置換為一金屬電極即可，其可能包含有功函數金屬層及低電阻率材料，而形成一金屬閘極，但本發明不以此為限。再者，閘極介電層120可另外在包含一緩衝層(未繪示)於高介電常數閘極介電層以及基底110之間。當然，平面電晶體100亦可為一般之具有多晶矽閘極之電晶體或者可應用於一前閘極(Gate First)製程等。

在此強調，不論是形成具有多晶矽閘極之電晶體或者金屬閘極之電晶體，平面電晶體之閘極通道C1係位於閘極介電層120之下方及源/汲極區140之間的基底110中，而呈一「一」字形的剖面結構。

然而，隨著半導體元件尺寸之微縮，為了提高半導體元件的效能，目前則發展出多閘極場效電晶體元件(multi-gate MOSFET)。多閘極場效電晶體相較於上述之平面電晶體可包含以下幾項優點。首先，多閘極場效電晶體的製程能與傳統的邏輯元件製程整合，因此具有相當的製程相容性；其次，由於立體結構增加了閘極與基底的接觸面積，因此可增加閘極對於通道區域電荷的控制，從而降低小尺寸元件帶來的汲極引發的能帶降低(Drain Induced Barrier Lowering,DIBL)效應以及短通道效應(short channel effect)；此外，由於同樣長度的閘極具有更大的通道寬度，因此亦可增加源極與汲極間之電流量。因此，以下將詳述多閘極場效電晶體及其製程。並且，為簡化並清楚揭示本發明，以下之實施例之各步驟係可能以不同個數之鰭狀結構加以說明，但對應之相同部件會以相同符號表示，而各步驟所能應用之鰭狀結構之個數應不受限制。

第2圖係繪示本發明一第二實施例之多閘極場效電晶體的立體圖。如第2圖所示，其為多閘極場效電晶體之一例-三閘極場效電晶體(tri-gate MOSFET)。三閘極場效電晶體200可包含一基底210、一鰭狀結構212、至少一絕緣結構4、一閘極介電層220、一電極230以及一源/汲極區240。

鰭狀結構212位於基底210上。一般而言，鰭狀結構212係與基底210為一體成形之結構，但亦可為在基底210上再另外形成之其他結構，視實際需要而定。基底210例如是一矽基底、一含矽基底(例 如SiC)、一三五族基底(例如GaN)、一三五族覆矽基底(例如GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)、一矽覆絕緣(silicon-on-insulator，SOI)基底或一含磊晶層之基底(例如具有2.5微米(um)厚的P型磊晶層之P型基底)等半導體基底。再者，基底210可具有各種所需之結構面，以搭配後續之半導體製程；例如一蝕刻製程，其蝕刻之方向係依據結晶面之方向非等向性蝕刻出所需之凹槽或溝渠的形狀。絕緣結構4則位於鰭狀結構212側邊的基底210上，其中絕緣結構4係用以將形成於基底210上之各電晶體電性絕緣。絕緣結構4例如為一淺溝隔離(shallow trench isolation,STI)結構，其例如以一淺溝隔離製程形成；或者，絕緣結構4例如為一深溝渠絕緣(deep trench isolation,DTI)結構，其例如以一深溝隔離製程形成，其中淺溝渠絕緣結構之深度例如約為2500至4000埃(angstroms)，深溝渠絕緣結構之深度例如約為25000至36000埃(angstroms)，但本發明不以此為限，詳細形成方法為本領域所熟知故不再贅述。

閘極介電層220則覆蓋部分之鰭狀結構212，夾置於鰭狀結構212以及電極230之間，而呈一「ㄇ」字形的剖面結構。閘極介電層220可例如為氧化矽，且例如以熱氧化(thermal oxide)製程或化學氧化(chemical oxide)製程形成，但本發明不以此為限。電極230可橫跨複數個電晶體而為字元線等，其材質可例如為多晶矽，因而形成一多晶矽閘極。

源/汲極區240則位於電極230以及閘極介電層220側邊的鰭狀結構212中，其中源/汲極區240的摻雜雜質係以所欲形成之三閘極場效電晶體200的電性而定。例如，當三閘極場效電晶體200為N型電晶體，則源/汲極區240中所摻雜之雜質可例如為磷等五族之離子；當三閘極場效電晶體200為P型電晶體，則源/汲極區240中所摻雜之雜質可例 如為硼等三族之離子。接著，可再進行後續之半導體製程，以分別將電極230以及源/汲極區240向外電連接。此外，可再搭配應變矽(strained-silicon)技術，使閘極通道部分的矽晶格產生應變，使電荷在通過此應變之閘極通道時的移動力增加，進而達到使MOS電晶體運作更快的目的。

更進一步而言，三閘極場效電晶體200可更包含一間隙壁(未繪示)位於電極230以及閘極介電層220側邊的基底210以及鰭狀結構212上。因而，可在後續之製程中進行一金屬閘極置換(metal gate replacement)製程。當應用一後置高介電常數介電層之後閘極製程(Gate Last for High-K Last)時，金屬閘極置換(metal gate replacement)製程係依序將間隙壁(未繪示)所圍繞之電極230以及閘極介電層220移除，而將閘極介電層220置換為其他結構較緻密之緩衝層及高界電常數閘極介電層，並搭配將電極230置換為一金屬電極，其可能包含有功函數金屬層及低電阻率材料，而形成一金屬閘極。另外，在其他實施例中，可不移除閘極介電層220，而直接以其作為緩衝層，直接將高介電常數閘極介電層形成於其上等。在其他實施例中，當應用一前置高介電常數介電層之後閘極製程(Gate Last for High-K First)時，閘極介電層220即已包含一高介電常數閘極介電層，是以在進行金屬閘極置換(metal gate replacement)製程時，僅移除電極230，並置換為一金屬電極即可，其可能包含有功函數金屬層及低電阻率材料，而形成一金屬閘極，但本發明不以此為限。再者，閘極介電層220可另外在包含一緩衝層(未繪示)於高介電常數閘極介電層以及基底210之間。當然，三閘極場效電晶體200亦可為一般之具有多晶矽閘極之電晶體或者可應用於一前閘極(Gate First)製程等。

如此一來，本實施例之三閘極場效電晶體200則具有一「ㄇ」字形的剖面結構的閘極介電層220，而其下方之閘極通道C2亦可具有一「ㄇ」字形的剖面結構。換言之，本實施例之三閘極場效電晶體200之閘極通道C2則可具有「ㄇ」字形之三面所組成之閘極通道；相較於僅具有一面之閘極通道C1(如第1圖)之平面電晶體100，三閘極場效電晶體200則可兼具體積小且載子傳輸更快速等的好處。

更進一步而言，鰭狀結構可具有不同之形狀；例如具有垂直側壁的鰭狀結構212，或者具有傾斜側壁的鰭狀結構等，而欲形成此些不同形狀之鰭狀結構應搭配不同之製程。以下將依序提出具有垂直側壁的鰭狀結構212以及具有傾斜側壁的鰭狀結構的製程。

詳細而言，形成具有垂直側壁之鰭狀結構212於基底210上的方法，可包含下述步驟。第3-4圖係繪示本發明第二實施例之形成鰭狀結構的方法的剖面示意圖。

如第3圖所示，提供一塊狀底材210’，在其上形成硬遮罩層10，其中硬遮罩層10可包含一墊氧化層12以及一氮化層14。如第4圖所示，將硬遮罩層10圖案化以定義出其下之塊狀底材210’中欲對應形成之鰭狀結構的位置；接著，進行一蝕刻製程，以於塊狀底材210’中形成所需之鰭狀結構212，因而，完成鰭狀結構212於基底210上之製作。在本實施例中，形成鰭狀結構212後，於後續製程中移除硬遮罩層10，即可於後續製程中形成三閘極場效電晶體(tri-gate MOSFET)。如此一來，由於鰭狀結構212與後續形成之閘極介電層之間具有三直接接觸面(包含二接觸側面及一接觸頂面)，因此被稱作三閘極場效電晶體(tri-gate MOSFET)。相較於平面場效電晶體，三閘極場效電晶體可藉由將上述三 直接接觸面作為載子流通之通道，而在同樣的閘極長度下具有較寬的載子通道寬度，俾使在相同之驅動電壓下可獲得加倍的汲極驅動電流。而在另一實施例中，亦可保留硬遮罩層10，而於後續製程中形成另一具有鰭狀結構之多閘極場效電晶體(multi-gate MOSFET)-鰭式場效電晶體(fin field effect transistor,Fin FET)。鰭式場效電晶體中，由於保留了硬遮罩層10，鰭狀結構212與後續將形成之閘極介電層之間僅有兩接觸側面。

此外，如前所述，本發明亦可應用於其他種類的半導體基底，例如在另一實施態樣中，提供一矽覆絕緣基底(未繪示)，並以蝕刻暨微影之方法蝕刻矽覆絕緣基底(未繪示)上之單晶矽層而停止於氧化層，即可完成鰭狀結構於矽覆絕緣基底上的製作。

此外，為能清晰揭示本發明，本實施例之鰭狀結構212僅繪示一個，但本發明所能應用之鰭狀結構212亦可為複數個。

承上，以此方法形成之鰭狀結構212係具有垂直的側壁，而礙於製程極限，此方法所能形成之鰭狀結構212之寬度以及各鰭狀結構212之間的週期節距難以隨著半導體元件之微縮而再縮小。以下，本發明再提出一實施例，其形成具有梯形的剖面結構的鰭狀結構，且所能形成之鰭狀結構的最大寬度可達20奈米下，且各鰭狀結構之週期節距(pitch)可達到70奈米。如此，相較於上述之實施例，本實施例之鰭狀結構所形成之元件，可具有更好之電性品質以及更小之元件尺寸。

第5-10圖係繪示本發明一第三實施例之形成鰭狀結構的方法之剖面示意圖。如第5圖所示，提供一基底310，其中基底310例如是一矽基底、一含矽基底(例如SiC)、一三五族基底(例如GaN)、一三五族 覆矽基底(例如GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)、一矽覆絕緣(silicon-on-insulator，SOI)基底或一含磊晶層之基底(例如具有2.5微米(um)厚的P型磊晶層之P型基底)等半導體基底。形成一墊層22於基底310上，其中墊層22可包含一氧化層，但本發明不以此為限。接著，全面覆蓋一犧牲圖案材料24’於墊層22上。然後，如第6圖所示，圖案化犧牲圖案材料24’，以形成一犧牲圖案24。在本實施例中，犧牲圖案材料24’為多晶矽，是以所形成之犧牲圖案24可為一多晶矽閘極，如此則與一般之形成多晶矽閘極之製程類似，但本發明不以此為限。

接著，如第7-8圖所示，形成一間隙壁26於犧牲圖案24側邊的墊層22上。詳細而言，如第7圖所示，全面覆蓋一間隙壁材料26’於犧牲圖案24以及墊層22上。然後，再蝕刻間隙壁材料26’，以在犧牲圖案24側邊的墊層22上形成間隙壁26。間隙壁材料26’可例如為氮化矽，故所形成之間隙壁26可為一氮化間隙壁，但本發明不以此為限。

在此強調，本發明之間隙壁26的高度h1對於墊層22的厚度h2比需大於5，以在後續製程中在基底310中蝕刻出鰭狀結構。在本實施例中，當墊層22為一氧化層而所搭配之間隙壁26為一氮化間隙壁，墊層22的厚度則較佳可為100~110埃(angstroms)，而間隙壁26的厚度較佳為800~900埃(angstroms)，但本發明不以此為限。墊層22以及間隙壁26之相對的高度h1及厚度h2以及材質等，視所欲形成之鰭狀結構之高度、寬度以及週期節距(pitch)而定。

繼之，移除犧牲圖案24，如第9圖所示，則於間隙壁26中之墊層22上形成凹槽R1。移除犧牲圖案24的方法可例如為進行一蝕刻製程P1，其對於犧牲圖案24的蝕刻率大於對於間隙壁26的蝕刻率；如此 一來，即可移除犧牲圖案24，但保留大部分之間隙壁26。

然後，將間隙壁26的佈局轉移至基底310，以於基底310中形成鰭狀結構312，如第10圖所示。在本實施例中，鰭狀結構312有四個，但在其他實施例中，鰭狀結構312可能為一個或複數個，本圖示僅為示意圖，以清楚揭示本發明。詳細而言，將間隙壁26的佈局轉移至基底310的方法可例如為進行一蝕刻製程P2，並以間隙壁26作為硬遮罩，而向下蝕刻墊層22以及基底310，以形成鰭狀結構312。蝕刻製程P2可例如為一乾蝕刻製程、一濕蝕刻製程或二者之組合。在本實施例中，蝕刻製程P2為一含氟的蝕刻製程，如此一來即可在蝕刻的過程中形成氟化物不斷地堆積在鰭狀結構312之側壁S1及S2，抑制側向蝕刻，是以可將基底310蝕刻出具有傾斜的側壁之鰭狀結構312；換言之，鰭狀結構312可具有一梯形的剖面結構。犧牲圖案24、墊層22、間隙壁26以及基底310的材質與蝕刻此些圖案之蝕刻製程P1及P2，皆可視所需形成鰭狀結構312之尺寸以及形狀等做搭配調整。尤其是，蝕刻製程P2對於墊層22、間隙壁26以及基底310的蝕刻選擇比，會直接影響到所能形成之鰭狀結構312的高度h3以及其形狀。

在本實施例中，鰭狀結構312的側壁S1及S2與基底310之間的夾角θ1及θ2小於90度，而形成一梯形的剖面結構。在一更佳的實施例中，鰭狀結構312的側壁S1及S2與基底310之間的夾角θ1及θ2可約為70度，而形成一梯形的剖面結構。另外，由於間隙壁26具有一弧面S3，是故以其圖案將其佈局轉移至基底310時，藉由間隙壁26呈帆船狀的外形而可於兩側得到不同抑制側向蝕刻的能力，所形成之鰭狀結構312亦可致使兩側壁S1及S2與基底310之間的夾角θ1及θ2不相同。更進一步而言，當間隙壁26之弧面S3長度11相對於間隙壁26之高度 h1越短且間隙壁26之剖面結構越接近一矩形，則所形成之鰭狀結構312的兩側壁S1及S2與基底310之間的夾角θ1及θ2則可越接近於一致，因此本發明係利用調整間隙壁26的形狀來調整最終所欲形成之鰭狀結構312的形狀。

在此強調，以本實施例之方法所形成之鰭狀結構312，可較第二實施例之方法所形成之鰭狀結構212具有更小之最大寬度以及更小之週期節距Pt，因而可形成更精密之佈局圖案，進而微縮半導體元件之體積。具體而言，本實施例之鰭狀結構312的最大寬度w2(鰭狀結構312的底部)的範圍可達5~20奈米。更進一步而言，本實施例之鰭狀結構312的最大寬度w2可為10奈米。再者，本實施例之各鰭狀結構312的之間的週期節距(pitch)Pt可達70奈米。

總上所述，本發明提出一種形成鰭狀結構的方法，其係將間隙壁的佈局轉移至基底，而於基底中形成至少一鰭狀結構，其中此鰭狀結構具有一梯形的剖面結構。更進一步而言，本發明之形成鰭狀結構的方法可包含下述步驟。首先，先依序形成一墊層以及一犧牲圖案於墊層上。接著，形成間隙壁於犧牲圖案側邊的墊層上。然後，移除犧牲圖案。接續，即可將間隙壁的佈局轉移至基底，以於基底中形成至少一鰭狀結構，其則可具有一梯形的剖面結構。在此強調，本發明之間隙壁的高度對於墊層的厚度比大於5，如此一來方可形成本發明所述的鰭狀結構。例如，以此方法所形成之鰭狀結構的最大寬度的範圍可達5~20奈米，例如10奈米，且各鰭狀結構312之間的週期節距可達70奈米。

22‧‧‧墊層

26‧‧‧間隙壁

310‧‧‧基底

312‧‧‧鰭狀結構

h1、h3‧‧‧高度

11‧‧‧長度

P2‧‧‧蝕刻製程

Pt‧‧‧週期節距

S1、S2‧‧‧側壁

S3‧‧‧弧面

w2‧‧‧最大寬度

θ1、θ2‧‧‧夾角

Claims (17)

1. 一種形成鰭狀結構的方法，包含有：形成一墊層於一基底上；形成一犧牲圖案於該墊層上；形成一間隙壁於該犧牲圖案側邊的該墊層上，其中該間隙壁對於該墊層的高度比大於5；移除該犧牲圖案；以及將該間隙壁的佈局轉移至該基底，以於該基底中形成至少一鰭狀結構，其具有一梯形的剖面結構。
2. 如申請專利範圍第1項所述之形成鰭狀結構的方法，其中該墊層包含一氧化層。
3. 如申請專利範圍第1項所述之形成鰭狀結構的方法，其中形成該犧牲圖案的步驟，包含：全面覆蓋一犧牲圖案材料於該墊層上；以及圖案化該犧牲圖案材料，以形成該犧牲圖案。
4. 如申請專利範圍第1項所述之形成鰭狀結構的方法，其中該犧牲圖案包含一多晶矽閘極。
5. 如申請專利範圍第1項所述之形成鰭狀結構的方法，其中形成該間隙壁的步驟，包含：全面覆蓋一間隙壁材料於該犧牲圖案以及該墊層上；以及蝕刻該間隙壁材料，以形成該間隙壁。
6. 如申請專利範圍第1項所述之形成鰭狀結構的方法，其中該墊層包含一氧化層，該間隙壁包含一氮化間隙壁。
7. 如申請專利範圍第6項所述之形成鰭狀結構的方法，其中該墊層的厚度為100~110埃(angstroms)，該間隙壁的厚度為800~900埃(angstroms)。
8. 如申請專利範圍第1項所述之形成鰭狀結構的方法，其中移除該犧牲圖案係包含進行一蝕刻製程，其對於該犧牲圖案的蝕刻率大於對於該間隙壁的蝕刻率。
9. 如申請專利範圍第1項所述之形成鰭狀結構的方法，其中將該間隙壁的佈局轉移至該基底的方法包含進行一蝕刻製程。
10. 如申請專利範圍第9項所述之形成鰭狀結構的方法，其中該蝕刻製程包含一乾蝕刻製程、一濕蝕刻製程或二者之組合。
11. 如申請專利範圍第9項所述之形成鰭狀結構的方法，其中該蝕刻製程包含一含氟的蝕刻製程。
12. 如申請專利範圍第1項所述之形成鰭狀結構的方法，其中該鰭狀結構的至少一側壁與該基底之間的夾角小於90度，而形成該梯形的剖面結構。
13. 如申請專利範圍第12項所述之形成鰭狀結構的方法，其中該鰭狀結構的至少一該側壁與該基底之間的夾角為70度，而形成該梯形的剖面結構。
14. 如申請專利範圍第1項所述之形成鰭狀結構的方法，其中該鰭狀結構具有二側壁，且該二側壁與該基底之間的夾角不相同。
15. 如申請專利範圍第1項所述之形成鰭狀結構的方法，其中該鰭狀結構的最大寬度範圍為5~20奈米。
16. 如申請專利範圍第15項所述之形成鰭狀結構的方法，其中該鰭狀結構的最大寬度為10奈米。
17. 如申請專利範圍第1項所述之形成鰭狀結構的方法，其中各該鰭狀結構之間的週期節距(pitch)為70奈米。