TW201409693A - Ｍｏｓ電晶體及其製程 - Google Patents

Abstract

一種MOS電晶體包含有一閘極結構位於一基底上，且閘極結構由下至上包含一潤濕層、一過渡層以及一低電阻率材料，其中過渡層具有一功函數層的功能，而閘極結構中不含有任何的功函數層。此外，本發明亦提供一種MOS電晶體製程，用以形成上述MOS電晶體。

Description

MOS電晶體及其製程

本發明係關於一種MOS電晶體及其製程，且特別係關於一種具有金屬閘極的MOS電晶體及其製程。

在習知半導體產業中，多晶矽係廣泛地應用於半導體元件如金氧半導體(metal-oxide-semiconductor，MOS)電晶體中，作為標準的閘極填充材料選擇。然而，隨著MOS電晶體尺寸持續地微縮，傳統多晶矽閘極因硼穿透(boron penetration)效應導致元件效能降低，及其難以避免的空乏效應(depletion effect)等問題，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。因此，半導體業界更嘗試以新的閘極填充材料，例如利用功函數(work function)金屬來取代傳統的多晶矽閘極，用以作為匹配高介電常數(High-K)閘極介電層的控制電極。

本發明提出一種MOS電晶體及其製程，其將低電阻率材料擴散至潤濕層而形成具有功函數層功能的過渡層，因此不需再另外形成功函數層。

本發明提供一種MOS電晶體，包含有一閘極結構位於一基底上，且閘極結構由下至上包含一潤濕層、一過渡層以及一低電阻率 材料，其中過渡層具有一功函數層的功能，而閘極結構中不含有任何的功函數層。

本發明提供一種MOS電晶體製程，包含有下述步驟。形成一閘極結構於一基底上，且閘極結構由下至上包含一潤濕層、一過渡層以及一低電阻率材料，其中過渡層係由低電阻率材料擴散至潤濕層所形成，且過渡層具有一功函數層的功能，而閘極結構中不含有任何的功函數層。

基於上述，本發明提供一種MOS電晶體及其製程，其先形成一潤濕層以及一低電阻率材料，再藉由將低電阻率材料之成分擴散至潤濕層，而形成一過渡層於潤濕層以及低電阻率材料之間。過渡層具有一功函數層的功能，因而本發明所形成之金屬閘極中不需再含有其他的功函數層。如此一來，本發明之MOS電晶體及其製程，可改善填洞困難的問題以及降低製程成本。

以下係以將本發明搭配一前置高介電常數後閘極(Gate-Last for High-K First)製程為例，但在其他實施例中本發明亦可應用於一後置高介電常數後閘極(Gate-Last for High-K Last)製程等，但本發明不以此為限。

第1-6圖係繪示本發明一第一實施例之MOS電晶體製程之剖面示意圖。如第1圖所示，提供一基底110，基底110例如是一矽基底、一含矽基底、一三五族覆矽基底(例如GaN-on-silicon)、一石墨 烯覆矽基底(graphene-on-silicon)或一矽覆絕緣(silicon-on-insulator，SOI)基底等半導體基底。形成一絕緣結構10於基底110中，以電性絕緣各電晶體。絕緣結構10例如為一淺溝隔離(shallow trench isolation,STI)結構，其例如以一淺溝隔離製程形成，詳細形成方法為本領域所熟知故不再贅述，但本發明不以此為限。

接續，由下而上依序形成一緩衝層(未繪示)、一閘極介電層(未繪示)、一底阻障層(未繪示)、一犧牲電極層(未繪示)以及一蓋層(未繪示)覆蓋基底110；隨之，將蓋層(未繪示)、犧牲電極層(未繪示)、底阻障層(未繪示)、閘極介電層(未繪示)以及緩衝層(未繪示)圖案化，以形成一緩衝層122、一閘極介電層124、一底阻障層126、一犧牲電極層128以及一蓋層129於基底110上。此時則由緩衝層122、閘極介電層124、底阻障層126、犧牲電極層128以及蓋層129，形成一犧牲閘極G。

緩衝層122可為一氧化層，其例如以熱氧化製程或化學氧化製程形成，但本發明不以此為限。緩衝層122位於閘極介電層124與基底110之間，以作為閘極介電層124與基底110緩衝之用。本實施例係為一前置高介電常數後閘極(Gate-Last for High-K First)製程，因此本實施例之閘極介電層124為一高介電常數閘極介電層，其可選自氧化鉿(hafnium oxide，HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al₂O₃)、氧化鑭(lanthanum oxide，La₂O₃)、氧化鉭(tantalum oxide，Ta₂O₅)、氧化釔(yttrium oxide，Y₂O₃)、氧化鋯(zirconium oxide，ZrO₂)、鈦酸鍶(strontium titanate oxide， SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide，HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)與鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)所組成之群組，但本發明不以此為限。在另一實施例中，當應用於一後置高介電常數後閘極(Gate-Last for High-K Last)製程時，則閘極介電層124將於後續製程中先被移除，再另外填入高介電常數閘極介電層，故此實施態樣下之閘極介電層124可僅為一般方便於後續製程中移除之犧牲材料，或者毋需形成閘極介電層124，等到移除犧牲電極層128後再形成一高介電常數閘極介電層作為閘極介電層。底阻障層126位於閘極介電層124上，其例如為氮化鉭(tantalum nitride，TaN)、氮化鈦(titanium nitride，TiN)等單層結構或複合層結構。犧牲電極層128可例如由多晶矽所形成，但本發明不以此為限。蓋層129可包含氮化層或氧化層等單層或多層之結構，用以當作圖案化的硬遮罩。

然後，形成一間隙壁130於犧牲閘極G側邊的基底110上，再進行一離子佈植製程，以自動對準地於其側邊的基底110中形成一源/汲極區140。間隙壁130例如是以氮化矽或氧化矽等材質所組成之單層或多層複合結構。之後，可選擇性地進行一自動對準金屬矽化物(Salicide)製程以形成一金屬矽化物(未繪示)於源/汲極區140上。而後，可選擇性地全面覆蓋一接觸洞蝕刻停止層(contact etch stop layer,CESL)150於閘極結構G、間隙壁130以及基底110上。當然，在進行離子佈植製程以形成源/汲極區140之前， 可另外再形成一襯層並進行一離子佈植製程，以形成一輕摻雜源/汲極區(未繪示)。

接著，覆蓋一層間介電層(未繪示)於基底110以及犧牲閘極G上，再將其平坦化至移除犧牲電極層128上之接觸洞蝕刻停止層(contact etch stop layer,CESL)150以及蓋層129，而如第2圖所示，形成一層間介電層160並曝露犧牲電極層128。接著，移除犧牲電極層128，而如第3圖所示形成一凹槽r並露出底阻障層126。

接著，移除底阻障層126，並如第4圖所示，重新形成一U形的底阻障層126’覆蓋閘極介電層124以及層間介電層160，其中U形的底阻障層126’亦可例如為氮化鉭(tantalum nitride，TaN)、氮化鈦(titanium nitride，TiN)等單層結構或複合層結構。然後，形成一蝕刻停止層127於U形的底阻障層126’上，其中蝕刻停止層127則為由氮化鉭等材料所組成，用以在CMOS電晶體整合製程時去除其中之p型電晶體中之功函數層時作為蝕刻停止層之用。而後，形成一功函數層172覆蓋蝕刻停止層127。在本實施例中，係為形成一NMOS電晶體，是以所形成之功函數層172為一鋁鈦金屬層，但本發明不以此為限。在其他實施例中，功函數層172亦可為氮化鈦層等功函數層，用以形成具有其他電性之電晶體。而後，形成一頂阻障層174於功函數層172上。頂阻障層174可為一氮化鈦層等，用以防止後續形成於其上之材料層中的成分向下擴散至功函數層172、蝕刻停止層127、底阻障層126或閘極介電層124等，降低電 晶體之功函數值等電性品質。

如第5圖所示，形成一潤濕層176於頂阻障層174上。在本實施例中，潤濕層176為一鈦層，但本發明不以此為限。潤濕層176可例如由鈦、鈷或釕等金屬材料所組成，其介於頂阻障層174以及後續欲形成之低電阻率材料之間，用以作為二者之緩衝以及低電阻率材料附著之用。而後，形成一低電阻率材料178於潤濕層176上。低電阻率材料178可包含由鋁或鎢等材料所組成。低電阻率材料178的電阻率係為小於潤濕層176的電阻率。

如第6圖所示，進行一例如化學機械研磨(chemical mechanical polishing,CMP)製程等平坦化製程，均勻地平坦化至露出層間介電層160，並於凹槽r內形成一金屬閘極M1，其包含緩衝層122、閘極介電層124、平坦化後的一U形的底阻障層126”、平坦化後的一蝕刻停止層127’以及平坦化後的一功函數層172’、一頂阻障層174’、一潤濕層176’與一低電阻率材料178’。接著，例如進行一微影暨蝕刻製程，於層間介電層160中形成至少一接觸洞R，而暴露出源/汲極區140(或金屬矽化物(未繪示))。之後，可再填入例如銅等金屬，以於接觸洞R中形成接觸插塞(未繪示)，將源/汲極區140向外電連接其他半導體元件。當然，接觸插塞(未繪示)亦會形成於金屬閘極M1之上方，以將金屬閘極M1向外電連接其他半導體元件。例如，在其他實施態樣中，可在形成接觸洞R之前，先再形成一層間介電層(未繪示)於層間介電層160上，以覆蓋層間介電層160以及金屬閘極M1。然後，同時形成各接觸洞R於層間介電 層(未繪示)以及層間介電層160中，再填入例如銅等金屬並平坦化，進而同時形成各接觸插塞(未繪示)於源/汲極區140(或金屬矽化物(未繪示))以及金屬閘極M1上。

以上，本發明形成金屬閘極M1，其包含緩衝層122、閘極介電層124、平坦化的U形的底阻障層126”、平坦化的蝕刻停止層127’、功函數層172’、頂阻障層174’、潤濕層176’以及低電阻率材料178’的一堆疊結構。然而，當半導體元件之尺寸日趨縮小的趨勢下，過多之此些材料層形成於凹槽r中，會導致低電阻率材料178’因凹槽r所剩之開口過小而難以填入，且需經過多道製程才能分別形成此些材料層，致使製程成本高居不下。

因此，本發明再提出第二實施例，以進一步改善第一實施例恐發生填洞困難等問題，並能簡化製作工序以降低製程成本。第7-9圖係繪示本發明一第二實施例之MOS電晶體製程之剖面示意圖。本實施例之前製程如第1-3圖與第一實施例相同，換言之，本實施例之形成犧牲閘極G於基底110上；形成間隙壁130於犧牲閘極G側邊的基底110上；形成源/汲極區140於間隙壁130側邊的基底110中；形成一金屬矽化物(未繪示)於源/汲極區140上；選擇性地全面覆蓋一接觸洞蝕刻停止層(contact etch stop layer,CESL)150於閘極結構G、間隙壁130以及基底110上；形成層間介電層160並曝露犧牲電極層128；形成凹槽r並露出底阻障層126等製程步驟皆與第一實施例相同。

在形成凹槽r並露出底阻障層126之後，先行移除底阻障層126，並如第7圖所示，重新形成一U形的底阻障層126’覆蓋閘極介電層124以及層間介電層160，其中U形的底阻障層126’亦可例如為氮化鉭(tantalum nitride，TaN)、氮化鈦(titanium nitride，TiN)等單層結構或複合層結構。然後，形成一蝕刻停止層127於U形的底阻障層126’上，其中蝕刻停止層127則為由氮化鉭等材料所組成，用以在CMOS電晶體整合製程時去除其中之p型電晶體中之功函數層時作為蝕刻停止層之用。而後，本第二實施例係直接形成一頂阻障層274覆蓋蝕刻停止層127，而不形成如第一實施例所述之功函數層。然後，形成一潤濕層276於頂阻障層274上。在一較佳的實施例中，頂阻障層274以及潤濕層276係為原位(in-situ)形成。例如，當頂阻障層274為一氮化鈦層而潤濕層276為一鈦層時，則可進行例如物理氣相沉積(physical vapor deposition,PVD)製程等一沉積製程，其可先在鍍鈦時通入氮氣形成氮化鈦層，再停止氮氣通入以形成鈦層，但本發明不以此為限。如此一來，則可減少頂阻障層274加上潤濕層276的厚度，並能有效防止頂阻障層274在欲形成潤濕層276之前被氧化，而增加一額外氧化層的厚度且降低導電效果。舉例而言，在第一實施例中，頂阻障層174’為一氮化鈦層，其厚度為40埃(angstroms)，而潤濕層176’為一鈦層，其厚度為100埃(angstroms)，而且頂阻障層174’與潤濕層176’係在不同機台製備，不但需破真空，影響產能，而容易造成頂阻障層274被氧化的狀況，且使後續潤濕層176’不易附著；但在本實施例中，頂阻障層274加上潤濕層276的厚度僅為100埃(angstroms)，而且 藉由控制氮氣通入的時間，以原位(in-situ)的方式連續形成頂阻障層274以及潤濕層276，不但鍵結良好，製程簡化，而且更省去原來頂阻障層174’的厚度。更進一步而言，潤濕層276之底層S1厚度較佳為大於其側壁S2之厚度(例如潤濕層276之底層S1厚度為80埃(angstroms)，而側壁S2之厚度為40埃(angstroms))，如此潤濕層276之底層S1部分可充分防止後續形成於其上方之成分向下擴散，而潤濕層276較薄之側壁S2部分又能增加凹槽r之開口寬度，使後續低電阻率材料填洞更容易。

接續如第8圖所示，形成一低電阻率材料280於潤濕層276上。值得注意的是，本第二實施例係藉由低電阻率材料280擴散至潤濕層276，以直接於低電阻率材料280與潤濕層276之間形成一過渡層290，並藉由選擇低電阻率材料280與潤濕層276的材料，而使過渡層290具有功函數層的功能，俾使所形成之閘極結構不含有任何的功函數層，尤其是頂阻障層274與蝕刻停止層127之間，較佳者，在潤濕層276與閘極介電層124之間不具有任何的功函數層。如此，由於不需再另外形成如第一實施例所述之功函數層172’，而且利用原位(in-situ)的方式連續形成頂阻障層274及潤濕層276具有更薄的膜厚，故本實施例可解決前一實施例中低電阻率材料280填洞困難以及減少製程成本的優勢。具體而言，潤濕層276可例如為一鈦層而低電阻率材料280例如由鋁所組成。如此一來，由於低電阻率材料280之鋁向下擴散至潤濕層276，而可與部分潤濕層276中的鈦反應形成鋁鈦金屬層之過渡層290。過渡層290之化學式可包含Ti_xAl_y，較佳而言y>x，例如過渡層290之化學式較佳 為TiAl₃，但本發明不以此為限。在本實施例中，過渡層290亦為一鋁鈦金屬層，因此可取代第一實施例中之功函數層172’(其亦為一鋁鈦金屬層，用以形成一NMOS電晶體)。在其他實施例中，潤濕層276及低電阻率材料280亦可為其他材料之組合。例如，潤濕層276可包含由鈦、鈷或釕等所組成，而搭配的低電阻率材料280可包含由鎢、鋁等所組成。以鎢所組成之低電阻率材料280，具有較鋁更慢之擴散速率，因此可再進一步降低其下方之U形的底阻障層126’、蝕刻停止層127以及頂阻障層274’的厚度。

如第9圖所示，進行一例如化學機械研磨製程等研磨製程，平坦化低電阻率材料280、過渡層290、潤濕層276、頂阻障層274、蝕刻停止層127以及U形的底阻障層126’，以形成平坦化後的一U形的底阻障層126”、平坦化後的一蝕刻停止層127’以及平坦化後的一頂阻障層274’、一潤濕層276’、一過渡層290’以及一低電阻率材料280’，如此形成一金屬閘極M2。之後，形成至少一接觸洞R於層間介電層160中並暴露出源/汲極區140(或金屬矽化物(未繪示))。而後，可再形成一接觸插塞(未繪示)於接觸洞R中，俾使源/汲極區140(或金屬矽化物(未繪示))向外電連接其他半導體元件。同樣的，在其他實施態樣中，亦可在形成接觸洞R之前，先再形成一層間介電層(未繪示)於層間介電層160上，以覆蓋層間介電層160以及金屬閘極M2。然後，同時形成各接觸洞R於層間介電層(未繪示)以及層間介電層160中，再填入例如銅等金屬並平坦化，進而同時形成各接觸插塞(未繪示)於源/汲極區140(或金屬矽化物(未繪 示))以及金屬閘極M2上。之後，可再進行其他後續的半導體製程，其為本領域所熟知，故不再贅述。

承上，本發明應用上述之MOS電晶體製程，即可形成一MOS電晶體，其可如第9圖所示，具有金屬閘極M2(或者亦可指一閘極結構)位於基底110上。此金屬閘極M2可為一堆疊結構，由下而上可包含緩衝層122、閘極介電層124、U形的底阻障層126”、蝕刻停止層127’、頂阻障層274’、潤濕層276’、過渡層290’以及低電阻率材料280’。由於本發明之過渡層290’具有功函數層的功能，因此本發明之金屬閘極M2中不須再含有其他的功函數層，尤其是在潤濕層276’與閘極介電層124之間不具有任何的功函數層。如此一來，由於本發明不須再另外進行一沉積功函數層的步驟，因此即便在半導體元件之尺寸日趨縮小的趨勢下，亦可具有較大之凹槽r之開口可填入低電阻率材料280’，因而可解決第一實施例之填洞困難的問題，並且降低製程成本。例如，本發明之潤濕層276’可由鈦層所組成，而低電阻率材料280’可由鋁所組成，而二者所形成之過渡層290’即為一鋁鈦金屬層，其可具有功函數層之功能。詳細而言，藉由調整低電阻率材料280’之製程溫度或者在形成低電阻率材料280後再進行一退火製程，即可改變過渡層290’之相態(phase)，而能改變過渡層290’之微結構，進而調整其功函數值等電性參數，以達到所需之用途。例如，在不同低電阻率材料280’之製程溫度或者不同退火製程之溫度下，過渡層290’可具有之化學式可為Ti_xAl_y，其x,y值可調變；或者，x,y值隨其不同的位置或深度 可具有不同之分佈等。

另外，本發明可藉由調整U形的底阻障層126’、蝕刻停止層127、頂阻障層274’、潤濕層276’、過渡層290’以及低電阻率材料280’的厚度或材料，來改變所形成之電晶體之功函數值等電性參數。例如，藉由改變U形的底阻障層126’、蝕刻停止層127、頂阻障層274’的厚度或材料，可控制低電阻率材料280’等成分擴散至其中或其下方之閘極介電層124的含量，而改變電晶體之功函數值、等效氧化層厚度(Equivalent Oxide Thickness，EOT)或漏電流密度(leakage current density,Jg)等電性參數。一般而言，因為當低電阻率材料280’等成分擴散至閘極介電層124，就會發生漏電流的問題，一般以控制為擴散至U形的底阻障層126’或蝕刻停止層127而不再向下擴散為佳。但更佳而言，增厚蝕刻停止層127係較增厚U形的底阻障層126’或頂阻障層274’的厚度為佳，因為增厚U形的底阻障層126’或頂阻障層274’的厚度會使功函數值朝向與所需相反之數值，其中增厚蝕刻停止層127的方法，例如由原子層沉積(atomic layer deposition,ALD)製程形成時，可增加製程循環數(cycles)，即可增厚蝕刻停止層127。另外，例如當頂阻障層274’的材料為氮化鈦時，可藉由調整其氮和鈦的比例，控制其上方之金屬成分等向下擴散的程度，以改變功函數值等電性參數。更甚者，由於調整U形的底阻障層126’或蝕刻停止層127即可防止其上方之金屬成分等向下擴散，因此可省略掉頂阻障層274’，以進一步降低製程成本以及改善填洞困難的問題。

綜上所述，本發明提供一種MOS電晶體及其製程，其先形成一潤濕層以及一低電阻率材料，再藉由將低電阻率材料之成分擴散至潤濕層而形成一過渡層。過渡層具有一功函數層的功能，因而本發明所形成之金屬閘極中不需再含有其他的功函數層。如此一來，本發明之MOS電晶體及其製程，可改善填洞困難的問題以及降低製程成本。更進一步而言，可藉由調整底阻障層、蝕刻停止層、頂阻障層、潤濕層、過渡層以及低電阻率材料的材料及厚度，來改變所形成之電晶體之電性參數，例如功函數值、等效氧化層厚度(Equivalent Oxide Thickness，EOT)或漏電流密度(leakage current density,Jg)。

再者，本發明之頂阻障層、潤濕層可由原位形成。例如當頂阻障層為一氮化鈦層而潤濕層為一鈦層，則可進行一物理氣相沉積(physical vapor deposition,PVD)製程等一沉積製程，其可先在鍍鈦時通入氮氣形成氮化鈦層，再停止氮氣通入以電鍍形成鈦層。如此，可減少頂阻障層加上潤濕層的厚度，並防止頂阻障層在欲形成潤濕層之前被氧化。

雖然在圖示中U形的底阻障層126”、蝕刻停止層127’、頂阻障層274’、潤濕層276’、過渡層290’以及低電阻率材料280’具有共平面(即切齊)之上表面，但應瞭解，在形成此些膜層之後及進行如圖9之化學機械研磨製程等研磨製程之前，可針對此些膜層中的一或多者進行回蝕製程以使其上表面低於研磨過之層間介電層160的上表面。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧絕緣結構

110‧‧‧基底

122‧‧‧緩衝層

124‧‧‧閘極介電層

126‧‧‧底阻障層

126’、126”‧‧‧U形的底阻障層126’

127、127’‧‧‧蝕刻停止層

128‧‧‧犧牲電極層

129‧‧‧蓋層

130‧‧‧間隙壁

140‧‧‧源/汲極區

150‧‧‧接觸洞蝕刻停止層

160‧‧‧層間介電層

172、172’‧‧‧功函數層

174、174’、274、274’‧‧‧頂阻障層

176、176’、276、276’‧‧‧潤濕層

178、178’、280、280’‧‧‧低電阻率材料

290、290’‧‧‧過渡層

G‧‧‧犧牲閘極

M1、M2‧‧‧金屬閘極

r‧‧‧凹槽

R‧‧‧接觸洞

S1‧‧‧底層

S2‧‧‧側壁

第1-6圖係繪示本發明一第一實施例之MOS電晶體製程之剖面示意圖。

第7-9圖係繪示本發明一第二實施例之MOS電晶體製程之剖面示意圖。

10‧‧‧絕緣結構

110‧‧‧基底

122‧‧‧緩衝層

124‧‧‧閘極介電層

126”‧‧‧U形的底阻障層

127’‧‧‧蝕刻停止層

130‧‧‧間隙壁

140‧‧‧源/汲極區

150‧‧‧接觸洞蝕刻停止層

160‧‧‧層間介電層

274’‧‧‧頂阻障層

276’‧‧‧潤濕層

280’‧‧‧低電阻率材料

290’‧‧‧過渡層

M2‧‧‧金屬閘極

R‧‧‧接觸洞

Claims (20)

1. 一種MOS電晶體，包含有：一閘極結構位於一基底上，且該閘極結構由下至上包含一潤濕層、一過渡層以及一低電阻率材料，其中該過渡層具有一功函數層的功能，而該閘極結構中不含有任何的功函數層。
2. 如申請專利範圍第1項所述之MOS電晶體，其中該潤濕層包含鈦、鈷或釕。
3. 如申請專利範圍第1項所述之MOS電晶體，其中該低電阻率材料的電阻率小於該潤濕層以及該過渡層的電阻率，且該低電阻率材料包含鋁或鎢。
4. 如申請專利範圍第1項所述之MOS電晶體，其中該過渡層包含Ti_xAl_y。
5. 如申請專利範圍第4項所述之MOS電晶體，其中該過渡層包含TiAl₃。
6. 如申請專利範圍第1項所述之MOS電晶體，其中該MOS電晶體包含一NMOS電晶體。
7. 如申請專利範圍第1項所述之MOS電晶體，其中該閘極結構由下至上更包含一介電層、一底阻障層以及一蝕刻停止層，位於該 基底以及該潤濕層之間。
8. 如申請專利範圍第7項所述之MOS電晶體，其中該底阻障層包含一氮化鈦層，而該蝕刻停止層包含一氮化鉭層。
9. 如申請專利範圍第1項所述之MOS電晶體，其中該閘極結構更包含一頂阻障層，位於該基底以及該潤濕層之間。
10. 如申請專利範圍第9項所述之MOS電晶體，其中該頂阻障層包含一氮化鈦層。
11. 一種MOS電晶體製程，包含有：形成一閘極結構於一基底上，且該閘極結構由下至上包含一潤濕層、一過渡層以及一低電阻率材料，其中該過渡層係由低電阻率材料擴散至該潤濕層所形成，且該過渡層具有一功函數層的功能，而該閘極結構中不含有任何的功函數層。
12. 如申請專利範圍第11項所述之MOS電晶體製程，其中該潤濕層包含鈦、鈷或釕。
13. 如申請專利範圍第11項所述之MOS電晶體製程，其中該低電阻率材料包含鋁或鎢。
14. 如申請專利範圍第11項所述之MOS電晶體製程，其中該過渡層包含Ti_xAl_y。
15. 如申請專利範圍第14項所述之MOS電晶體製程，其中該過渡層包含TiAl₃。
16. 如申請專利範圍第11項所述之MOS電晶體製程，其中該MOS電晶體包含一NMOS電晶體。
17. 如申請專利範圍第11項所述之MOS電晶體製程，其中形成該閘極結構的步驟，更包含：由下至上形成一介電層、一底阻障層以及一蝕刻停止層，位於該基底以及該潤濕層之間。
18. 如申請專利範圍第11項所述之MOS電晶體製程，其中形成該閘極結構的步驟，更包含：形成一頂阻障層位於該基底以及該潤濕層之間。
19. 如申請專利範圍第18項所述之MOS電晶體製程，其中該頂阻障層以及該潤濕層係為原位(in-situ)形成。
20. 如申請專利範圍第19項所述之MOS電晶體製程，其中該頂阻障層包含一氮化鈦層，而該潤濕層包含一鈦層。