TW201403608A - 記憶體及感測參數判定方法 - Google Patents

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Abstract

本發明揭示記憶體裝置及用於操作一記憶體之方法，其中該等方法包含過濾該記憶體之經感測之資料之一直方圖，且使用經感測之直方圖調整用以感測該記憶體之一參數。過濾可藉由平均或求和完成，且可包含加權總和或平均值。

Description

記憶體及感測參數判定方法
本發明大體上係關於記憶體，且更特定言之，在一或多項實施例中，本發明係關於一快閃記憶體中之一感測參數之判定。
通常將記憶體裝置提供為電腦中之內部、半導體、積體電路或其他電子裝置。存在許多不同類型之記憶體，其中包含：隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)及快閃記憶體。
快閃記憶體裝置已發展成用於一寬範圍電子應用之非揮發性記憶體之一流行來源。快閃記憶體裝置通常使用允許高記憶體密度、高可靠性及低功率消耗之一單電晶體記憶體單元。透過電荷儲存結構(例如，浮動閘或電荷陷阱)之程式化或其他物理現象(例如，相變或極化)使記憶體單元之臨限電壓改變而決定每一記憶體單元之資料值。通常將該等記憶體單元分群組成區塊。可藉由(諸如)充電電荷儲存結構而電程式化一區塊內之記憶體單元之各者。藉由電荷儲存結構中之電荷之存在或不存在而決定在此類型之記憶體單元中之資料。可藉由一擦除操作自電荷儲存結構移除電荷。快閃記憶體之常見使用包含個人電腦、個人數位助理(PDA)、數位相機、數位媒體播放器、數位記錄器、遊戲、電器、運輸工具、無線裝置、蜂巢式電話及可抽換式記 憶體模組，且快閃記憶體之使用持續擴大。
快閃記憶體通常利用名為NOR快閃及NAND快閃之兩個基本架構之一者。名稱係衍生自用於讀取裝置之邏輯。在NOR快閃架構中，將記憶體單元之一邏輯行與耦合至一資料線(諸如通常稱作為位元線之彼等資料線)之每一記憶體單元並聯耦合。在NAND快閃架構中，僅將記憶體單元之一行與耦合至一位元線之該行第一記憶體單元串聯耦合。
隨著電子系統之效能與複雜性之增加，系統中之額外記憶體之需要亦增加。然而，為了持續減小系統之成本，必須將零件計數保持在最小限度。此可藉由增加積體電路之記憶體密度(藉由使用諸如多位階記憶體單元(MLC)之此等技術)來完成。舉例而言，MLC NAND快閃記憶體為一非常具成本效率之非揮發性記憶體。
多位階記憶體單元可藉由指派一位元型樣至儲存於一傳統快閃記憶體單元之一特定臨限電壓(Vt)範圍而利用該記憶體單元之類比特性。此技術允許每一記憶體單元可儲存兩個或更多個位元，此取決於經指派至記憶體單元之電壓範圍之數量及在記憶體單元之生命週期操作期間經指派之電壓範圍之穩定性。
舉例而言，可指派各範圍為200 mV之四個電壓範圍至一記憶體單元。通常，各範圍之間存在0.2 V至0.4 V之一安全範圍以防止該等範圍重疊。若儲存於記憶體單元之電壓在第一範圍內，則該記憶體單元處於一第一資料狀態(表示(例如)一邏輯11)，通常第一資料狀態視為該記憶體單元之擦除狀態。若電壓在第二範圍內，則該記憶體單元處於一第二狀態(表示(例如)一邏輯01)。此因用於提供此等電壓範圍之記憶體單元之許多範圍在記憶體單元之生命週期操作期間保持穩定而持續。
因一MLC單元可處於兩個或更多個資料狀態之一者，所以每一 狀態之電壓範圍之各者之寬度可係非常重要的。電壓範圍寬度與一記憶體電路之操作中之許多變數相關。為正確讀取一特定資料狀態，應判定該資料狀態之一感測參數(諸如，一讀取電壓位準)。例如，經程式化為一記憶體內之對應資料狀態之記憶體單元之實際分佈之寬度可影響一讀取電壓位準，其由由臨限電壓雜訊、自一範圍至另一範圍圍繞一轉變點(亦可稱作為一交越點)之波動、臨限分佈之寬度(即，厚尾(fat tail)(即，延伸進入一鄰近分佈之分佈，例如，與高斯分佈相比較，該分佈之尾向外擴張)及類似物。
因諸如上文所述之理由，且因其他理由(諸如下文所述之該等理由)，在閱讀且理解本發明後，熟習此項技術者將明白此項技術中尤其需要對判定記憶體之一感測參數之改良。
100‧‧‧方法
102‧‧‧方塊
104‧‧‧方塊
106‧‧‧方塊
108‧‧‧方塊
202‧‧‧虛線/直方圖
204‧‧‧實線/經過濾之直方圖
206‧‧‧元件
208‧‧‧元件
210‧‧‧元件
212‧‧‧線
302‧‧‧線
304‧‧‧線
401‧‧‧記憶體裝置/記憶體
404‧‧‧記憶體單元陣列/記憶體陣列
408‧‧‧列解碼電路
410‧‧‧行解碼電路
412‧‧‧輸入/輸出(I/O)控制電路
414‧‧‧位址暫存器
416‧‧‧控制邏輯
418‧‧‧取樣及保持電路
422‧‧‧狀態暫存器
424‧‧‧命令暫存器
430‧‧‧處理器
432‧‧‧控制鏈路
434‧‧‧輸入/輸出(I/O)匯流排
ALE‧‧‧位址鎖存啟用
CE#‧‧‧晶片啟用
CLE‧‧‧命令鎖存啟用
R1‧‧‧初始讀取電壓位準
R3‧‧‧讀取電壓位準
WE#‧‧‧寫入啟用
圖1係根據本發明之一實施例之一方法之一流程圖；圖2係本發明之一實施例之一圖表；圖3係本發明之另一實施例之一圖表；及圖4係根據本發明之一實施例之一電子系統之一方塊示意圖。
在以下本發明之詳細描述中，參考形成本發明之一部分之附圖，且其中藉由圖解說明特定實施例(其中可實踐該等實施例)之方式展示。足夠詳細地描述此等實施例以可使熟習此項技術者實踐本發明，且應瞭解，在不脫離本發明之範疇之情況中，可利用其他實施例且可作出方法、電或機械改變。因此，並未以一限制意義獲得以下詳細描述，且僅藉由隨附申請專利範圍連同此等申請專利範圍所授權之等效物界定本發明之範疇。
自一記憶體感測之實際資料之一直方圖中之一感測參數(諸如一讀取電壓位準)之判定，在或約介於該記憶體之資料狀態之間之預期 轉變臨限電壓之一最小值係一轉變點之一指示。然而，考慮到隨機性、雜訊及資料與其等本身之分佈中之其他經論述之因素，此轉變點可難以判定。圍繞資料狀態之間之一轉變附近之最小值之波動可使得難以判定一真實最小值。在一實施例中，基於經程式化至記憶體中之資料以判定在該記憶體中之資料狀態之間之一轉變之初始讀取電壓位準。換言之，初始讀取電壓位準係依據資料而變化。儘管一特定設計可具有在鄰近資料空間(如在先前技術中所描述)之間無作用空間(dead space)，然實際經感測之資料將很可能包含具有在該無作用空間內之一臨限電壓位準之至少一些記憶體單元。否則，因先前所述存在資料狀態之間之一無作用空間，所以所論述之一轉變點不可立即有意義。
圖1中以流程圖形式展示一種用於操作一記憶體之方法100。方法100包括：於方塊102中，建立(例如，建置)該記憶體之實際經感測之資料(例如，經感測之臨限電壓位準)之一直方圖；於方塊104中，過濾(例如，平滑化)該直方圖；於方塊106中，判定(例如，尋找)經過濾之直方圖之一搜尋區域中之局部最小值；及於方塊108中，使用最低局部最小值與最高局部最小值之一平均值調整用以感測(例如，讀取)該記憶體之一參數(例如，一讀取電壓位準)。由於直方圖中固有之雜訊，(例如)鋸齒形及其他異常，可誤導尋找對應於一多位階單元記憶體之多種資料狀態之最佳感測參數之最小值之傳統搜尋方法。過濾直方圖(例如)應允許更可靠地搜尋最佳感測參數(例如，最佳讀取電壓位準)。調整參數後，經調整之參數可用以再感測該記憶體。
在一實施例中，過濾包括：對於直方圖中之每一臨限電壓，判定臨限電壓與圍繞該臨限電壓之一或多個臨限電壓之一平均值。即，在一實施例中，對於直方圖之每一臨限電壓，一經過濾之直方圖標繪臨限電壓與該臨限電壓之每一側上之一或多個鄰近臨限電壓之平均值。此經過濾之直方圖允許比一雜訊直方圖更可靠地判定局部最小 值。舉例而言，參考圖2，其展示一記憶體裝置之一部分直方圖。虛線202指示與臨限電壓相比以一對數尺度之原始資料直方圖。實線204表示使用三個取樣平均值之一經過濾之直方圖，即，計算臨限電壓與直接相鄰取樣之鄰居臨限電壓之平均值以標繪經過濾之直方圖204。
應瞭解，在不脫離本發明之範疇之情況中，可計算更高數目個取樣之平均值，諸如5個、7個或更多。然而，隨著取樣數目之增加，過濾直方圖中失去局部性之概率增加。
如上文所描述，在過濾直方圖後之操作中判定(例如，識別)局部最小值。參考圖2，臨限電壓之一搜尋區域內之三個局部最小值自約270至310臨限電壓(Vt)階躍(如元件206、208及210個別指示，在約287階躍、293階躍及297階躍)出現。一實施例中將此臨限電壓之階躍數目設置為讀取電壓位準R3。
如已論述，因一記憶體中之臨限電壓分佈可具有不同寬度，所以可難以判定分佈之間之谷值。在一實施例中，可使用西格瑪(sigma)加權平均插值獲得經過濾之直方圖之一搜尋區域中之最小值。在一實施例中，一西格瑪加權平均插值藉由基於資料自一表或類似物初始化一粗略谷值位置、計算谷值之間之峰值、運算每一位準之一分佈寬度且運用以寬度加權之峰值計算谷值而達成。在一實施例中，可通過多次反覆而精緻化該處理程序。
如下文所描述，可使用諸如加權或求和之其他或額外函數來完成過濾直方圖。在一些情境中，諸如有限數目個位元可用於一經過濾之直方圖之一表示之情境中，求和初始讀取位置數目與鄰近位置數目可保留位元。舉例而言，若使用三個取樣求平均值，且在三個臨限電壓處使用之記憶體單元數目為2、5及3，則平均數為3.333。在不能夠表示多個位元之情況中，可失去(若干)最低有效位元內含有之資訊。然而，若求和該三個臨限電壓處之記憶體單元數目，且標繪總和，則 可留存更多資訊。
多個取樣之求平均及求和為與如本文中所描述之過濾相關之兩個不同概念。舉例而言，求平均可為簡單求平均或加權求平均，且求和可為簡單求和或加權求和。可使用加權以增加將保留之局部性之概率。舉例而言，一簡單求和或一簡單求平均相等地加權每一臨限電壓位準，包含距主讀取臨限電位準壓最遠之此等臨限電壓位準。在一實施例中，對於一加權求和或一加權求平均，加權包括直接鄰近鄰居臨限電壓位準加權至在臨限電壓位準取樣之一權重之一部分量加權之臨限電壓位準。幾乎在任何加權方案中，可將權重調整為離初始讀取電壓位準愈遠之鄰居愈低。當權重為¼、½及1時，因½為僅移除LSB，且¼為移除兩個LSB，所以使用硬體更容易完成加權。近鄰居上之權重愈高且遠鄰居上之權重愈低導啟一加權平均或一加權總和。此可減小在使用更高數目個鄰近取樣之情況中失去局部性之問題，同時仍允許一更平滑直方圖。
在一實施例中，可藉由施加一偏移進一步修改經調整之感測參數。此偏移可用以補償較寬或較窄的分佈。舉例而言，通常在四個資料狀態快閃記憶體中，中間資料狀態1與2之分佈比邊緣資料狀態0與3之分佈更窄。明確言之，資料狀態0在分佈上通常將具有一長(厚)尾，該尾延伸至鄰近資料狀態1分佈中。因此，儘管明確界定之最小值出現在未經處理及經過濾之直方圖兩者中，然當初始讀取電壓位準之任一側上之資料狀態之分佈具有不同寬度(例如，尾長度)時，最佳讀取電壓位準將自該初始讀取電壓位準及經調整之讀取電壓位準兩者稍微偏移。
對於一特定裝置，此偏移係可判定的。該偏移(例如)可依據分佈而變化。歸因於循環及類似物，偏移可與程式化處理程序及/或快閃之操作條件相關。在一實施例中，偏移為一基於表之按每快閃調整。 在測試記憶體之後，可判定典型分佈型樣，並且可判定偏移及儲存偏移(例如)於一偏移表中。在一實施例中，該等偏移並非係施加至初始讀取電壓位準，而係施加至經調整之讀取電壓位準。通常，偏移移動讀取電壓朝向不同大小之兩個分佈之較窄者，因而在一習知四個資料狀態記憶體中，偏移將通常自資料狀態0朝向資料狀態1且自資料狀態3朝向資料狀態2而修改經調整之讀取電壓位準，然因分佈通常非常接近於相同寬度，所以資料狀態2與3之間之偏移通常係可忽略的。
在快閃記憶體之實際操作中，自較小資料取樣建置直方圖，而非建置記憶體中全部資料之一直方圖(例如，其可為記憶體之一單個頁面或一整個記憶體裝置)。圖2展示自64,000個取樣建置之一直方圖。在日常操作中，可使用較小數目個取樣(例如，2,000個取樣)。當取樣之數目減小時，直方圖中之波動將增加，從而產生對過濾之更多使用以克服資料中之雜訊及隨機性。
在其中存在截斷之情境中(諸如在資料狀態0分佈中，其中在資料狀態之間之搜尋區域中之臨限電壓接近為0)，單側鄰居可用於過濾直方圖。舉例而言，參考圖2，在藉由線212指示之臨限電壓值32階躍周圍，無直方圖可用於Vt=0下之值。因為初始讀取電壓位準R1在一給定部分可為0，所以可使用0階躍至64階躍之局部最小值之一搜尋範圍，而非使用-32階躍至32階躍。因為該範圍恰在已知資料之邊緣，所以不存在接近Vt=0之左鄰居。為保持相對度量，可僅運用使用右鄰居之過濾完成對初始讀取電壓位準之調整，從而維持直方圖中之相同尺度。
在另一實施例中，一種操作一記憶體之方法包括：建立該記憶體之經感測之資料之一直方圖；及使用求平均、加權求平均、求和及加權求和之至少一者過濾該直方圖。上文已進一步詳細描述求平均及求和。
在另一實施例中，一種操作一記憶體之方法包括：判定在記憶體之經感測之資料之一直方圖之分佈之間之谷值中之讀取電壓位準；及微調經判定之讀取電壓位準。可組合(但不必組合)過濾操作與藉由施加一偏移之調整之操作。在一實施例中，微調經判定之讀取電壓位準包括：計算在經判定之讀取電壓位準之一左及一右上之最小值之平均值；及當初始讀取電壓位準之任一側上之記憶體之資料狀態之分佈具有不同寬度時偏移讀取電壓位準。可使用谷值之西格瑪加權計算判定谷值。
取決於複雜度，可在一記憶體裝置之一內部控制器(例如，控制電路)內或在一記憶體裝置之一外部控制器內實施本文中所描述之方法。若在一記憶體裝置之一內部控制器內實施，則有限的處理能力及容量可限制過濾及加權方案之複雜度。若在一外部控制器中實施，則歸因於計算及處理能力之增加，複雜度可增加。
對本文中所描述之過濾實施例之進一步調整可使用在記憶體內具有不同臨限電壓讀取增量之相同處理程序。舉例而言，可使用讀取臨限中之一20 mV階躍，而非使用一10 mV階躍。可運用不同臨限電壓階躍實施用於過濾直方圖之相同處理程序以進一步平滑化該直方圖。使用一較大臨限電壓讀取階躍可使得更容易判定經過濾之直方圖中之最小值，其可穩定該處理程序。圖3中展示此一直方圖及經過濾之直方圖之一圖形表示，以線302指示初始直方圖，且以線304指示經過濾之直方圖。
圖4係根據本發明之一實施例之一記憶體裝置401之一簡化方塊圖，且可於記憶體裝置401實踐本發明之各種實施例。記憶體裝置401包含以列與行配置之一記憶體單元陣列404。儘管將參考NAND記憶體陣列主要描述各種實施例，然各種實施例並非限制於記憶體陣列404之一具體架構。適用於本發明之實施例之其他陣列架構之一些實 例包含NOR陣列、AND陣列及虛擬接地陣列。此外，在不脫離本發明之範疇之情況中，本文中所描述之實施例適合於配合SLC及MLC記憶體使用。再者，該等方法可用於可以類比形式讀取/感測之記憶體。
提供列解碼電路408及行解碼電路410以解碼提供至記憶體裝置401之位址信號。接收且解碼位址信號以存取記憶體陣列404。記憶體裝置401亦包含輸入/輸出(I/O)控制電路412，以管理命令、位址及資料至該記憶體裝置401之輸入以及資料及狀態資訊自該記憶體裝置401之輸出。在I/O控制電路412與列解碼電路408及行解碼電路410之間耦合一位址暫存器414以在解碼之前鎖存位址信號。在I/O控制電路412與控制邏輯416之間耦合一命令暫存器424以鎖存傳入命令。在一實施例中，控制邏輯416、控制電路412及/或韌體或其他電路可個別地、組合地或與其他元件組合形成一內部控制器。然而，如本文中所使用，一控制器無必要包含任一或全部此等組件。在一些實施例中，一控制器可包括一內部控制器(例如，位於與記憶體陣列相同之晶粒上)及/或一外部控制器。控制邏輯416回應於命令以控制至記憶體陣列404之存取且產生諸如一處理器430之一外部控制器之狀態資訊。將控制邏輯416耦合至列解碼電路408及行解碼電路410以回應於位址控制該列解碼電路408及該行解碼電路410。
可將控制邏輯416耦合至一取樣及保持電路418。該取樣及保持電路418以類比資料信號之形式鎖存傳入或傳出之資料。舉例而言，該取樣及保持電路可含有電容器或用於取樣表示待寫入至一記憶體單元之資料之一傳入資料信號或指示自一記憶體單元感測之臨限電壓之一傳出資料信號之其他類比儲存裝置。該取樣及保持電路418可進一步提供取樣信號之放大及緩衝，以提供一更強的資料信號至一外部裝置。
可採取一種類似於CMOS成像器技術領域中熟知之一方法之方法 處置類比資料信號，其中回應於入射照明而在成像器之像素處產生之電荷位準係儲存於電容器上。接著使用具有一參考電容器作為至一差動放大器之一第二輸入之該差動放大器將此等電荷位準轉換成信號。接著將該差動放大器之輸出傳遞至類比轉數位轉換(ADC)裝置以獲得表示照明之一強度之一數位值。在本實施例中，可回應於使一電荷受制於指示用於個別地讀取或程式化一記憶體單元之該記憶體單元之一實際或目標臨限電壓之一資料信號而將該電荷儲存於一電容器上。接著，可使用具有一接地輸入或其他參考信號作為一第二輸入之一差動放大器將此電荷轉換成一類比資料信號。可接著將該差動放大器之輸出傳遞至I/O控制電路412以：在一讀取操作情況中自該記憶體裝置輸出；或在程式化記憶體裝置中之一或多個驗證操作期間用於比較。應注意，I/O控制電路412可視需要包含類比轉數位轉換功能及數位轉類比轉換(DAC)功能以將讀取資料自一類比資料信號轉換成一數位位元型樣，且將寫入資料自一數位位元型樣轉換成一類比資料信號，使得記憶體裝置401可經調適用於與一類比或數位資料介面通信。
在一程式化操作期間，可程式化記憶體陣列404之目標記憶體單元直至指示其等之臨限電壓位準之電壓匹配取樣及保持電路418中保持之電壓。作為一實例，此可使用差動感測裝置以比較經保持之電壓位準與該目標記憶體單元之一臨限電壓而完成。與傳統記憶體程式化很相似，可將程式化脈衝施加至一目標記憶體單元以增加其臨限電壓直至達到或超出所要值。在一讀取操作中，取決於是否提供ADC/DAC功能至記憶體裝置外部或記憶體裝置內，將該目標記憶體單元之臨限電壓位準傳遞至取樣及保持電路418以傳送至一外部控制器(圖4中未展示)直接作為類比信號或作為類比信號之數位化表示。
可以各種方式判定記憶體單元之臨限電壓。舉例而言，可在目標記憶體單元變成經啟動時，取樣一存取線(諸如通常稱作字線之存 取線)之一電壓。或者，可將一升壓電壓施加至一目標記憶體單元之一第一源極/汲極側，且可採取臨限電壓作為其控制閘極電壓與在其其他源極/汲極側之電壓之間之一差異。藉由耦合該電壓至一電容器，將與該電容器共用電荷以儲存經取樣之電壓。注意，該經取樣之電壓無需與臨限電壓相等，而僅指示彼電壓。舉例而言，在施加一升壓電壓至記憶體單元之一第一源極/汲極側且施加一已知電壓至其控制閘極之情況中，因在該記憶體單元之第二源極/汲極側產生之電壓指示該記憶體單元之臨限電壓，所以可採用該產生之電壓作為資料信號。
取樣及保持電路418可包含快取(即，用於各資料值之多個儲存位置)使得記憶體裝置401在傳遞一第一資料值至一外部控制器時可讀取一下一資料值，或當寫入一第一資料值至記憶體陣列404時可接收一下一資料值。在I/O控制電路412與控制邏輯416之間耦合一狀態暫存器422以鎖存狀態資訊以輸出至一外部控制器。
記憶體裝置401在控制邏輯416通過一控制鏈路432接收控制信號。該等控制信號可包含一晶片啟用CE#、一命令鎖存啟用CLE、一位址鎖存啟用ALE及一寫入啟用WE#。記憶體裝置401可自一外部控制器通過一多工輸入/輸出(I/O)匯流排434接收命令(呈命令信號之形式)、位址(呈位址信號之形式)及資料(呈資料信號之形式)，且通過I/O匯流排434輸出資料至一外部控制器。
在一特定實例中，在I/O控制電路412通過I/O匯流排434之輸入/輸出(I/O)接針[7：0]接收命令，且將命令寫入至命令暫存器424中。在I/O控制電路412通過I/O匯流排434之輸入/輸出(I/O)接針[7：0]接收位址，且將位址寫入至位址暫存器414中。針對能夠接收八個並列信號之一裝置，可在I/O控制電路412通過輸入/輸出(I/O)接針[7：0]接收資料，或針對能夠接收十六個並列信號之一裝置，可在I/O控制電路412 通過輸入/輸出(I/O)接針[15：0]接收資料，且將資料傳送至取樣及保持電路418。亦可通過能夠傳輸八個並列信號之一裝置之輸入/輸出(I/O)接針[7：0]或通過能夠傳輸十六個並列信號之一裝置之輸入/輸出(I/O)接針[15：0]輸出資料。熟習此項技術者將瞭解可提供額外電路及信號，且已簡單化圖4中之記憶體裝置以幫助專注於本發明之實施例。
在各種實施例中可在諸如記憶體400之記憶體上執行用於操作記憶體之方法。本文中參考圖1至圖3展示及描述此等方法。
儘管已關於取樣及保持電路418描述圖4，然應瞭解在不脫離本發明之範疇之情況中，可將控制邏輯416耦合至資料鎖存器，而非耦合至取樣及保持電路418。資料鎖存器鎖存傳入或傳出資料。在一寫入操作期間，(例如)使用如上文所描述之兩組程式化脈衝以程式化記憶體陣列404之目標記憶體單元直至指示其等臨限電壓位準之電壓匹配保持於資料鎖存器中之資料。作為一實例，此可使用差動感測裝置以比較經保持之資料與目標記憶體單元之一臨限電壓而完成。
此外，儘管已根據用於接收及輸出各種信號之流行慣例描述圖4中之記憶體裝置，然應注意，並未藉由所描述之特定信號及I/O組態限制各種實施例。舉例而言，可在與接收資料信號之輸入分開之輸入處接收命令及位址信號，或可通過I/O匯流排434之一單個I/O線串列地傳輸資料信號。因為該等資料信號表示位元型樣而非單個位元，所以8位元資料信號之串列通信可與代表單個位元之八個信號之並列通信同樣有效率。
儘管本文中已圖解說明及描述特定實施例，然一般技術者將瞭解，旨在達成相同目的之任何配置可取代經展示之特定實施例。一般技術者將瞭解本發明之許多調適。相應地，本申請案旨在涵蓋本發明之任何調適或變動。
100‧‧‧方法
102‧‧‧方塊
104‧‧‧方塊
106‧‧‧方塊
108‧‧‧方塊

Claims (15)

  1. 一種操作一記憶體(401)之方法(100)，其包括：建立(102)該記憶體之經感測之資料之一直方圖(202)；過濾(104)該直方圖；及使用該經過濾之直方圖(204)調整(108)用於再感測該記憶體之一參數。
  2. 如請求項1之方法，其進一步包括判定該經過濾之直方圖之一搜尋區域中之局部最小值，其中該等局部最小值包含一最低局部最小值及一最高局部最小值，且其中調整用以再感測該記憶體之一參數包括使用該最低局部最小值與該最高局部最小值之一平均值調整該參數。
  3. 如請求項1之方法，其進一步包括判定該經過濾之直方圖之一搜尋區域中之一局部最小值，且其中調整用以再感測該記憶體之一參數包括使用該局部最小值調整該參數。
  4. 如請求項1之方法，其進一步包括使用西格瑪(sigma)加權平均插值以判定該經過濾之直方圖之一搜尋區域中之一最小值，且其中調整用以再感測該記憶體之一參數包括使用該經判定之最小值調整該參數。
  5. 如請求項1之方法，其中過濾該直方圖包括使用求平均、加權求平均、求和及加權求和之至少一者過濾。
  6. 如請求項1之方法，其中過濾該直方圖包括平滑化該直方圖。
  7. 如請求項1之方法，其進一步包括施加一偏移至該經調整之參數。
  8. 一種操作一記憶體(401)之方法(100)，其包括：建立(102)該記憶體之經感測之資料之一直方圖(202)； 判定(106)該直方圖之一搜尋區域之一最小區域，其中該最小區域係藉由一最低值及一最高值界定；及使用該最低值與該最高值之一平均值調整(108)用以感測該記憶體之一參數。
  9. 如請求項8之方法，其中判定一最低值及一最高值包括：判定一最低局部最小值及一最高局部最小值。
  10. 如請求項9之方法，其中使用該最低值與該最高值之一平均調整用於感測該記憶體之一參數包括：使用該最低局部最小值與該最高局部最小值之一平均。
  11. 如請求項10之方法，其進一步包括過濾該直方圖，且其中判定該直方圖之最小區域中之局部最小值包括判定該經過濾之直方圖之最小搜尋區域中之局部最小值。
  12. 如請求項8之方法，其進一步包括施加一偏移至該經調整之參數。
  13. 一種操作一記憶體(401)之方法(100)，其包括：建立(102)該記憶體之經感測之資料之一直方圖(202)；使用該直方圖調整用以感測該記憶體之一參數；及施加一偏移至該經調整之參數。
  14. 如請求項13之方法，其中施加一偏移包括：自一初始讀取電壓位準判定一偏移；及當在該初始讀取電壓位準之任一側上之分佈具有不同寬度時，調整該初始讀取電壓位準。
  15. 一種設備，其包括：一記憶體(401)；及一控制器，其經組態以：建立(102)該記憶體之經感測之資料之一直方圖(202)； 過濾(104)該直方圖；及使用該經過濾之直方圖調整(108)用以感測該記憶體之一參數。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210255927A1 (en) * 2014-08-07 2021-08-19 Pure Storage, Inc. Granular Voltage Tuning
US9607710B2 (en) * 2014-11-10 2017-03-28 Sk Hynix Memory Solutions Inc. Read-threshold calibration in a solid state storage system
US9576671B2 (en) 2014-11-20 2017-02-21 Western Digital Technologies, Inc. Calibrating optimal read levels
US9905302B2 (en) 2014-11-20 2018-02-27 Western Digital Technologies, Inc. Read level grouping algorithms for increased flash performance
US9720754B2 (en) 2014-11-20 2017-08-01 Western Digital Technologies, Inc. Read level grouping for increased flash performance
CN108289636B (zh) * 2015-11-20 2021-07-13 皇家飞利浦有限公司 用于确定对象的呼吸速率的方法和装置
US10120585B2 (en) * 2016-08-10 2018-11-06 SK Hynix Inc. Memory system of optimal read reference voltage and operating method thereof
US10199111B1 (en) * 2017-08-04 2019-02-05 Micron Technology, Inc. Memory devices with read level calibration
US10062441B1 (en) * 2017-08-31 2018-08-28 Micron Technology, Inc. Determining data states of memory cells
US10573372B2 (en) * 2018-05-31 2020-02-25 Micron Technology, Inc. Sensing operations in memory by comparing inputs in a sense amplifier
JP2020042884A (ja) 2018-09-13 2020-03-19 キオクシア株式会社 メモリシステム
US10818363B1 (en) 2019-05-17 2020-10-27 Micron Technolgy, Inc. Apparatus and methods for calibrating sensing of memory cell data states

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6870770B2 (en) 2001-12-12 2005-03-22 Micron Technology, Inc. Method and architecture to calibrate read operations in synchronous flash memory
DE102004003357B4 (de) 2003-05-20 2008-10-16 Avago Technologies General Ip (Singapore) Pte. Ltd. Dynamische, in FeRAMS integrierte Referenzspannungskalibrierung
US7200066B2 (en) 2005-07-18 2007-04-03 Dialog Semiconductor Manufacturing Ltd. Accurate power supply system for flash-memory including on-chip supply voltage regulator, reference voltage generation, power-on reset, and supply voltage monitor
KR101020812B1 (ko) * 2006-06-19 2011-03-09 샌디스크 코포레이션 비휘발성 메모리에서 개선된 판독 동작을 위해 선택 상태에서 보상을 사용하여 감지 및 다른 크기의 마진 프로그래밍
KR100885914B1 (ko) * 2007-02-13 2009-02-26 삼성전자주식회사 독출동작 방식을 개선한 불휘발성 메모리 장치 및 그구동방법
US7876621B2 (en) * 2007-04-23 2011-01-25 Sandisk Il Ltd. Adaptive dynamic reading of flash memories
US8073648B2 (en) * 2007-05-14 2011-12-06 Sandisk Il Ltd. Measuring threshold voltage distribution in memory using an aggregate characteristic
US7817467B2 (en) 2007-09-07 2010-10-19 Micron Technology, Inc. Memory controller self-calibration for removing systemic influence
US7863876B2 (en) 2008-03-26 2011-01-04 Freescale Semiconductor, Inc. Built-in self-calibration (BISC) technique for regulation circuits used in non-volatile memory
US8161430B2 (en) * 2008-04-22 2012-04-17 Qualcomm Incorporated System and method of resistance based memory circuit parameter adjustment
US7957187B2 (en) * 2008-05-09 2011-06-07 Sandisk Corporation Dynamic and adaptive optimization of read compare levels based on memory cell threshold voltage distribution
US8085591B2 (en) * 2008-05-20 2011-12-27 Micron Technology, Inc. Charge loss compensation during programming of a memory device
KR101642465B1 (ko) * 2008-12-12 2016-07-25 삼성전자주식회사 불휘발성 메모리 장치의 액세스 방법
JP4592796B2 (ja) 2008-12-15 2010-12-08 三菱電機株式会社 アナログ入力信号を有する電子制御装置
US7859932B2 (en) * 2008-12-18 2010-12-28 Sandisk Corporation Data refresh for non-volatile storage
KR101586046B1 (ko) * 2009-05-26 2016-01-18 삼성전자주식회사 저장 장치 및 그것의 읽기 방법
KR101578518B1 (ko) * 2009-07-07 2015-12-17 삼성전자주식회사 불휘발성 메모리 장치의 읽기 방법 및 그것을 포함하는 메모리 시스템
US8451664B2 (en) 2010-05-12 2013-05-28 Micron Technology, Inc. Determining and using soft data in memory devices and systems
US8539311B2 (en) * 2010-07-01 2013-09-17 Densbits Technologies Ltd. System and method for data recovery in multi-level cell memories
US8358542B2 (en) 2011-01-14 2013-01-22 Micron Technology, Inc. Methods, devices, and systems for adjusting sensing voltages in devices
US8631288B2 (en) 2011-03-14 2014-01-14 Micron Technology, Inc. Methods, devices, and systems for data sensing in a memory system
US8503242B2 (en) 2011-04-14 2013-08-06 Micron Technology, Inc. Methods and devices for determining sensing voltages
JP2013122804A (ja) * 2011-12-12 2013-06-20 Toshiba Corp 半導体記憶装置

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