JP5923185B2 - メモリおよびセンスパラメータ決定方法 - Google Patents

Description

本開示は、概して、メモリに関し、具体的には、１つ以上の実施形態において、本開示は、フラッシュメモリにおけるセンスパラメータの決定に関する。

メモリデバイスは典型的に、コンピュータまたは他の電子デバイスにおいて内部の、半導体、集積回路として提供される。ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、およびフラッシュメモリを含む、多数の異種のメモリが存在する。

フラッシュメモリデバイスは、広範囲の電子技術応用の不揮発性メモリに頻繁に利用されるソースに発展してきた。フラッシュメモリデバイスは典型的に、高メモリ密度、優れた信頼性、および低消費電力を可能にするワントランジスタメモリセルを使用する。メモリセルの閾値電圧の変化は、電荷蓄積構造（例えば、浮遊ゲートまたは電荷トラップ）または他の物理的現象（例えば、相変化または分極）のプログラミングを通じて、各セルのデータ値を決定する。セルは通常、ブロックにグループ化される。ブロック内のセルの各々は、電荷蓄積構造に充電することによって等、電気的にプログラミングすることができる。この種のセルにおけるデータは、電荷蓄積構造内の電荷の存在または不在によって決定される。電荷は、消去動作によって電荷蓄積構造から除去することができる。フラッシュメモリの一般的な用途として、パーソナルコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、デジタルカメラ、デジタルメディアプレーヤー、デジタルレコーダー、ゲーム、電子機器、車両、無線デバイス、携帯電話、および取り外し可能なメモリモジュールが挙げられ、フラッシュメモリの用途は引き続き拡大している。

フラッシュメモリは典型的に、ＮＯＲ型フラッシュおよびＮＡＮＤ型フラッシュとして知られる２つの基本的な設計のうちの１つを利用する。この名前は、デバイスを読み取るために使用されるロジックから派生する。ＮＯＲ型フラッシュ設計では、メモリセルの論理カラムは並列に連結され、各メモリセルが典型的にビット線と呼ばれる線等のデータ線に連結されている。ＮＡＮＤ型フラッシュ設計では、メモリセルのカラムは直列に連結され、カラムの最初のメモリセルだけがビット線に連結されている。

電子システムの性能および複雑度が高まるにつれ、システム内の付加メモリに対する要件も高まっている。しかしながら、システムのコストを引き続き削減するために、パーツ点数は最小限に抑制しなければならない。これは、このような技術をマルチレベルセル（ＭＬＣ）として使用することによって集積回路のメモリ密度を高めることで達成することができる。例えば、ＭＬＣ ＮＡＮＤ型フラッシュメモリは、非常にコスト効率が高い不揮発性メモリである。

マルチレベルセルは、セル上に蓄積される特定の閾値電圧（Ｖｔ）にビットパターンを割り当てることによって、従来のフラッシュセルに類似したアナログ性質を利用することができる。この技術は、メモリセルの寿命動作中にセルに割り当てられた電圧範囲の量および割り当てられた電圧範囲の安定性に依存して、セルあたり２つ以上のビットの記憶を可能にする。

例えば、１つのセルには、各範囲に対して２００ｍＶの４つの異なる電圧範囲が割り当てられてもよい。一般に、０．２Ｖ〜０．４Ｖの安全な範囲は、範囲が重複しないように各範囲の間に存在する。セル上に蓄積された電圧が第１の範囲内である場合、セルは第１のデータ状態（例えば、論理１１を表す）であり、典型的にセルの消去された状態と見なされる。電圧が第２の範囲内である場合、セルは第２のデータ状態（例えば、論理０１を表す）である。これは、これらの電圧範囲がメモリセルの寿命動作中安定したままであれば、セルに使用される同じ数の範囲で続く。

ＭＬＣセルは、２つ以上のデータ状態のうちの１つであり得るため、各状態の電圧範囲の各々の幅は非常に重要であり得る。幅は、メモリ回路の動作の多くの変数に関係する。特定のデータ状態を正しく読み取るために、データ状態に対して読み取り電圧レベル等のセンスパラメータを決定しなければならない。読み取り電圧レベルは、例えば、メモリ内の対応するデータ状態に対してプログラミングされたメモリセルの実際の分布の幅、閾値電圧ノイズ、ある範囲から別の範囲へのクロスオーバーポイントとも呼ばれる場合がある遷移点周囲の変動、閾値分布の幅（すなわち、ファットテイル、つまり、隣接する分布へ広がる分布、例えば、分布のテイルがガウス分布に比較して広い）等によって影響を受ける可能性がある。

このような上記の理由、および本明細書を一読し理解すると当業者には明らかになるであろう、以下に記載するような他の理由のために、本技術分野において、特に、メモリのセンスパラメータを決定する際の向上に対する必要性が存在する。

本開示の実施形態に従う方法のフローチャートである。 本開示の実施形態のグラフである。 本開示の別の実施形態のグラフである。 本開示の実施形態に従う電子システムのブロック図である。

以下の発明を実施するための形態において、その一部を形成し、実施形態が実用化されてもよい特定の実施形態を図示する目的で、添付の図面が参照される。これらの実施形態は、当業者が本発明を実用化することができるに十分な詳細が記載され、他の実施形態が利用されてもよいこと、および本開示の範囲を逸脱することなく工程、電気的または機械的変更が行われてもよいことを理解されたい。以下の発明を実施するための形態は、したがって、制限の意味として解釈されてはならず、本開示の範囲は、添付の請求項、ならびにこのような請求項の対象となる均等物の全範囲によってのみ画定される。

メモリから感知された実際のデータのヒストグラムにおいて、読み取り電圧レベル等のセンスパラメータを決定する上で、メモリのデータ状態間の予測遷移閾値電圧における、またはその周囲の最小値は遷移点を示すと言える。しかしながら、この遷移点は、ある無作為性、ノイズ、および他の検討される因子、ならびに分布そのものから、決定することが困難な場合がある。データ状態間の遷移の近接における最小値周囲の変動によって、真の最小値を決定することが困難になる場合がある。メモリ内のデータ状態間の遷移に対する最初の読み取り電圧レベルは、一実施形態において、メモリにプログラミングされたデータに基づいて決定される。すなわち、それはデータの関数である。特定の設計は（背景技術に記載のように）隣接するデータ空間の間にデッド空間を有する場合があるが、実際の感知されたデータは少なくとも、デッド空間内の閾値電圧レベルを有するいくつかのセルを含む可能性が高い。そうでなければ、遷移点に関する問題は、データ状態の間にデッド空間が存在すると前述したために容易に理解できない。

メモリを動作させるための方法１００は、図１にフローチャートの形式で示される。方法１００は、ブロック１０２においてメモリの実際に感知されたデータ（例えば、感知された閾値電圧レベル）のヒストグラムを作成すること（例えば、構築すること）と、ブロック１０４においてヒストグラムをフィルタリングすること（例えば、平滑化すること）と、ブロック１０６においてフィルタリングされたヒストグラムの検索領域における極小値を決定すること（例えば、検出すること）と、ブロック１０８において最小極小値と最大極小値の平均値を用いてメモリを感知する（例えば、読み取る）ために使用されるパラメータ（例えば、読み取り電圧レベル）を調整することとを含む。例えば、ヒストグラムにおける固有なノイズのため、ジグザグおよび他の異常が、マルチレベルセルメモリの多様なデータ状態に対する最適のセンスパラメータに対応する最小値を検出する従来の検索方法を誤らせる場合がある。例えば、ヒストグラムをフィルタリングすることは、最適なセンスパラメータ（例えば、最適な読み取り電圧レベル）に対するより信頼性が高い検索を可能にするはずである。パラメータを調整した後、調整されたパラメータは、メモリを再感知するために使用されてもよい。

一実施形態において、フィルタリングすることは、ヒストグラムの各閾値電圧に対して、閾値電圧および閾値電圧周辺の１つ以上の閾値電圧の平均を決定することを含む。すなわち、ヒストグラムの各閾値電圧に対して、一実施形態において、フィルタリングされたヒストグラムは、閾値電圧および閾値電圧の各側の１つ以上の隣接する閾値電圧の平均のグラフを描く。このフィルタリングされたヒストグラムは、ノイズのあるヒストグラムよりも高い信頼性で極小値の決定を可能にする。例えば、図２を参照すると、メモリデバイスの部分的ヒストグラムが示される。直線２０２は、閾値電圧に対する対数スケールにおいて本来のデータヒストグラムを示す。破線２０４は、３つのサンプルの平均を使用してフィルタリングされたヒストグラムを表し、すなわち、フィルタリングされたヒストグラム２０４のグラフを描くために、閾値電圧および直接隣接するサンプルの近似閾値電圧の平均が計算される。

本開示の範囲を逸脱することなく、５、７以上等、より多くの数のサンプルの平均が計算されてもよいことを理解されたい。ただし、サンプルの数が多くなると、フィルタリングされたヒストグラムのローカル性が失われる可能性が高くなる。

動作中、ヒストグラムをフィルタリングした後、上記のように、極小値が決定される（例えば、特定される）。図２に関して、約２７０〜３１０の閾値電圧（Ｖｔ）ステップから閾値電圧の検索領域内に３つの極小値が出現し、これらは、約２８７ステップ、２９３ステップ、および２９７ステップで、因子２０６、２０８、および２１０として示される。領域からの最低および最大極小値（例えば、２８７ステップおよび２９７ステップ）を平均化すると、２９２ステップとなる。この閾値電圧ステップ数は、一実施形態において、読み取り電圧レベルＲ３として設定される。

メモリ内の閾値電圧分布は、記載のように、異なる幅を有する場合があるので、分布間の谷を決定することが困難な場合がある。フィルタリングされたヒストグラムの検索領域における最小値は、一実施形態において、シグマ加重平均補間を使用して取得されてもよい。一実施形態において、シグマ加重平均補間は、データに基づいてテーブル等からおよその谷の位置を初期化し、谷の間の頂点を計算し、各レベルの分布幅を計算し、幅毎に加重された頂点を用いて谷を計算することによって達成される。一実施形態において、この工程は、複数の反復を通じて微調整されてもよい。

ヒストグラムをフィルタリングすることは、以下に記載するように、加重または合計等、他のまたは追加の関数を使用して達成することができる。フィルタリングされたヒストグラムを表すために限定された数のビットが利用可能である場合等、いくつかの状況において、最初の読み取り位置番号を隣接する位置番号と合計することでビットを保存することができる。例えば、３つのサンプルが平均に使用され、使用される３つの閾値電圧でのセルの数が、２、５、および３である場合、平均は３．３３３である。複数のビットを表すことが可能でない場合、最下位ビットに含まれた情報は失われる可能性がある。しかしながら、３つの閾値電圧でのセルの数が合計され、合計がプロットされる場合、より多くの情報を保持することができる。

複数のサンプルの平均および合計の計算は、本明細書に記載するように、フィルタリングに関する２つの異なる概念である。例えば、平均の計算は、単純平均または加重平均の計算にすることができ、合計の計算は、単純合計または加重合計の計算にすることができる。加重計算は、ローカル性が保存される可能性を高めるために使用されてもよい。例えば、単純な合計または単純な平均は、主な読み取り閾値電圧レベルから最も遠く離れたレベルも含めて、各閾値電圧レベルを同等に加重する。加重合計または加重平均の場合、一実施形態において、加重することは、閾値電圧レベルでのサンプルの加重の部分量で加重されている閾値電圧レベルに対して直接隣接する近似閾値電圧レベルを加重することを含む。加重は、ほぼあらゆる加重計算スキームにおいて、近似値が最初の読み取り電圧レベルから遠ければ遠いほど小さくなるように調整することができる。加重するためにハードウェアを使用することは、１／２は、ＬＳＢを削除するだけであり、１／４は２つのＬＳＢの削除であるため、加重が１／４、１／２、および１の場合より簡単に達成される。近接近似値のより高い荷重および遠隔近似値のより低い加重は、加重平均または加重合計となる。これは、より多くの数の隣接するサンプルが使用されるとローカル性が失われるという問題を緩和することができる一方、より平坦なヒストグラムも可能にする。

調整されたセンスパラメータは、一実施形態において、オフセットを適用することによってさらに修正することができる。このオフセットは、より幅の広いまたは狭い分布を補正するために使用することができる。例えば、一般に、４つのデータ状態のフラッシュメモリにおいて、中央のデータ状態１および２の分布は、端のデータ状態０および３の分布よりも狭い。具体的には、データ状態０は典型的に、分布に関して長い（ファット）テイルを有し、テイルは、隣接するデータ状態１の分布まで広がる。このように、フィルタリングされていないヒストグラムおよびフィルタリングされたヒストグラムの両方において明確に画定された最小値が出現するが、最適の読み取り電圧レベルは、最初の読み取り電圧レベルのいずれかの側のデータ状態の分布が異なる幅（例えば、テイルの長さ）を有する場合、最初の読み取り電圧レベルおよび調整された読み取り電圧レベルの両方からいくらかオフセットされる。

このオフセットは、特定のデバイスに対して決定され得る。オフセットは、例えば、分布の関数にすることができる。サイクル等に起因して、フラッシュのプログラミング工程および／または動作条件に関係し得る。一実施形態において、オフセットは、テーブルベースのフラッシュあたりの調整である。メモリの試験後、典型的な分布パターンが決定され、オフセットを決定し、例えば、オフセットテーブルに記憶することができる。一実施形態において、オフセットは、最初の読み取り電圧レベルではなく、調整された読み取り電圧レベルに適用される。一般に、オフセットは、読み取り電圧を異なるサイズの２つの分布のうちの狭いほうへ向かって移動させるので、オフセットは通常、従来の４つのデータの状態メモリにおいて、データ状態０からデータ状態１へ向かって、およびデータ状態３からデータ状態２へ向かって、調整された読み取り電圧レベルを修正するが、データ状態２と３との間のオフセットは一般に、分布が典型的に同じ幅に非常に近いため、無視することができる。

フラッシュメモリの実際の動作において、メモリ（例えば、メモリのシングルページまたはメモリデバイス全体であってもよい）内のデータ全てのヒストグラムを構築する代わりに、ヒストグラムは、より小規模のデータサンプルから構築される。図２は、６４，０００のサンプルから構築されたヒストグラムを示す。日常動作において、より少ない数のサンプル、例えば、２，０００のサンプルを使用することができる。サンプルの数が減少すると、ヒストグラム内の変動が増加し、データ内のノイズおよび無作為性を克服するために、フィルタリングの使用が増加する。

データ状態間の検索領域における閾値電圧がほぼ０であるデータ状態０等、切捨てが存在する状況では、ヒストグラムをフィルタリングするために単一側の近似値が使用されてもよい。例えば、図２を参照すると、矢印２１２によって示される閾値電圧値３２ステップの周囲には、Ｖｔ＝０未満の値ではヒストグラムが存在しない。最初の読み取り電圧レベルＲ１は、所与の部分で０であり得るため、−３２〜３２ステップの代わりに、０〜６４ステップの極小値の検索範囲が使用されてもよい。範囲は周知のデータのちょうど端に存在するため、Ｖｔ＝０近辺の左側の近似値は存在しない。関係する測定値を保存するため、最初の読み取り電圧レベルの調整は、ヒストグラム内の同じスケールを維持するために、右側の近似値のみを使用してフィルタリングすることで達成することができる。

別の実施形態において、メモリを動作させる方法は、メモリの感知されたデータのヒストグラムを作成することと、平均、加重平均、合計、および加重合計のうちの少なくとも１つを使用してヒストグラムをフィルタリングすることとを含む。平均および合計の計算は、上でさらに詳細に説明されている。

別の実施形態において、メモリを動作させる方法は、メモリの感知されたデータのヒストグラムの分布間の谷において読み取り電圧レベルを決定することと、決定されたデータ電圧レベルを微調整することとを含む。オフセットを適用することによってフィルタリングおよび調整する動作は、組み合わせることができるが、組み合わせる必要はない。決定された読み取り電圧レベルを微調整することは、一実施形態において、決定された読み取り電圧レベルの左側および右側の最小値を平均化することと、最初の読み取り電圧レベルのいずれかの側のメモリのデータ状態の分布が異なる幅を有する場合に読み取り電圧レベルをオフセットすることとを含む。谷は、谷のシグマ加重計算を使用して決定されてもよい。

複雑性に依存して、本明細書に記載する方法は、メモリデバイスの内部コントローラ（例えば、制御回路）内、またはメモリデバイスの外部コントローラ内に実装されてもよい。メモリデバイスの内部コントローラ内に実装される場合、限定された処理能力および容量が、フィルタリングおよび加重計算スキーマの複雑性を制限する場合がある。外部コントローラに実装される場合、増加した演算および処理能力に起因して、複雑性が増加する可能性がある。

本明細書に記載のフィルタリング実施形態に対するさらなる調整は、メモリ内の異なる閾値電圧読み取り増分を用いて同じ工程を使用してもよい。例えば、読み取り閾値における１０ｍＶステップの代わりに、２０ｍＶステップが使用されてもよい。ヒストグラムをフィルタリングするための同じ工程は、ヒストグラムをさらに平坦化するために、異なる閾値電圧ステップを用いて実装されてもよい。より大きい閾値電圧読み取りステップを使用すると、フィルタリングされたヒストグラムの最小値を決定することをさらに容易にすることができ、工程を安定化させることができる。このようなヒストグラムおよびフィルタリングされたヒストグラムを表すグラフは、図３に示され、線３０２は、最初のヒストグラムを示し、線３０４は、フィルタリングされたヒストグラムを示す。

図４は、本開示の実施形態に従うメモリデバイス４０１の簡略ブロック図であり、本開示の多様な実施形態を実行することができる。メモリデバイス４０１は、行および列に配置されたメモリアレイセル４０４を含む。多様な実施形態は主にＮＡＮＤ型メモリアレイを参照して説明されるが、多様な実施形態は、メモリアレイ４０４の特定の設計に限定されない。本実施形態に適したほかのアレイ設計のいくつかの例として、ＮＯＲ型アレイ、ＡＮＤ型アレイ、および仮想接地アレイが挙げられる。さらに、本明細書に記載の実施形態は、本開示の範囲から逸脱することなく、ＳＬＣおよびＭＬＣメモリと併用するために修正可能である。また、方法は、アナログ形式で読み取り／感知することができるメモリに適用可能である。

行デコード回路４０８および列デコード回路４１０は、メモリデバイス４０１に提供されるアドレス信号を解読するために提供される。アドレス信号は、受信され、メモリアレイ４０４にアクセスするために解読される。メモリデバイス４０１はまた、メモリデバイス４０１へのコマンド、アドレスおよびデータの出力、ならびにメモリデバイス４０１からのデータおよびステータス情報の出力を管理するために、入力／出力（Ｉ／Ｏ）制御回路４１２も含む。アドレスレジスタ４１４は、デコードする前にアドレス信号をラッチするために、Ｉ／Ｏ制御回路４１２と、行デコード回路４０８と、列デコード回路４１０との間に連結される。コマンドレジスタ４２４は、受信コマンドをラッチするために、Ｉ／Ｏ制御回路４１２と制御ロジック４１６との間に連結される。一実施形態において、制御ロジック４１６、制御回路４１２、および／あるいはファームウェアまたは回路は、個別、組み合わせ、または他の素子と組み合わされて内部コントローラを形成する。しかしながら、本明細書に使用される場合、コントローラは必ずしもこのような構成要素のいずれかまたは全てを含む必要はない。いくつかの実施形態において、コントローラは、内部コントローラ（例えば、メモリアレイと同じダイ上に位置する）および／または外部コントローラを含むことができる。制御ロジック４１６は、コマンドに応答して、メモリアレイ４０４にアクセスし、プロセッサ４３０等の外部コントローラのためにステータス情報を生成する。制御ロジック４１６は、アドレスに応答して、行デコード回路４０８および列デコード回路４１０を制御するために、行デコード回路４０８および列デコード回路４１０に連結される。

制御ロジック４１６は、サンプルホールド回路４１８に連結することができる。サンプルホールド回路４１８は、アナログデータ信号の形式において、受信または送信いずれかのデータをラッチする。例えば、サンプルホールド回路は、メモリセルに書き込まれるデータを表す受信データ信号、またはメモリセルから感知される閾値電圧を示す送信データ信号のいずれかをサンプリングするためのキャパシタまたは他のアナログ記憶デバイスを含むことができる。サンプルホールド回路４１８は、外部デバイスに対してより強力なデータ信号を提供するために、サンプリングされた信号の増幅および／またはバッファリングをさらに提供してもよい。

アナログデータ信号の処理は、ＣＭＯＳ撮像技術の分野で周知の手法に類似した手法をとってもよく、この場合入射照明に応答して、撮像装置のピクセルに生成された電荷レベルがキャパシタ上に蓄積される。これらの電荷レベルは次いで、差動増幅器への第２の入力として、基準キャパシタとともに差分増幅器を使用して、信号に変換される。差動増幅器の出力は、次いで、照射の密度を表すデジタル値を取得するために、アナログからデジタル変換（ＡＤＣ）デバイスへ渡される。本実施形態において、電荷は、メモリセルをそれぞれ読み取り、またはプログラミングするために、メモリセルの実際またはターゲットの閾値電圧を示すデータ信号にそれをさらすことに応答して、キャパシタ上に蓄積されてもよい。この電荷は、次いで、設置入力または第２の入力として他の基準信号を有する差動増幅器を使用して、アナログデータ信号に変換することができる。差動増幅器の出力は、次いで、読み取り動作の場合、メモリデバイスから出力するためにＩ／Ｏ制御回路４１２へ渡すことができるか、またはメモリデバイスをプログラミングする際の１つ以上の検証動作中は比較のために使用することができる。Ｉ／Ｏ制御回路４１２は、アナログデータ信号から読み出されるデータをデジタルビットパターンに変換、およびデジタルビットパターンから書き込まれるデータをアナログ信号に変換するためにデータアナログからデジタル変換機能性およびデジタルからアナログ変換（ＤＡＣ）機能性を任意選択的に含むことができるので、メモリデバイス４０１は、アナログまたはデジタルいずれかのデータインターフェースとの通信のために適合することができる。

プログラミング動作中、メモリアレイ４０４のターゲットメモリセルは、これらの閾値電圧レベルを示す電圧が、サンプルホールド回路４１８に保持されたレベルに一致するまで、プログラミングすることができる。これは、一例として、保持された電圧レベルをターゲットメモリセルの閾値電圧と比較するために異なる検出デバイスを使用して、実現することができる。従来のメモリプログラミングとほぼ同様に、パルスをプログラミングすることは、所望の値に到達またはそれを超えるまで、その閾値電圧を増加するように、ターゲットメモリセルに適用することができる。読み取り動作において、ターゲットメモリセルの閾値電圧レベルは、ＡＤＣ／ＤＡＣ機能がメモリデバイスに対して外部、またはその内部に提供されるかどうかに依存して、アナログ信号として直接、またはアナログ信号のデジタル表現としてのいずれかで、外部コントローラ（図４に図示せず）に転送するために、サンプルホールド回路４１８に渡される。

セルの閾値電圧は、多様な様式で決定されてもよい。例えば、一般にワード線と呼ばれるようなアクセス線の電圧は、ターゲットメモリセルが活性化した時点で、サンプリングすることができる。代替として、ブーストされた電圧は、ターゲットメモリセルの第１のソース／ドレイン側に印加することができ、閾値電圧は、その制御ゲート電圧と、その他のソース／ドレイン側での電圧との間の差と見なすことができる。電圧をキャパシタに連結することによって、電荷は、サンプリングされた電圧を記憶するためにキャパシタと共有される。サンプリングされた電圧は、閾値電圧と等しい必要はなく、その電圧を示すに過ぎないことに注意されたい。例えば、ブースト電圧をメモリセルの第１のソース／ドレイン側に印加し、周知の電圧をその制御ゲートに印加する場合、メモリセルの第２のソース／ドレイン側で生じる電圧は、生じた電圧がメモリセルの閾値電圧を示すので、データ信号として見なすことができる。

サンプルホールド回路４１８は、キャッシング、すなわち、各データ値のための複数の記憶場所を含んでもよいので、メモリデバイス４０１は、第１のデータ値を外部コントローラへ渡している間に次のデータ値を読み取っていても、または第１のデータ値をメモリアレイ４０４へ書き込んでいる間に次のデータ値を受信していてよい。ステータスレジスタ４１１は、外部コントローラへ出力するためのステータス情報をラッチするために、Ｉ／Ｏ制御回路４１２と制御ロジック４１６との間に連結される。

メモリデバイス４０１は、制御リンク４３２上から、制御ロジック４１６で制御信号を受信する。制御信号は、チップイネーブルＣＥ＃と、コマンドラッチイネーブルＣＬＥと、アドレスラッチイネーブルＡＬＥと、書き込みイネーブルＷＥ＃とを含んでもよい。メモリデバイス４０１は、マルチプレクサ入力／出力（Ｉ／Ｏ）バス４３４上から外部のコントローラからコマンド（コマンド信号の形式において）、アドレス（アドレス信号の形式において）、およびデータ（データ信号の形式において）を受信し、Ｉ／Ｏバス４３４上から外部のコントローラへデータを出力してもよい。

特定の例において、コマンドは、Ｉ／Ｏ制御回路４１２でＩ／Ｏバス４３４の入力／出力（Ｉ／Ｏ）ピン［７：０］上から受信され、コマンドレジスタ４２４に書き込まれる。アドレスは、Ｉ／Ｏ制御回路４１２でバス４３４の入力／出力（Ｉ／Ｏ）ピン［７：０］上から受信され、アドレスレジスタ４１４に書き込まれる。データは、Ｉ／Ｏ制御回路４１２で、８つのパラレル信号を受信することができるデバイスのための入力／出力（Ｉ／Ｏ）ピン［７：０］、または１６のパラレル信号を受信することができるデバイスのための入力／出力（Ｉ／Ｏ）ピン［１５：０］上から受信されてもよく、サンプルホールド回路４１８へ転送される。データはまた、８つのパラレル信号を伝送することができるデバイスのための入力／出力（Ｉ／Ｏ）ピン［７：０］、または１６のパラレル信号を伝送することができるデバイスのための入力／出力（Ｉ／Ｏ）ピン［１５：０］上から出力されてもよい。当業者によって、追加の回路および信号を提供することができること、および図４のメモリデバイスは、本開示の実施形態を中心とすることに役立つように簡略化されていることが理解されるであろう。

メモリを動作させるための方法は、メモリ４００等のメモリ上で多様な実施形態において実施されてもよい。このような方法は、図１〜３を参照して示され、説明される。

図４は、サンプルホールド回路４１８を参照して説明されるが、制御ロジック４１６は、本開示の範囲を逸脱することなく、サンプルホールド回路４１８の代わりに、データラッチに連結され得ることが理解されるべきである。データは、受信または送信いずれかのデータをラッチする。書き込み動作中、メモリアレイ４０４のターゲットメモリセルは、例えば、上記のような２つの組のプログラミングパルスを使用して、それらの閾値電圧レベルを示す電圧が、データラッチにホールドされるデータに一致するまで、プログラミングされる。これは、一例として、ホールドされたデータをターゲットメモリセルの閾値電圧と比較するために異なる検出デバイスを使用することで、実現することができる。

加えて、図４のメモリデバイスは、多様な信号の受信および出力のための頻繁に利用される規則に従って記載されるが、多様な実施形態は、説明される特定の信号およびＩ／Ｏ構成に限定されないことに注意されたい。例えば、コマンドおよびアドレス信号は、データ信号を受信するのとは別の入力部で受信され得るか、またはデータ信号は、Ｉ／Ｏバス４３４のシングルＩ／Ｏ線上からシリアル伝送され得る。データ信号は個別のビットではなく、ビットパターンを表すため、８ビットデータ信号のシリアル通信は、個別のビットを表す８つの信号の並列通信と同じ効果であり得る。

本明細書には特定の実施形態が例示され、説明されるが、当業者には、同じ目的を達成するために計算される任意の配置が示される特定の実施形態の代替であってもよいことが理解されるであろう。本開示の多くの装置は、当業者には明らかであろう。したがって、本明細書は、本開示のあらゆる適合または変形を網羅することを意図する。

Claims (15)

1. メモリを動作させる方法であって、
   前記メモリの感知されたデータのヒストグラムを作成することと、
   前記ヒストグラムをフィルタリングすることと、
   前記フィルタリングされたヒストグラムを使用して前記メモリを再感知するために使用されるパラメータを調整することと、
   前記フィルタリングされたヒストグラムの検索領域における極小値を決定することと、を含み、前記極小値は、最低極小値および最高極小値を含み、前記メモリを再感知するために使用されるパラメータを調整することは、前記最低極小値と前記最高極小値の平均値を用いて前記パラメータを調整することを含む、方法。
2. 前記検索領域は、前記パラメータの初期値に関連付けられた感知されたデータの範囲を含む、請求項１に記載の方法。
3. 前記ヒストグラムをフィルタリングすることは、前記ヒストグラムの各感知されたデータ前後の範囲における複数の感知されたヒストグラムデータを平均化することを含む、請求項１に記載の方法。
4. 平均化は、加重平均化を含む、請求項３に記載の方法。
5. 加重平均化は、複数の感知されたヒストグラムデータをそれぞれ均等に加重することを含む、請求項４に記載の方法。
6. 加重平均化は、前記感知されたデータの重みの部分量で前記感知されたデータのすぐ隣の複数の感知されたヒストグラムデータをそれぞれ加重することを含む、請求項４に記載の方法。
7. 前記ヒストグラムをフィルタリングすることは、前記ヒストグラムの各感知されたデータ前後の範囲における複数の感知されたヒストグラムデータを合計することを含む、請求項１に記載の方法。
8. 合計は、加重合計をさらに含む、請求項７に記載の方法。
9. 加重合計は、前記感知されたデータの重みの部分量で前記感知されたデータのすぐ隣の複数の感知されたヒストグラムデータをそれぞれ加重することを含む、請求項８に記載の方法。
10. 前記ヒストグラムをフィルタリングすることは、前記ヒストグラムを平坦化することを含む、請求項１に記載の方法。
11. 前記感知されたデータは、前記メモリの複数のメモリセルの閾値電圧レベルを含む、請求項１に記載の方法。
12. 前記調整されたパラメータにオフセットを適用することをさらに含む、請求項１に記載の方法。
13. メモリと、
    コントローラであって、
    前記メモリの感知されたデータのヒストグラムを作成し、
    前記ヒストグラムをフィルタリングし、
    前記フィルタリングされたヒストグラムを使用して前記メモリを感知するために使用されるパラメータを調整し、
    前記フィルタリングされたヒストグラムの検索領域における極小値を決定するように構成される、コントローラと、
    を備え、前記極小値は、最低極小値および最高極小値を含み、前記メモリを再感知するために使用される前記パラメータは、前記最低極小値と前記最高極小値の平均値を用いて調整される、装置。
14. 前記メモリは、メモリデバイスのメモリセルを備え、前記コントローラは、前記メモリセルに動作可能に連結された前記メモリデバイスの内部コントローラを備える、請求項１３に記載の装置。
15. 前記メモリは、メモリデバイスのメモリセルを備え、前記コントローラは、前記メモリデバイスに動作可能に連結された外部コントローラを備える、請求項１３に記載の装置。

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